JPH06292245A - Ｄｔｍｆ受信回路 - Google Patents
Ｄｔｍｆ受信回路Info
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- JPH06292245A JPH06292245A JP5075925A JP7592593A JPH06292245A JP H06292245 A JPH06292245 A JP H06292245A JP 5075925 A JP5075925 A JP 5075925A JP 7592593 A JP7592593 A JP 7592593A JP H06292245 A JPH06292245 A JP H06292245A
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- rectangular wave
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Links
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- 230000008030 elimination Effects 0.000 abstract 2
- 238000003379 elimination reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 238000003708 edge detection Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100083853 Homo sapiens POU2F3 gene Proteins 0.000 description 1
- 101100058850 Oryza sativa subsp. japonica CYP78A11 gene Proteins 0.000 description 1
- 101150059175 PLA1 gene Proteins 0.000 description 1
- 102100026466 POU domain, class 2, transcription factor 3 Human genes 0.000 description 1
- 102100026918 Phospholipase A2 Human genes 0.000 description 1
- 101710096328 Phospholipase A2 Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】 （修正有）
【目的】低群および高群の両周波数帯の上限および下限
の周波数偏移による信号誤検出を防止する。 【構成】ひげとり回路１１，１２、カウント回路１２，
２２、制御回路１３，２３、一致回路１４，２４、ＰＬ
Ａ１６，２６、メインカウンタ１５，２５、およびラッ
チ回路１８、２８を含む低群回路１、高群回路２と、低
群回路１、高群回路２の検出レベルのＡＮＤ回路３とを
備え、矩形波信号の周期の１周期分を基準クロック１０
３により計測するサブカウンタ１７，２７を付加すると
ともに、メインカウンタ１５，２５で矩形波信号の２周
期分以上を基準クロック１０３により計測する。
の周波数偏移による信号誤検出を防止する。 【構成】ひげとり回路１１，１２、カウント回路１２，
２２、制御回路１３，２３、一致回路１４，２４、ＰＬ
Ａ１６，２６、メインカウンタ１５，２５、およびラッ
チ回路１８、２８を含む低群回路１、高群回路２と、低
群回路１、高群回路２の検出レベルのＡＮＤ回路３とを
備え、矩形波信号の周期の１周期分を基準クロック１０
３により計測するサブカウンタ１７，２７を付加すると
ともに、メインカウンタ１５，２５で矩形波信号の２周
期分以上を基準クロック１０３により計測する。
Description
【０００１】
【産業上の利用分野】本発明はＤＴＭＦ受信回路に関す
る。
る。
【０００２】
【従来の技術】従来のＤＴＭＦ（Dual Tone Multiple F
requency：以下、ＤＴＭＦと云う）)受信回路における
周波数検出回路は、図２に示されるように、ひげとり回
路１１、パルスカウント回路１２、制御回路１３、一致
回路１４、メインカウンタ１５、ＰＬＡ１６およびラッ
チ回路１８を含む低群回路１と、ひげとり回路２１、パ
ルスカウント回路２２、制御回路２３、一致回路２４、
メインカウンタ２５、ＰＬＡ２６およびラッチ回路２８
を含む高群回路２と、ＡＮＤ回路３とを備えて構成され
る。
requency：以下、ＤＴＭＦと云う）)受信回路における
周波数検出回路は、図２に示されるように、ひげとり回
路１１、パルスカウント回路１２、制御回路１３、一致
回路１４、メインカウンタ１５、ＰＬＡ１６およびラッ
チ回路１８を含む低群回路１と、ひげとり回路２１、パ
ルスカウント回路２２、制御回路２３、一致回路２４、
メインカウンタ２５、ＰＬＡ２６およびラッチ回路２８
を含む高群回路２と、ＡＮＤ回路３とを備えて構成され
る。
【０００３】ＤＴＭＦ信号は、一般に使用される周波数
帯域区分により、低群および高群の二つのグループに区
分されており、低群には、６９７Ｈｚ、７７０Ｈｚ、８
５２Ｈｚおよび９４１Ｈｚの周波数が割当てられてお
り、高群には、１２０９Ｈｚ、１３３６Ｈｚ、１４７７
Ｈｚおよび１６３３Ｈｚの周波数が割当てられている。
従って、ＤＴＭＦ受信回路における周波数検出回路は、
上述したように、低群回路１および高群回路２の二つの
検出回路と、これらの回路の出力信号の論理積をとるＡ
ＮＤ回路３とにより構成されている。
帯域区分により、低群および高群の二つのグループに区
分されており、低群には、６９７Ｈｚ、７７０Ｈｚ、８
５２Ｈｚおよび９４１Ｈｚの周波数が割当てられてお
り、高群には、１２０９Ｈｚ、１３３６Ｈｚ、１４７７
Ｈｚおよび１６３３Ｈｚの周波数が割当てられている。
従って、ＤＴＭＦ受信回路における周波数検出回路は、
上述したように、低群回路１および高群回路２の二つの
検出回路と、これらの回路の出力信号の論理積をとるＡ
ＮＤ回路３とにより構成されている。
【０００４】図２において、所定の帯域フィルタ（図示
されない）を介して周波数分離された矩形波の入力信号
１０１および１０２は、それぞれの周波数区分に応じ
て、低群回路１のひげとり回路１１および高群回路２の
ひげとり回路２１に入力される。これらの低群回路１お
よび高群回路２に対しては、共通の基準クロック１０３
がそれぞれに対して入力されている。低群回路１におい
ては、矩形波の入力信号１０１は、ひげとり回路１１に
おいて矩形波信号に付随するスパイク成分が除去され
て、パルスカウント回路１２および制御回路１３に入力
される。パルスカウント回路１２においては、周波数の
分散誤差に起因して生じる信号周期の偏移を規制するた
めに、エッジ検出作用を介して当該矩形波信号の周期が
カウントされ、その出力信号は一致回路１４に入力され
る。一致回路１４においては、パルスカウント回路１２
より出力される信号の特定の周期の関連において一致信
号が生成され、当該一致信号は制御回路１３に入力され
る。制御回路１３においては、ひげとり回路１１の出力
信号、基準クロック１０３および一致回路１４より出力
される一致信号の入力を受けて、メインカウンタ１５に
対するクロックおよびリセット信号等を含む制御信号が
出力され、当該メインカウンタ１５に入力される。メイ
ンカウンタ１５においては、制御回路１３より入力され
る制御信号によりリセット等を含むカウント動作を制御
され、入力信号１０１が入力される時点においてカウン
トが開始され、前述のパルスカウント回路１２より出力
される信号の特定の周期との関連において生成される一
致信号が、制御回路１３に入力されるまで継続して行わ
れる。そして、制御回路１３より当該一致信号が出力さ
れる時点において、メインカウンタ１５より当該カウン
ト値が出力されてＰＬＡ１６に入力される。
されない）を介して周波数分離された矩形波の入力信号
１０１および１０２は、それぞれの周波数区分に応じ
て、低群回路１のひげとり回路１１および高群回路２の
ひげとり回路２１に入力される。これらの低群回路１お
よび高群回路２に対しては、共通の基準クロック１０３
がそれぞれに対して入力されている。低群回路１におい
ては、矩形波の入力信号１０１は、ひげとり回路１１に
おいて矩形波信号に付随するスパイク成分が除去され
て、パルスカウント回路１２および制御回路１３に入力
される。パルスカウント回路１２においては、周波数の
分散誤差に起因して生じる信号周期の偏移を規制するた
めに、エッジ検出作用を介して当該矩形波信号の周期が
カウントされ、その出力信号は一致回路１４に入力され
る。一致回路１４においては、パルスカウント回路１２
より出力される信号の特定の周期の関連において一致信
号が生成され、当該一致信号は制御回路１３に入力され
る。制御回路１３においては、ひげとり回路１１の出力
信号、基準クロック１０３および一致回路１４より出力
される一致信号の入力を受けて、メインカウンタ１５に
対するクロックおよびリセット信号等を含む制御信号が
出力され、当該メインカウンタ１５に入力される。メイ
ンカウンタ１５においては、制御回路１３より入力され
る制御信号によりリセット等を含むカウント動作を制御
され、入力信号１０１が入力される時点においてカウン
トが開始され、前述のパルスカウント回路１２より出力
される信号の特定の周期との関連において生成される一
致信号が、制御回路１３に入力されるまで継続して行わ
れる。そして、制御回路１３より当該一致信号が出力さ
れる時点において、メインカウンタ１５より当該カウン
ト値が出力されてＰＬＡ１６に入力される。
【０００５】ＰＬＡ１６には、予めＤＴＭＦ信号の低群
信号の周波数として定められている周波数が６９７Ｈ
ｚ、７７０Ｈｚ、８５２Ｈｚおよび９４１Ｈｚの四つの
信号のそれぞれに対応して、パルスカウント回路１２に
おいて規定される基準クロック１０３によるカウント値
が設定されており、メインカウンタ１５より出力される
上記カウント値がＰＬＡ１６に入力されると、ＰＬＡ１
６においては、当該カウント値に対応して、前記四つの
信号、または「それ以外の信号」という合計五つの一致
信号の形態の内の一つの一致信号が出力されて、一致回
路１４に入力される。一致回路１４においては、ＰＬＡ
１６より出力される前記一致信号を入力して、当該一致
信号が、上記の６９７Ｈｚ、７７０Ｈｚ、８５２Ｈｚお
よび９４１Ｈｚの四つの信号の内のどれかに対応する信
号である場合には、入力信号１０１が低群信号に属する
信号であものと判定されて“１”レベルが出力され、ラ
ッチ回路１８にラッチされる。また、ＰＬＡ１６より出
力される前記一致信号が、上記の６９７Ｈｚ、７７０Ｈ
ｚ、８５２Ｈｚおよび９４１Ｈｚの四つの信号以外の信
号である場合には、一致回路１４よりラッチ回路１８に
対しては信号が出力されることはなく、制御回路１３に
対しては不一致を示す信号が出力されて、制御回路１３
による制御作用を介して、メインカウンタ１６による新
たなカウント動作が開始される。
信号の周波数として定められている周波数が６９７Ｈ
ｚ、７７０Ｈｚ、８５２Ｈｚおよび９４１Ｈｚの四つの
信号のそれぞれに対応して、パルスカウント回路１２に
おいて規定される基準クロック１０３によるカウント値
が設定されており、メインカウンタ１５より出力される
上記カウント値がＰＬＡ１６に入力されると、ＰＬＡ１
６においては、当該カウント値に対応して、前記四つの
信号、または「それ以外の信号」という合計五つの一致
信号の形態の内の一つの一致信号が出力されて、一致回
路１４に入力される。一致回路１４においては、ＰＬＡ
１６より出力される前記一致信号を入力して、当該一致
信号が、上記の６９７Ｈｚ、７７０Ｈｚ、８５２Ｈｚお
よび９４１Ｈｚの四つの信号の内のどれかに対応する信
号である場合には、入力信号１０１が低群信号に属する
信号であものと判定されて“１”レベルが出力され、ラ
ッチ回路１８にラッチされる。また、ＰＬＡ１６より出
力される前記一致信号が、上記の６９７Ｈｚ、７７０Ｈ
ｚ、８５２Ｈｚおよび９４１Ｈｚの四つの信号以外の信
号である場合には、一致回路１４よりラッチ回路１８に
対しては信号が出力されることはなく、制御回路１３に
対しては不一致を示す信号が出力されて、制御回路１３
による制御作用を介して、メインカウンタ１６による新
たなカウント動作が開始される。
【０００６】入力信号１０２および基準クロック１０３
の入力に対応する高群回路２における動作についても、
上述の低群回路１の場合と全く同様であり、その説明は
省略する。この高群回路２においても、一致回路２４に
おいて、ＰＬＡ２６より出力される一致信号を入力し
て、当該一致信号が、高群回路２に定められている周波
数が１２０９Ｈｚ、１３３６Ｈｚ、１４７７Ｈｚおよび
１６３３Ｈｚの四つの信号の内のどれかに対応する信号
である場合には、入力信号１０２が高群信号に属する信
号であものと判定されて“１”レベルが出力され、ラッ
チ回路１８にラッチされる。また、ＰＬＡ２６より出力
される前記一致信号が、上記の１２０９Ｈｚ、１３３６
Ｈｚ、１４７７Ｈｚおよび１６３３Ｈｚの四つの信号以
外の信号である場合には、一致回路２４よりラッチ回路
２８に対しては信号が出力されることはなく、制御回路
２３に対しては不一致を示す信号が出力されて、制御回
路２３による制御作用を介して、メインカウンタ２６に
よる新たなカウント動作が開始される。
の入力に対応する高群回路２における動作についても、
上述の低群回路１の場合と全く同様であり、その説明は
省略する。この高群回路２においても、一致回路２４に
おいて、ＰＬＡ２６より出力される一致信号を入力し
て、当該一致信号が、高群回路２に定められている周波
数が１２０９Ｈｚ、１３３６Ｈｚ、１４７７Ｈｚおよび
１６３３Ｈｚの四つの信号の内のどれかに対応する信号
である場合には、入力信号１０２が高群信号に属する信
号であものと判定されて“１”レベルが出力され、ラッ
チ回路１８にラッチされる。また、ＰＬＡ２６より出力
される前記一致信号が、上記の１２０９Ｈｚ、１３３６
Ｈｚ、１４７７Ｈｚおよび１６３３Ｈｚの四つの信号以
外の信号である場合には、一致回路２４よりラッチ回路
２８に対しては信号が出力されることはなく、制御回路
２３に対しては不一致を示す信号が出力されて、制御回
路２３による制御作用を介して、メインカウンタ２６に
よる新たなカウント動作が開始される。
【０００７】上述のように、低群回路１および高群回路
２において、それぞれラッチ回路１８および２８におい
て“１”レベルがラッチされる場合においては、ＡＮＤ
回路３の論理積出力は“１”レベルとなり、これによ
り、ＤＴＭＦ信号が検出されたものと判定される。
２において、それぞれラッチ回路１８および２８におい
て“１”レベルがラッチされる場合においては、ＡＮＤ
回路３の論理積出力は“１”レベルとなり、これによ
り、ＤＴＭＦ信号が検出されたものと判定される。
【０００８】
【発明が解決しようとする課題】上述した従来のＤＴＭ
Ｆ受信回路においては、周波数の分散誤差に起因して生
じる信号周期の偏移を規制するために、エッジ検出作用
を介して当該矩形波信号の周期をカウントしている。こ
のために、仮にＤＴＭＦ信号以外の、周波数の全く異な
る信号が入力されるような場合においても、同様の処理
手順により、当該信号の或る周期分についてカウントを
行い、然る後に、当該異信号がＤＴＭＦ信号ではないと
いう余分の判定処理を行うことが必要となり、これによ
り、ＤＴＭＦ受信回路における応答速度に遅滞を生じる
という欠点がある。
Ｆ受信回路においては、周波数の分散誤差に起因して生
じる信号周期の偏移を規制するために、エッジ検出作用
を介して当該矩形波信号の周期をカウントしている。こ
のために、仮にＤＴＭＦ信号以外の、周波数の全く異な
る信号が入力されるような場合においても、同様の処理
手順により、当該信号の或る周期分についてカウントを
行い、然る後に、当該異信号がＤＴＭＦ信号ではないと
いう余分の判定処理を行うことが必要となり、これによ
り、ＤＴＭＦ受信回路における応答速度に遅滞を生じる
という欠点がある。
【０００９】また、上記ＤＴＭＦ信号以外の入力信号の
周波数が比較的に高く、且つ歪が介在している場合等に
おいては、ＤＴＭＦ信号でないにもかかわらず、４周期
分の平均値のＤＴＭＦ信号として検出される状態とな
り、ＤＴＭＦ信号受信に対する障害要因になるという欠
点がある。
周波数が比較的に高く、且つ歪が介在している場合等に
おいては、ＤＴＭＦ信号でないにもかかわらず、４周期
分の平均値のＤＴＭＦ信号として検出される状態とな
り、ＤＴＭＦ信号受信に対する障害要因になるという欠
点がある。
【００１０】
【課題を解決するための手段】本発明のＤＴＭＦ受信回
路は、所定の矩形波信号の入力に対応して、少なくとも
ひげとり回路、パルスカウント回路、制御回路、一致回
路、ＰＬＡ、メインカウンタおよびラッチ回路等をそれ
ぞれ含む低群回路ならびに高群回路と、前記低群回路お
よび高群回路の検出レベルの論理積を取る手段とを、前
記矩形波信号に対応する周波数検出手段として備えるＤ
ＴＭＦ受信回路において、前記矩形波信号に対する周波
数検出手段として、当該矩形波信号の周期の１周期分を
基準クロックによりカウントして計測するサブカウンタ
を付加して備えるとともに、前記メインカウンタにおい
て、当該矩形波信号の周期の２周期分以上を前記基準ク
ロックによりカウントして計測することを特徴としてい
る。
路は、所定の矩形波信号の入力に対応して、少なくとも
ひげとり回路、パルスカウント回路、制御回路、一致回
路、ＰＬＡ、メインカウンタおよびラッチ回路等をそれ
ぞれ含む低群回路ならびに高群回路と、前記低群回路お
よび高群回路の検出レベルの論理積を取る手段とを、前
記矩形波信号に対応する周波数検出手段として備えるＤ
ＴＭＦ受信回路において、前記矩形波信号に対する周波
数検出手段として、当該矩形波信号の周期の１周期分を
基準クロックによりカウントして計測するサブカウンタ
を付加して備えるとともに、前記メインカウンタにおい
て、当該矩形波信号の周期の２周期分以上を前記基準ク
ロックによりカウントして計測することを特徴としてい
る。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ひげとり
回路１１、パルスカウント回路１２、制御回路１３、一
致回路１４、メインカウンタ１５、ＰＬＡ１６、サブカ
ウンタ１７およびラッチ回路１８を含む低群回路１と、
ひげとり回路２１、パルスカウント回路２２、制御回路
２３、一致回路２４、メインカウンタ２５、ＰＬＡ２
６、サブカウンタ２７およびラッチ回路２８を含む高群
回路２と、ＡＮＤ回路３とを備えて構成される。図２と
の対比により明らかなように、本実施例の従来例との相
違点は、本実施例においては、新たにサブカウンタ１７
および２７が、それぞれ低群回路１および高群回路２に
付加されていることである。
である。図１に示されるように、本実施例は、ひげとり
回路１１、パルスカウント回路１２、制御回路１３、一
致回路１４、メインカウンタ１５、ＰＬＡ１６、サブカ
ウンタ１７およびラッチ回路１８を含む低群回路１と、
ひげとり回路２１、パルスカウント回路２２、制御回路
２３、一致回路２４、メインカウンタ２５、ＰＬＡ２
６、サブカウンタ２７およびラッチ回路２８を含む高群
回路２と、ＡＮＤ回路３とを備えて構成される。図２と
の対比により明らかなように、本実施例の従来例との相
違点は、本実施例においては、新たにサブカウンタ１７
および２７が、それぞれ低群回路１および高群回路２に
付加されていることである。
【００１３】図１において、所定の帯域フィルタ（図示
されない）を介して周波数分離された矩形波の入力信号
１０１および１０２は、それぞれの周波数区分に応じ
て、低群回路１のひげとり回路１１および高群回路２の
ひげとり回路２１に入力される。これらの低群回路１お
よび高群回路２に対しては、共通の基準クロック１０３
がそれぞれに対して入力されている。
されない）を介して周波数分離された矩形波の入力信号
１０１および１０２は、それぞれの周波数区分に応じ
て、低群回路１のひげとり回路１１および高群回路２の
ひげとり回路２１に入力される。これらの低群回路１お
よび高群回路２に対しては、共通の基準クロック１０３
がそれぞれに対して入力されている。
【００１４】低群回路１においては、矩形波の入力信号
１０１は、ひげとり回路１１において矩形波信号１０１
に付随するスパイク成分が除去されて、パルスカウント
回路１２入力される。パルスカウント回路１２において
は、周波数の分散誤差に起因して生じる信号周期の偏移
を規制するために、エッジ検出作用を介して当該矩形波
信号の周期の特定周期分がカウントされ、その計数出力
は一致回路１４に入力される。一致回路１４において
は、パルスカウント回路１２より出力される計数出力の
特定の周期の関連において一致信号が生成され、当該一
致信号は制御回路１３に入力される。制御回路１３にお
いては、基準クロック１０３および一致回路１４より出
力される一致信号の入力を受け、メインカウンタ１５お
よびサブカウンタ１７に対するクロックおよびリセット
信号等の制御信号が出力されて、当該メインカウンタ１
５およびサブカウンタ１７に入力される。メインカウン
タ１５においては、制御回路１３より入力される制御信
号によりカウント動作を制御され、入力信号１０１が入
力される時点においてカウントが開始され、前述のパル
スカウント回路１２より出力される信号の特定周期の関
連において生成される一致信号が、制御回路１３に入力
されるまでの間継続して行われる。そして、制御回路１
３より一致信号が出力される時点において、メインカウ
ンタ１５より当該カウント値が出力されてＰＬＡ１６に
入力される。また、サブカウンタ１７においては、入力
信号１０１の１周期分ごとにカウントが行われており、
当該カウント出力は制御回路１３に入力される。このサ
ブカウンタ１７においては、低群信号の周波数範囲６９
７〜９４１Ｈｚの下限および上限より±８％を越える範
囲外の周波数の信号が、入力信号１０１として入力され
るような場合、即ち入力信号１０１の周波数が、ＤＴＭ
Ｆ信号の周波数より大きくずれた場合には、制御回路１
３よりメインカウンタ１５およびサブカウンタ１７に対
してリセット信号が出力され、正常なＤＴＭＦ信号に対
応する入力信号１０１に対する待機体制がとられる。
１０１は、ひげとり回路１１において矩形波信号１０１
に付随するスパイク成分が除去されて、パルスカウント
回路１２入力される。パルスカウント回路１２において
は、周波数の分散誤差に起因して生じる信号周期の偏移
を規制するために、エッジ検出作用を介して当該矩形波
信号の周期の特定周期分がカウントされ、その計数出力
は一致回路１４に入力される。一致回路１４において
は、パルスカウント回路１２より出力される計数出力の
特定の周期の関連において一致信号が生成され、当該一
致信号は制御回路１３に入力される。制御回路１３にお
いては、基準クロック１０３および一致回路１４より出
力される一致信号の入力を受け、メインカウンタ１５お
よびサブカウンタ１７に対するクロックおよびリセット
信号等の制御信号が出力されて、当該メインカウンタ１
５およびサブカウンタ１７に入力される。メインカウン
タ１５においては、制御回路１３より入力される制御信
号によりカウント動作を制御され、入力信号１０１が入
力される時点においてカウントが開始され、前述のパル
スカウント回路１２より出力される信号の特定周期の関
連において生成される一致信号が、制御回路１３に入力
されるまでの間継続して行われる。そして、制御回路１
３より一致信号が出力される時点において、メインカウ
ンタ１５より当該カウント値が出力されてＰＬＡ１６に
入力される。また、サブカウンタ１７においては、入力
信号１０１の１周期分ごとにカウントが行われており、
当該カウント出力は制御回路１３に入力される。このサ
ブカウンタ１７においては、低群信号の周波数範囲６９
７〜９４１Ｈｚの下限および上限より±８％を越える範
囲外の周波数の信号が、入力信号１０１として入力され
るような場合、即ち入力信号１０１の周波数が、ＤＴＭ
Ｆ信号の周波数より大きくずれた場合には、制御回路１
３よりメインカウンタ１５およびサブカウンタ１７に対
してリセット信号が出力され、正常なＤＴＭＦ信号に対
応する入力信号１０１に対する待機体制がとられる。
【００１５】従来例の場合と同様に、ＰＬＡ１６には、
予めＤＴＭＦ信号の低群信号の周波数として定められて
いる周波数が６９７Ｈｚ、７７０Ｈｚ、８５２Ｈｚおよ
び９４１Ｈｚの四つの信号のそれぞれに対応して、パル
スカウント回路１２において規定される基準クロック１
０３によるカウント値が設定されており、メインカウン
タ１５より出力される上記カウント値がＰＬＡ１６に入
力されると、ＰＬＡ１６においては、当該カウント値に
対応して、前記四つの信号、または「それ以外の信号」
という合計五つの一致信号の形態の内の一つの一致信号
が出力されて、一致回路１４に入力される。一致回路１
４においては、ＰＬＡ１６より出力される前記一致信号
を入力して、当該一致信号が、上記の６９７Ｈｚ、７７
０Ｈｚ、８５２Ｈｚおよび９４１Ｈｚの四つの信号の内
のどれかに対応する信号である場合には、入力信号１０
１が低群信号に属する信号であものと判定されて“１”
レベルが出力され、ラッチ回路１８にラッチされる。ま
た、ＰＬＡ１６より出力される前記一致信号が、上記の
６９７Ｈｚ、７７０Ｈｚ、８５２Ｈｚおよび９４１Ｈｚ
の四つの信号以外の信号である場合には、一致回路１４
よりラッチ回路１８に対しては信号が出力されることは
なく、制御回路１３に対しては不一致を示す信号が出力
されて、制御回路１３による制御作用を介して、メイン
カウンタ１６による新たなカウント動作が開始される。
予めＤＴＭＦ信号の低群信号の周波数として定められて
いる周波数が６９７Ｈｚ、７７０Ｈｚ、８５２Ｈｚおよ
び９４１Ｈｚの四つの信号のそれぞれに対応して、パル
スカウント回路１２において規定される基準クロック１
０３によるカウント値が設定されており、メインカウン
タ１５より出力される上記カウント値がＰＬＡ１６に入
力されると、ＰＬＡ１６においては、当該カウント値に
対応して、前記四つの信号、または「それ以外の信号」
という合計五つの一致信号の形態の内の一つの一致信号
が出力されて、一致回路１４に入力される。一致回路１
４においては、ＰＬＡ１６より出力される前記一致信号
を入力して、当該一致信号が、上記の６９７Ｈｚ、７７
０Ｈｚ、８５２Ｈｚおよび９４１Ｈｚの四つの信号の内
のどれかに対応する信号である場合には、入力信号１０
１が低群信号に属する信号であものと判定されて“１”
レベルが出力され、ラッチ回路１８にラッチされる。ま
た、ＰＬＡ１６より出力される前記一致信号が、上記の
６９７Ｈｚ、７７０Ｈｚ、８５２Ｈｚおよび９４１Ｈｚ
の四つの信号以外の信号である場合には、一致回路１４
よりラッチ回路１８に対しては信号が出力されることは
なく、制御回路１３に対しては不一致を示す信号が出力
されて、制御回路１３による制御作用を介して、メイン
カウンタ１６による新たなカウント動作が開始される。
【００１６】入力信号１０２および基準クロック１０３
の入力に対応する高群回路２における動作についても、
上述の低群回路１の場合と全く同様であり、サブカウン
タ２７においては、入力信号１０２の１周期分ごとにカ
ウントが行われており、当該カウント出力は制御回路２
３に入力される。このサブカウンタ２７においては、高
群信号の周波数範囲１２０９〜１６３３Ｈｚの下限およ
び上限より±８％を越える範囲外の周波数の信号が、入
力信号１０２として入力されるような場合、即ち入力信
号１０２の周波数が、ＤＴＭＦ信号の周波数より大きく
ずれた場合には、制御回路２３よりメインカウンタ２５
およびサブカウンタ２７に対してリセット信号が出力さ
れ、正常なＤＴＭＦ信号に対応する入力信号１０２に対
する信号検出体制がとられる。その他の動作は低群回路
１の場合と同様であり、その説明は省略する。この高群
回路２においても、一致回路２４において、ＰＬＡ２６
より出力される一致信号を入力して、当該一致信号が、
高群回路２に定められている周波数が１２０９Ｈｚ、１
３３６Ｈｚ、１４７７Ｈｚおよび１６３３Ｈｚの四つの
信号の内のどれかに対応する信号である場合には、入力
信号１０２が高群信号に属する信号であものと判定され
て“１”レベルが出力され、ラッチ回路１８にラッチさ
れる。また、ＰＬＡ２６より出力される前記一致信号
が、上記の１２０９Ｈｚ、１３３６Ｈｚ、１４７７Ｈｚ
および１６３３Ｈｚの四つの信号以外の信号である場合
には、一致回路２４よりラッチ回路２８に対しては信号
が出力されることはなく、制御回路２３に対しては不一
致を示す信号が出力されて、制御回路２３による制御作
用を介して、メインカウンタ２６による新たなカウント
動作が開始される。
の入力に対応する高群回路２における動作についても、
上述の低群回路１の場合と全く同様であり、サブカウン
タ２７においては、入力信号１０２の１周期分ごとにカ
ウントが行われており、当該カウント出力は制御回路２
３に入力される。このサブカウンタ２７においては、高
群信号の周波数範囲１２０９〜１６３３Ｈｚの下限およ
び上限より±８％を越える範囲外の周波数の信号が、入
力信号１０２として入力されるような場合、即ち入力信
号１０２の周波数が、ＤＴＭＦ信号の周波数より大きく
ずれた場合には、制御回路２３よりメインカウンタ２５
およびサブカウンタ２７に対してリセット信号が出力さ
れ、正常なＤＴＭＦ信号に対応する入力信号１０２に対
する信号検出体制がとられる。その他の動作は低群回路
１の場合と同様であり、その説明は省略する。この高群
回路２においても、一致回路２４において、ＰＬＡ２６
より出力される一致信号を入力して、当該一致信号が、
高群回路２に定められている周波数が１２０９Ｈｚ、１
３３６Ｈｚ、１４７７Ｈｚおよび１６３３Ｈｚの四つの
信号の内のどれかに対応する信号である場合には、入力
信号１０２が高群信号に属する信号であものと判定され
て“１”レベルが出力され、ラッチ回路１８にラッチさ
れる。また、ＰＬＡ２６より出力される前記一致信号
が、上記の１２０９Ｈｚ、１３３６Ｈｚ、１４７７Ｈｚ
および１６３３Ｈｚの四つの信号以外の信号である場合
には、一致回路２４よりラッチ回路２８に対しては信号
が出力されることはなく、制御回路２３に対しては不一
致を示す信号が出力されて、制御回路２３による制御作
用を介して、メインカウンタ２６による新たなカウント
動作が開始される。
【００１７】上述のように、低群回路１および高群回路
２において、それぞれラッチ回路１８および２８におい
て“１”レベルがラッチされる場合においては、ＡＮＤ
回路３の論理積出力は“１”レベルとなり、これによ
り、ＤＴＭＦ信号が検出されたものと判定される。
２において、それぞれラッチ回路１８および２８におい
て“１”レベルがラッチされる場合においては、ＡＮＤ
回路３の論理積出力は“１”レベルとなり、これによ
り、ＤＴＭＦ信号が検出されたものと判定される。
【００１８】本実施例においては、サブカウンタを付加
することにより、入力信号の１周期ごとの時間単位にお
いて行われるカウント値が比較照合されるために、より
正確にＤＴＭＦ信号の検出を行うことができる。
することにより、入力信号の１周期ごとの時間単位にお
いて行われるカウント値が比較照合されるために、より
正確にＤＴＭＦ信号の検出を行うことができる。
【００１９】
【発明の効果】以上説明したように、本発明は、入力信
号の周波数を１周期ごとに行われるカウントにより計測
する手段を付加することにより、ＤＴＭＦ信号の検出を
より正確に行うことができるとともに、当該ＤＴＭＦ信
号と大幅に偏移した信号が入力される場合においても、
１周期分の計測により判別が可能となるために、検出応
答速度が著しく短縮されるという効果がある。
号の周波数を１周期ごとに行われるカウントにより計測
する手段を付加することにより、ＤＴＭＦ信号の検出を
より正確に行うことができるとともに、当該ＤＴＭＦ信
号と大幅に偏移した信号が入力される場合においても、
１周期分の計測により判別が可能となるために、検出応
答速度が著しく短縮されるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロッグ図である。
１ 低群回路 ２ 高群回路 ３ ＡＮＤ回路 １１、２１ ひげとり回路 １２、２２ パルスカウント回路 １３、２３ 制御回路 １４、２４ 一致回路 １５、２５ メインカウンタ １６、２６ ＰＬＡ １７、２７ サブカウンタ １８、２８ ラッチ回路
Claims (1)
- 【請求項１】 所定の矩形波信号の入力に対応して、少
なくともひげとり回路、パルスカウント回路、制御回
路、一致回路、ＰＬＡ（ Programmable LogicArray ：
以下、ＰＬＡと云う）、メインカウンタおよびラッチ回
路等をそれぞれ含む低群回路ならびに高群回路と、前記
低群回路および高群回路の検出レベルの論理積を取る手
段とを、前記矩形波信号に対応する周波数検出手段とし
て備えるＤＴＭＦ受信回路において、 前記矩形波信号に対する周波数検出手段として、当該矩
形波信号の周期の１周期分を基準クロックによりカウン
トして計測するサブカウンタを付加して備えるととも
に、前記メインカウンタにおいて、当該矩形波信号の周
期の２周期分以上を前記基準クロックによりカウントし
て計測することを特徴とするＤＴＭＦ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075925A JPH06292245A (ja) | 1993-04-01 | 1993-04-01 | Ｄｔｍｆ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075925A JPH06292245A (ja) | 1993-04-01 | 1993-04-01 | Ｄｔｍｆ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06292245A true JPH06292245A (ja) | 1994-10-18 |
Family
ID=13590362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075925A Pending JPH06292245A (ja) | 1993-04-01 | 1993-04-01 | Ｄｔｍｆ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06292245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989005509A1 (en) * | 1987-11-30 | 1989-06-15 | Sony Corporation | Disk recording apparatus |
-
1993
- 1993-04-01 JP JP5075925A patent/JPH06292245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989005509A1 (en) * | 1987-11-30 | 1989-06-15 | Sony Corporation | Disk recording apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |