JPH0748549B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0748549B2 JPH0748549B2 JP63112842A JP11284288A JPH0748549B2 JP H0748549 B2 JPH0748549 B2 JP H0748549B2 JP 63112842 A JP63112842 A JP 63112842A JP 11284288 A JP11284288 A JP 11284288A JP H0748549 B2 JPH0748549 B2 JP H0748549B2
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- Japan
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- semiconductor device
- trench
- amorphous
- electrode
- insulating film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置、特にキヤパシタの大きな半導体
装置の製造方法に関するものである。
装置の製造方法に関するものである。
第３図は従来のトレンチ構造のキヤパシタの一例として
メモリの断面図を示す。
メモリの断面図を示す。
このものはシリコン基板（１）上にトレンチ（２）を形
成し、伝導性を良くするために不純物拡散を行なう。こ
の後、キヤパシタ誘電体（絶縁膜）（４）及びフイール
ド酸化膜（５）を形成し、Poly−シリコン電極（６）を
形成する。これでトレンチキヤパシタは完成である。次
に絶縁膜（７）を形成し、その上にゲート電極（８）を
形成後、電極を覆うように再び絶縁膜（７）を形成し、
コンタクト（９）を設けた後、Al配線（10）をつけてメ
モリセルが完成する。
成し、伝導性を良くするために不純物拡散を行なう。こ
の後、キヤパシタ誘電体（絶縁膜）（４）及びフイール
ド酸化膜（５）を形成し、Poly−シリコン電極（６）を
形成する。これでトレンチキヤパシタは完成である。次
に絶縁膜（７）を形成し、その上にゲート電極（８）を
形成後、電極を覆うように再び絶縁膜（７）を形成し、
コンタクト（９）を設けた後、Al配線（10）をつけてメ
モリセルが完成する。
従来のトレンチ構造は以上のように構成されているの
で、キヤパシタ容量を増加させるにはトレンチの溝を深
く掘るしかなく、これは技術的にも構造的にも限界があ
るという問題点があつた。
で、キヤパシタ容量を増加させるにはトレンチの溝を深
く掘るしかなく、これは技術的にも構造的にも限界があ
るという問題点があつた。
この発明は上記のような問題点を解消するためになされ
たもので、トレンチを深く掘らなくても容量の大きな半
導体装置を得ることを目的とする。
たもので、トレンチを深く掘らなくても容量の大きな半
導体装置を得ることを目的とする。
この発明に係る半導体装置の製造方法は、トレンチ底部
の中心をもりあげるように円錘状にアモルフアス−シリ
コン層を形成し、この上に絶縁膜，電極を形成して、ト
レンチ内のキヤパシタ電極面積を増大させることによ
り、キヤパシタの大きな半導体装置が得られる。
の中心をもりあげるように円錘状にアモルフアス−シリ
コン層を形成し、この上に絶縁膜，電極を形成して、ト
レンチ内のキヤパシタ電極面積を増大させることによ
り、キヤパシタの大きな半導体装置が得られる。
この発明における半導体装置の製造方法は、トレンチ底
部中央をもり上げるようにアモルフアス−シリコン層を
形成することにより、トレンチ内の電極面積を増大さ
せ、キヤパシタの大きな半導体装置を得る。
部中央をもり上げるようにアモルフアス−シリコン層を
形成することにより、トレンチ内の電極面積を増大さ
せ、キヤパシタの大きな半導体装置を得る。
以下、この発明の一実施例を図に従つて説明する。第１
図は、この発明の一実施例による半導体装置の断面構造
を示し、第２図にその製造フロー従つて断面構造の変化
を示す。
図は、この発明の一実施例による半導体装置の断面構造
を示し、第２図にその製造フロー従つて断面構造の変化
を示す。
第２図（ａ）はシリコン基板（１）上にトレンチ（２）
を形成し、次にECRプラズマCVO法などの異方性デポジシ
ヨン法によりアモルファス−シリコン層（３）を形成し
た状態である。この後、（HF+HMO3）溶液でエツチング
すると、第２図（ｂ）のように円錘状のアモルフアス−
シリコン層が残る。これは異方性デポジシヨン法で形成
された膜は膜の生成する面に対して垂直方向は平行方向
よりも付着力が弱いため、エツチングすると側壁部分が
より速く除かれるためである。これによつてキヤパシタ
の電極となる部分の面積が増大する。後は従来の方法の
同様の製造フローで、まず伝導性を良くするために不純
物拡散を行なう。
を形成し、次にECRプラズマCVO法などの異方性デポジシ
ヨン法によりアモルファス−シリコン層（３）を形成し
た状態である。この後、（HF+HMO3）溶液でエツチング
すると、第２図（ｂ）のように円錘状のアモルフアス−
シリコン層が残る。これは異方性デポジシヨン法で形成
された膜は膜の生成する面に対して垂直方向は平行方向
よりも付着力が弱いため、エツチングすると側壁部分が
より速く除かれるためである。これによつてキヤパシタ
の電極となる部分の面積が増大する。後は従来の方法の
同様の製造フローで、まず伝導性を良くするために不純
物拡散を行なう。
この後、キヤパシタ誘電体（絶縁膜）（４）及びフイー
ルド酸化膜（５）を形成し、Poly−シリコン電極（６）
を形成する。さらにこの上に絶縁膜（７）を形成し、そ
の上にゲート電極（８）を形成後、電極を覆うように再
び絶縁膜（７）を形成し、コンタクト（９）を設けた
後、Al配線（10）を形成すると第１図に示した構造を得
ることができる。
ルド酸化膜（５）を形成し、Poly−シリコン電極（６）
を形成する。さらにこの上に絶縁膜（７）を形成し、そ
の上にゲート電極（８）を形成後、電極を覆うように再
び絶縁膜（７）を形成し、コンタクト（９）を設けた
後、Al配線（10）を形成すると第１図に示した構造を得
ることができる。
なお上記実施例ではアモルフアス−シリコン層（３）の
形成にECRプラズマを用いたが、アルモフアス−シリコ
ン層の形成には異方性デポシジヨンのできるものであれ
ばよい。
形成にECRプラズマを用いたが、アルモフアス−シリコ
ン層の形成には異方性デポシジヨンのできるものであれ
ばよい。
以上のように、この発明によればトレンチ底部の中心を
もり上げるように円錘状にアモルフアス−シリコン層を
形成し、その上に絶縁膜，電極を形成して、トレンチ内
のキヤパシタ電極面積を増大させたので、キヤパシタの
大きな半導体装置が得られる効果がある。
もり上げるように円錘状にアモルフアス−シリコン層を
形成し、その上に絶縁膜，電極を形成して、トレンチ内
のキヤパシタ電極面積を増大させたので、キヤパシタの
大きな半導体装置が得られる効果がある。
第１図はこの発明の一実施例による半導体装置の断面
図、第２図はその製造工程に従つた断面図、第３図は従
来の半導体装置の断面図である。 （１）はシリコン基板、（２）はトレンチ部、（３）は
アモルフアス−Si層、（４）はキヤパシタ誘電体、
（５）はフイールド酸化膜、（６）はPoly−シリコン電
極、（７）は絶縁膜、（８）はゲート電極、（９）はコ
ンタクト、（10）はAl配線である。 なお、各図中同一符号は同一または相当部分を示す。
図、第２図はその製造工程に従つた断面図、第３図は従
来の半導体装置の断面図である。 （１）はシリコン基板、（２）はトレンチ部、（３）は
アモルフアス−Si層、（４）はキヤパシタ誘電体、
（５）はフイールド酸化膜、（６）はPoly−シリコン電
極、（７）は絶縁膜、（８）はゲート電極、（９）はコ
ンタクト、（10）はAl配線である。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8242 27/108 Ｈ０１Ｌ 21/306 Ｇ
Claims (1)
- 【請求項１】トレンチを形成後、異方性デポジシヨン法
によりアモルフアス−シリコン層を形成し、これをエツ
チングすることにより、トレンチ内部に円錘状のアモル
フアス−シリコン層を形成し、この上に誘電体として絶
縁膜、さらに電極を形成して、キヤパシタの電極面積を
増大させ、大きな容量を得たことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112842A JPH0748549B2 (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112842A JPH0748549B2 (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283860A JPH01283860A (ja) | 1989-11-15 |
| JPH0748549B2 true JPH0748549B2 (ja) | 1995-05-24 |
Family
ID=14596896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112842A Expired - Lifetime JPH0748549B2 (ja) | 1988-05-10 | 1988-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748549B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245206A (en) * | 1992-05-12 | 1993-09-14 | International Business Machines Corporation | Capacitors with roughened single crystal plates |
| US6410955B1 (en) | 2001-04-19 | 2002-06-25 | Micron Technology, Inc. | Comb-shaped capacitor for use in integrated circuits |
| US6888217B2 (en) * | 2001-08-30 | 2005-05-03 | Micron Technology, Inc. | Capacitor for use in an integrated circuit |
-
1988
- 1988-05-10 JP JP63112842A patent/JPH0748549B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01283860A (ja) | 1989-11-15 |
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