JPH06295167A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】複数台の表示装置毎に異なる表示を同時に行わ
せる表示制御装置に関し、１つのメモリを複数台の表示
装置に共用して、複数台の表示装置毎に異なる表示を行
う。 【構成】情報処理装置本体１０内の１つのフレームメモ
リ１３は、ＣＰＵ１１から書き込みアクセスがあったと
き、メモリアクセス制御回路１２から表示データや書き
込みクロック信号などが入力されて、表示データの書き
込みを行う。アクセスチェック回路１４はフレームメモ
リ１３への書き込みアクセスをチェックしており、書き
込みアクセス検出時は、出力マスク回路１５のマスク動
作を無効とし、複数台の表示装置２０₁〜２０_nのうち所
定の表示装置内の表示メモリ２３の内容だけを更新す
る。出力マスク回路１５は書き込みアクセスがないとき
は、マスク動作を有効とされ、表示データの伝送を遮断
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に係り、
特に、複数台の表示装置毎に異なる表示を同時に行わせ
る表示制御装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータまたはワークス
テーション等の情報処理装置において、複数台の表示装
置毎に異なる表示を行わせてマルチ画面表示とする場
合、通常は表示装置に１対１に対応させて情報処理装置
本体を設ける必要がある。しかし、このような構成で
は、情報処理装置本体が表示装置と同じ台数必要とな
り、不経済である。

【０００３】そこで、同時に複数台の表示装置を１台の
表示制御装置で同時に制御してマルチ画面表示などがで
きるようにした、表示制御装置が従来より知られている
（例えば、特開平４−９０５９１号公報）。この従来の
表示制御装置によれば、複数台のカラー液晶表示装置の
それぞれに対応する複数のビットマップメモリを備える
ことにより、複数台のカラー液晶表示装置を１台の装置
で同時に制御して、異なる表示が同時にできるようにし
たものである。

【０００４】

【発明が解決しようとする課題】しかるに、上記の従来
の表示制御装置は、制御しようとするカラー液晶表示装
置と同数のビットマップメモリ、すなわちフレームメモ
リを１台の本体に必要とするため（従って、ｎ台のカラ
ー液晶表示装置を同時制御する場合、ｎ個のフレームメ
モリが必要である。）、制御しようとするカラー液晶表
示装置の数が多いほど、消費電力が大となり、また表示
装置が大型化するという問題がある。

【０００５】本発明は、上記の点に鑑みなされたもの
で、１個のフレームメモリを複数台の表示装置で共用す
ることにより、上記の従来の課題を解決した表示制御装
置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は、上記の目的を
達成するために、各々表示メモリを内蔵する複数台の表
示装置の各表示メモリに書き込むべき表示データを格納
する単一のメモリと、表示データ書き込み手段とを有
し、この表示データ書き込み手段により、上記メモリへ
の上位装置からの表示データの書き込みアクセスを監視
し、書き込みアクセス発生時には前記複数台の表示装置
内の各表示メモリのうち、表示データが書き込まれる特
定の１台の表示装置内の表示メモリのみ書き込み可とし
て、上記メモリに書き込まれた後、読み出された表示デ
ータを書き込ませ、かつ、他の表示装置内の各表示メモ
リに対しては書き込み不可とする構成としたものであ
る。

【０００７】また、本発明では、前記メモリへの表示デ
ータの書き込みアクセスがないときは、そのメモリの読
み出し表示データの前記複数台の表示装置への伝送を禁
止し、上記メモリへの表示データの書き込みアクセス発
生時には、該メモリに書き込まれた後読み出された表示
データを前記複数台の表示装置内の各表示メモリへそれ
ぞれ伝送する出力回路を有する。

【０００８】さらに、本発明では、前記出力回路は、前
記メモリへの表示データの書き込みアクセス発生時に
は、前記複数台の表示装置に同時に供給される垂直同期
信号の該書き込みアクセス発生後の最初の前縁入力時点
から、該書き込みアクセス終了後の該垂直同期信号の２
番目の前縁入力時点直前までの期間、前記メモリから読
み出された表示データの前記複数台の表示装置内の表示
メモリへの伝送を行う。

【０００９】また更に、本発明では第１の選択回路によ
り任意の１台の表示装置からの表示データと表示タイミ
ング信号を選択し、第１の選択回路からの表示データと
前記上位装置からの表示データのうち、上位装置の指示
に従って第２の選択回路により選択した表示データを、
該上位装置または該第１の選択回路からの該表示データ
タイミング信号に基づいて切換出力して前記単一のメモ
リに書き込むものである。

【００１０】

【作用】請求項１記載の発明では、複数台の表示装置に
は、前記単一のメモリから読み出された表示データが内
蔵の表示メモリに書き込まれるため、この単一のメモリ
から読み出された表示データが同時に表示されると共
に、前記表示データ書き込み手段により選択された１台
の表示装置の表示メモリにのみ表示データが書き込まれ
て表示データの書き換えができるため、複数台の表示装
置で上記単一のメモリを表示データ格納用メモリとして
共用して、複数台の表示装置による同時に異なる表示を
可能とすることができる。

【００１１】また、請求項２記載の発明によれば、前記
出力回路により、メモリへの書き込みアクセスが発生し
ないときには、表示データを表示装置へ伝送しないた
め、その非伝送期間はメモリと表示装置との間での電力
消費を不要にすることができる。

【００１２】さらに、請求項３記載の発明によれば、前
記上位装置の前記メモリへの書き込みアクセスがランダ
ムに行われても、メモリに書き換えられた表示データ
は、表示装置の垂直同期信号に同期して、フレーム単位
でメモリから表示装置の表示メモリへ伝送されることが
できる。

【００１３】またさらに、請求項４記載の発明では、任
意の１台の表示装置からの表示データを、上位装置の指
示に従って切換出力して前記単一のメモリに書き込むこ
とができるため、表示装置で表示中の任意の表示データ
を加工することができる。

【００１４】

【実施例】以下、本発明の実施例について、図面と共に
詳細に説明する。

【００１５】図１は本発明の第１実施例のブロック図を
示す。同図において、１０はパーソナルコンピュータま
たはワークステーション等の情報処理装置本体で、中央
処理装置（ＣＰＵ）１１、メモリアクセス表示制御回路
１２、フレームメモリ１３、アクセスチェック回路１４
および出力マスク回路１５などを有して構成されてい
る。

【００１６】ＣＰＵ１１は、メモリアクセス表示制御回
路１２、フレームメモリ１３、アクセスチェック回路１
４などを制御する上位装置で、バス１６を介してフレー
ムメモリ１３をアクセスするためのアドレス、データお
よびリード／ライト制御信号をメモリアクセス表示制御
回路１２とアクセスチェック回路１４とに供給する。

【００１７】メモリアクセス表示制御回路１２は、フレ
ームメモリ１３のリードライトアクセス制御および表示
タイミング信号とフレームメモリ１３の読み出しアドレ
スを生成する回路で、バス１７を介してフレームメモリ
１３へリード／ライトアクセスのためのアドレスと、表
示データとを供給し、伝送線１８を介して書き込みクロ
ック信号をフレームメモリ１３へ供給する。

【００１８】フレームメモリ１３は、格納した表示デー
タを読み出して、複数であるｎ台の表示装置２０₁〜２
０_nにそれぞれ出力するメモリで、表示装置２０₁〜２０
_nに共通に用いられる。出力マスク回路１５は、アクセ
スチェック回路１４からのマスク信号ｃ₀に基づいて、
フレームメモリ１３から表示装置２０₁〜２０_nへの表示
データａを通過または遮断して表示データｂとする。

【００１９】アクセスチェック回路１４は、ＣＰＵ１１
からのアドレス、リード／ライト制御信号と、メモリア
クセス表示制御回路１２からの、水平同期信号、垂直同
期信号、シフトクロックなどの表示タイミング信号ｄと
が入力され、これらの信号から書き込みマスク信号ｃ₁
〜ｃ_nをそれぞれ生成して表示装置２０₁〜２０_nに供給
し、表示装置２０₁〜２０_nに各々内蔵されている表示メ
モリ２３の書き込み動作を制御する。このアクセスチェ
ック回路１４は、後述の書き込みマスク回路２２と共に
表示データ書き込み制御手段を構成している。

【００２０】図２は上記のアクセスチェック回路１４の
一実施例のブロック図を示す。同図中、図１と同一構成
部分には同一番号を付し、その説明を省略する。図２に
示すように、アクセスチェック回路１４はライトアクセ
ス検出回路３１と、書き込み制御レジスタ３２と、表示
装置２０₁〜２０_nにそれぞれ出力端子が１対１に対応し
て接続されているＡＮＤ回路３３₁〜３３_nとから構成さ
れている。

【００２１】ライトアクセス検出回路３１はフレームメ
モリ１３への書き込みアクセスの有無を監視し、書き込
みアクセスが無いときは表示データマスク信号ｃ₀と書
き込みマスク信号ｃ₁〜ｃ_nとをそれぞれ有効とし、書き
込みアクセスが有るときは表示データマスク信号ｃ₀を
無効とすると共に、ＡＮＤ回路３３₁〜３３_nにそれぞれ
ハイレベルの信号を出力する。このライトアクセス検出
回路３１は、前記出力マスク回路１５と共に、前記出力
回路を構成している。

【００２２】書き込み設定レジスタ３２は、ＣＰＵ１１
の設定に基づき、ＡＮＤ回路３３₁〜３３_nのうち、書き
込みを行おうとする表示装置に対応する一つのＡＮＤ回
路にのみハイレベルの信号を供給するような値が設定さ
れる。これにより、書き込みを行おうとする表示装置に
対応する一つのＡＮＤ回路のみがゲート「開」状態とさ
れるため、書き込みアクセスが有るときは、このＡＮＤ
回路を通してライトアクセス検出回路３１からのハイレ
ベルの信号が取り出され、無効を示す書き込みマスク信
号として出力される。

【００２３】図１において、表示装置２０₁〜２０_nは、
それぞれ同一構成で、表示制御回路２１、書き込みマス
ク回路２２、表示メモリ２３および表示モジュール２４
よりなる。表示制御回路２１は、表示タイミング信号ｄ
に基づき表示メモリ２３へのリード／ライトアドレスを
生成して、バス２５を介して表示メモリ２３に入力す
る。

【００２４】書き込みマスク回路２２は、表示制御回路
２１からの書き込み信号ｅを、アクセスチェック回路１
４からの書き込みマスク信号に基づき通過または遮断し
た信号ｆを表示メモリ２３へ供給する。表示メモリ２３
は、表示データを一旦格納するメモリで、その読み出し
データをバス２６を介して表示モジュール２４に入力す
る。表示モジュール２４は、表示メモリ２３からバス２
６を介して入力される表示データを、表示制御回路２１
からの表示タイミング信号ｇに基づいて表示する。

【００２５】次に、静止画表示のようにフレームメモリ
１３の書き替えが起こらない場合と、アプリケーション
ソフトを動かすなどにより、フレームメモリ１３の書き
替えが起こる場合の動作について、表示装置２０₁を例
に説明する。

【００２６】まず、フレームメモリ１３の書き替えが起
こらない場合の動作につき説明する。メモリアクセス表
示制御回路１２は、読出しアドレスを発生してフレーム
メモリ１３に供給すると共に、表示タイミング信号ｄを
発生する。これにより、フレームメモリ１３からは、バ
ス１７を介して入力される読出しアドレスに従った表示
データａが出力されて出力マスク回路１５に供給され
る。

【００２７】一方、フレームメモリ１３に書き込みアク
セスのないときは、アクセスチェック回路１４（図２に
示したライトアクセス検出回路３１）が表示データマス
ク信号ｃ₀を有効にするため、出力マスク回路１５は、
入力表示データａをマスクして、表示装置２０₁には表
示データａを出力しない。

【００２８】表示装置２０₁では、表示制御回路２１か
らバス２５を介して読出しアドレスが表示メモリ２３へ
出力され、また表示タイミング信号ｇが表示モジュール
２４へ出力されるが、前記アクセスチェック回路１４が
書き込みマスク信号ｃ₁を有効にするため、書き込みマ
スク回路２２から表示メモリ２３へは書き込み信号ｅが
供給されず、表示メモリ２３の書き込み動作を禁止す
る。

【００２９】従って、表示メモリ２３からは、前記読み
出しアドレスに基づいて読み出された表示データが前記
表示タイミング信号ｇに従って表示モジュール２４に表
示される。このとき、表示メモリ２３には表示データｂ
の書き込みが禁止されているため、メモリの内容は変化
せず、表示モジュール２４に同一画像の表示が繰り返さ
れるため、静止画像が表示される。

【００３０】このように、本実施例によれば、フレーム
メモリ１３の書き替えが発生しないときには、表示デー
タａの出力を出力マスク回路１５によりマスクして表示
装置２０₁に入力しないため、本体１０と表示装置２０₁
間のデータ伝送で消費される不要な消費電力を低減する
ことができる。

【００３１】次に、フレームメモリ１３の書き替えが起
こった場合の動作につき説明する。この場合、ＣＰＵ１
１は、メモリアクセス表示制御回路１２を通じてフレー
ムメモリ１３へ書き込みアクセスを行い、フレームメモ
リ１３の記憶内容が書き替えられる。アクセスチェック
回路１４（図２のライトアクセス検出回路３１）は、こ
の書き込みアクセスを検出して表示データマスク信号ｃ
₀を無効とし、図２のＡＮＤ回路３３₁〜３３_nで、書き
込み制御レジスタ３２の設定値と表示データマスク信号
ｃ₀との論理積をとった書き込みマスク信号ｃ₁〜ｃ_nを
出力する。

【００３２】この時、ライトアクセス検出回路３１は、
表示タイミング信号ｄ中の垂直同期信号を監視してお
り、書き込みアクセスを検出すると同時に表示データマ
スク信号ｃ₀を無効にするのではなく、図３（Ｂ）に模
式的に示す如く、時刻ｔ₁〜ｔ_３まで書き込みアクセス
があったものとすると、書き込みアクセスがあった時刻
ｔ_１後、最初の同図（Ａ）に示す垂直同期信号の前縁の
検出時刻ｔ₂で、同図（Ｃ）に模式的に示す如く、表示
データマスク信号ｃ₀を無効とする。

【００３３】また、書き込みアクセス終了と同時に表示
データマスク信号ｃ₀を有効とするのではなく、書き込
みアクセス終了時刻ｔ₃の後、図３（Ａ）に示す垂直同
期信号の２回目の前縁検出時刻ｔ₄で同図（Ｃ）に模式
的に示す如く表示データマスク信号ｃ₀を有効とする。

【００３４】従って、本実施例によれば、書き込みアク
セス開始後、表示モジュール２４における表示が画面の
先頭にきた最初の時点から表示データマスク信号ｃ₀を
無効とし、書き込みアクセスが終了してからさらに１フ
レーム分表示データがフレームメモリ１３から出力され
るまで垂直同期信号を監視した後、表示データマスク信
号ｃ₀を有効にする。このようにするのは、ＣＰＵ１１
の書き込みアクセスがフレームメモリ１３に対してラン
ダムに行なわれるため、フレームメモリ１３から読み出
した直後のアドレスの表示データが書き替えられた場合
にも、さらに１フレーム分フレームメモリ１３から表示
データを読み出すことによって、書き替えられた表示デ
ータをすべて表示装置の表示に反映させるためである。

【００３５】読み出しアドレスに従って図１のフレーム
メモリ１３から読み出された表示データａは、上記表示
データマスク信号ｃ₀の無効により、出力マスク回路１
４でマスクされることなく、表示データｂとして表示装
置２０₁内の表示メモリ２３に出力される。ここで、図
２に示した書き込み制御レジスタ３２の設定値によっ
て、表示装置２０₁内の表示メモリ２３への表示データ
ｂの書き込みが制御される。

【００３６】すなわち、書き込み制御レジスタ３２の設
定が書き込み可となっているときには、図２の書き込み
制御レジスタ３２からＡＮＤ回路３３₁に供給される信
号がハイレベルで、書き込みマスク信号ｃ₁が無効とさ
れるため、書き込みマスク回路２２が表示制御回路２１
からの書き込み信号ｅを通過させることにより、表示メ
モリ２３への書き込みが行なわれる。また、書き込み制
御レジスタ３２の設定が書き込み不可となっているとき
には、書き込みマスク信号ｃ₁が有効とされるため、書
き込みマスク回路２２が表示制御回路２１からの書き込
み信号ｅの通過を禁止することにより、表示メモリ２３
への表示データｂの書き込みが行われない。

【００３７】このように、本実施例によれば、本体内の
フレームメモリ１３の内容が更新されたときだけ表示デ
ータの出力マスクを解除し、書き込み制御レジスタ３２
のｎビットの設定値によって、ｎ台の表示装置２０₁〜
２０_n内の表示メモリ２３の表示データの書き込みの有
無をそれぞれ独立してコントロールして、特定の表示装
置内の表示メモリの記憶内容だけを更新することによ
り、単一のフレームメモリ１３でも表示装置ごとに異な
る表示を行うことができる。

【００３８】次に、本発明の第２実施例について説明す
る。図４は本発明の表示制御装置の第２実施例のブロッ
ク図を示す。同図中、図１と同一構成部分は同一番号を
付し、その説明を省略する。

【００３９】図１および図２の第１実施例では、現在表
示中の表示データにリードモディファイライト（読みだ
したデータを加工し、同一アドレスに書き戻す）を行う
ような場合、現在本体内のフレームメモリ１３上に表示
データが存在する表示装置の表示に対してのみ実行が可
能となっている。

【００４０】そこで、図４に示す第２実施例では、任意
の表示装置に表示中の表示データに対してリードモディ
ファイライトを行えるよう、表示データタイミングセレ
クタ４１、データセレクタ４２を情報処理装置本体１０
内に設け、任意の表示装置に表示中の表示データを本体
内のフレームメモリ１３に読み出すことが可能な構成と
したものである。

【００４１】表示データタイミングセレクタ４１は、第
１の選択回路で、表示装置２０₁〜２０_nのそれぞれから
表示タイミング信号ｇ₁〜ｇ_nと、表示メモリ２３から読
み出された表示データｈ₁〜ｈ_nとが入力され、そのうち
の指定された一の表示データをその表示タイミング信号
のタイミングで選択する。この選択された表示データｊ
は、データセレクタ４２に入力され、選択された表示タ
イミング信号ｋは、メモリアクセス表示制御回路１２に
入力される。

【００４２】データセレクタ４２は、第２の選択回路
で、メモリアクセス表示制御回路１２からの書き込みデ
ータｐと上記表示データｊのいずれか一方のデータを、
メモリアクセス表示制御回路１２からのセレクタ切換信
号ｑに基づいて選択し、フレームメモリ１３へ書き込み
データｒとして出力する。

【００４３】図５は表示データタイミングセレクタ４１
の一実施例のブロック図を示す。同図において、表示デ
ータタイミングセレクタ４１は、表示データセレクタ５
１と、表示タイミングセレクタ５２と、読み出し設定レ
ジスタ５３とよりなる。表示データセレクタ５１は、表
示装置２０₁〜２０_nのそれぞれの内蔵表示メモリ２３か
ら読み出された表示データｈ₁〜ｈ_nの中から、読み出し
設定レジスタ５３の設定値に従って一の表示データを選
択して表示データｊとして出力する。

【００４４】表示データタイミングセレクタ５２は、表
示装置２０₁〜２０_nのそれぞれから入力される表示タイ
ミング信号ｇ₁〜ｇ_nの中から、読み出し設定レジスタ５
３の設定に従って一の表示タイミング信号を選択して表
示タイミング信号ｋとして出力する。

【００４５】次に、図４および図５に示す第２実施例の
動作について、表示装置２０₁に表示中の表示データを
読み出す場合を例にとって図６のタイミングチャートと
共に説明する。まず、読み出し設定レジスタ５３に表示
装置２０₁の表示データｈ₁、表示タイミング信号ｇ₁を
選択するように設定を行う。

【００４６】これにより、表示データセレクタ５１に入
力される表示データｈ₁〜ｈ_n（図６（Ｂ）にｈ₁、同図
（Ｄ）にｈ_nを示す）のうち、読み出し設定レジスタ５
３によって選択された図６（Ｆ）に示す表示データｊ
（ここではｈ₁）は、図４のデータセレクタ１６に入力
される。また、表示データタイミングセレクタ５２は、
表示装置２０₁〜２０_nのそれぞれから入力される表示タ
イミング信号ｇ₁〜ｇ_n（図６（Ａ）にｇ₁、同図（Ｃ）
にｇ_nを示す）の中から、読み出し設定レジスタ５３の
設定に従って、図６（Ａ）に示す表示タイミング信号ｇ
₁を選択して、同図（Ｅ）に示す表示タイミング信号ｋ
として、図４のメモリアクセス表示制御回路１２へ出力
する。

【００４７】メモリアクセス表示制御回路１２は、通
常、データセレクタ４２がメモリアクセス表示制御回路
１２からの書き込みデータｐを選択するようにセレクタ
切り換え信号ｑを出力している。しかし、表示装置に表
示中の表示データをフレームメモリ１３に書き込む場合
には、メモリアクセス表示制御回路１２は、表示タイミ
ング信号ｋに従って、図６（Ｇ）に示す如く、セレクタ
切り換え信号ｑを切り換え、フレームメモリ１３へ表示
データｊに対応した書き込みアドレスおよび書き込みク
ロック信号をバス１７および信号線１８を介して出力す
る。

【００４８】このような方法で、任意の表示装置（ここ
では２０₁）に表示中の表示データｒ（ここではｈ₁）が
図６（Ｈ）に示す如く、データセレクタ４２から取り出
されてフレームメモリ１３に入力され、同図（Ｉ）に示
す書き込みクロック信号に基づいてフレームメモリ１３
に書き込まれる。その後、セレクタ切り換え信号ｑを切
り換えることによって、任意の表示装置の表示データに
対する加工（例えば、特定の色を別の色に置き換える）
が可能となる。

【００４９】このように、本実施例によれば、表示デー
タタイミングセレクタ４１、データセレクタ４２を本体
１０内に設けることにより、任意の表示装置に表示中の
表示データを本体１０内のフレームメモリ１３に読み出
し、表示データの加工を行うことができる。

【００５０】

【発明の効果】以上の通り、本発明によれば、複数台の
表示装置で単一のメモリを表示データ格納用メモリとし
て共用して、複数台の表示装置による同時に異なる表示
を可能とすることができるため、装置を従来に比し小型
化することができる。

【００５１】また、本発明では、メモリへの書き込みア
クセスが発生しないときには、表示データを表示装置へ
伝送しないようにすることにより、単一のメモリと表示
装置との間での電力消費を不要にすることができるた
め、接続される表示装置の数が同じ場合、メモリが１つ
でよいことと相まって、従来に比し消費電力を低減する
ことができる。

【００５２】さらに、本体内のメモリに書き換えられた
表示データは、表示装置の垂直同期信号に同期して、フ
レーム単位でメモリから表示装置の表示メモリへ伝送さ
れることができるため、書き込みアクセスがメモリに対
してランダムに行なわれるため、メモリから読み出した
直後のアドレスの表示データが書き替えられた場合に
も、書き替えられた表示データをすべて表示装置の表示
に反映させることができる。

【００５３】またさらに、本発明によれば、任意の表示
装置に表示中の表示データを本体内のメモリに読み出し
可能な回路構成としたため、本体内に１つのメモリしか
持っていなくても、表示中の任意の表示データを加工す
ることが可能になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１実施例のブロック図である。

【図２】アクセスチェック回路の一実施例のブロック図
である。

【図３】アクセスチェック回路の動作説明用タイミング
チャートである。

【図４】本発明の第２実施例のブロック図である。

【図５】表示データタイミングセレクタの一実施例のブ
ロック図である。

【図６】本発明の第２実施例の動作説明用タイミングチ
ャートである。

【符号の説明】

１０…情報処理装置本体、１１…中央処理装置（ＣＰ
Ｕ）、１２…メモリアクセス表示制御回路、１３…フレ
ームメモリ、１４…アクセスチェック回路、１５…出力
マスク回路、２０₁〜２０_n…表示装置、２１…表示制御
回路、２２…書き込みマスク回路、２３…表示メモリ、
２４…表示モジュール、３１…ライトアクセス回路、３
２…書き込み制御レジスタ、４１…表示データタイミン
グセレクタ、４２…データセレクタ、５１…表示データ
セレクタ、５２…表示タイミングセレクタ、５３…読み
出し設定レジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 地主 匡宏 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 (72)発明者 川本 峰雄 愛知県尾張旭市晴丘町池上１番地 株式会 社日立旭エレクトロニクス内 (72)発明者 伊佐治 光一 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内

Claims (4)

【特許請求の範囲】
1. 【請求項１】各々表示メモリを内蔵する複数台の表示装
   置の各表示メモリに書き込むべき表示データを格納する
   単一のメモリと、 該メモリへの上位装置からの表示データの書き込みアク
   セスを監視し、該書き込みアクセス発生時には前記複数
   台の表示装置内の各表示メモリのうち、該表示データが
   書き込まれる特定の１台の表示装置内の表示メモリのみ
   書き込み可として、該メモリに書き込まれた後、読み出
   された表示データを書き込ませ、かつ、他の表示装置内
   の各表示メモリに対しては書き込み不可とする表示デー
   タ書き込み制御手段とを有することを特徴とする表示制
   御装置。
2. 【請求項２】前記メモリへの表示データの書き込みアク
   セスがないときは、該メモリの読み出し表示データの前
   記複数台の表示装置への伝送を禁止し、該メモリへの表
   示データの書き込みアクセス発生時には、該メモリに書
   き込まれた後、読み出された表示データを前記複数台の
   表示装置内の各表示メモリへそれぞれ伝送する出力回路
   を有することを特徴とする請求項１記載の表示制御装
   置。
3. 【請求項３】前記出力回路は、前記メモリへの表示デー
   タの書き込みアクセス発生時には、前記複数台の表示装
   置に同時に供給される垂直同期信号の該書き込みアクセ
   ス発生後の最初の前縁入力時点から、該書き込みアクセ
   ス終了後の該垂直同期信号の２番目の前縁入力時点直前
   までの期間、前記メモリから読み出された表示データの
   前記複数台の表示装置内の表示メモリへの伝送を行うこ
   とを特徴とする請求項２記載の表示制御装置。
4. 【請求項４】前記複数台の表示装置から各表示メモリの
   表示データと表示データタイミング信号が入力され、そ
   のうち設定レジスタの設定値に従って任意の１台の表示
   装置からの表示データと表示タイミング信号を選択する
   第１の選択回路と、 該第１の選択回路からの表示データと前記上位装置から
   の表示データのうち、該上位装置の指示に従って選択し
   た表示データを、該上位装置または該第１の選択回路か
   らの該表示データタイミング信号に基づいて切換出力す
   る第２の選択回路とを更に有し、 該第２の選択回路により選択された表示データを前記単
   一のメモリに書き込むことを特徴とする請求項１乃至３
   記載のうちいずれか一項記載の表示制御装置。