JPH06295878A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06295878A JPH06295878A JP10626393A JP10626393A JPH06295878A JP H06295878 A JPH06295878 A JP H06295878A JP 10626393 A JP10626393 A JP 10626393A JP 10626393 A JP10626393 A JP 10626393A JP H06295878 A JPH06295878 A JP H06295878A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 25
- 239000000463 material Substances 0.000 abstract description 8
- 238000009413 insulation Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 配線材料の被膜率が高いコンタクトホールを
容易に形成することができる半導体装置の製造方法を提
供する。 【構成】 その壁面が略垂直状態であるコンタクトホー
ルを形成した後、レジスト６にてこのコンタクトホール
を充填する。その後、適正露光量の約80％の露光量にて
露光を行い、現像によりその一部を残してレジスト６を
除去する。さらに等方性が強いエッチングによりコンタ
クトホール上部壁面の層間絶縁層２をエッチング除去し
てコンタクトホール上部の径を拡大する。そしてレジス
ト３，６を除去すると、なだらかなテーパ状の壁面を有
するコンタクトホールが得られる。
容易に形成することができる半導体装置の製造方法を提
供する。 【構成】 その壁面が略垂直状態であるコンタクトホー
ルを形成した後、レジスト６にてこのコンタクトホール
を充填する。その後、適正露光量の約80％の露光量にて
露光を行い、現像によりその一部を残してレジスト６を
除去する。さらに等方性が強いエッチングによりコンタ
クトホール上部壁面の層間絶縁層２をエッチング除去し
てコンタクトホール上部の径を拡大する。そしてレジス
ト３，６を除去すると、なだらかなテーパ状の壁面を有
するコンタクトホールが得られる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、詳しくは配線を行う際のコンタクトホールの形
成方法に関する。
に関し、詳しくは配線を行う際のコンタクトホールの形
成方法に関する。
【０００２】
【従来の技術】半導体装置において配線を形成する場
合、配線は絶縁層を介してその下に形成された配線、又
は素子と接続する。このような接続を行うためには絶縁
層に穴（コンタクトホール）を開けて、その上に配線材
料を被膜することにより接続する方法が一般的である。
近年、半導体装置は微細化が著しく、それに伴って素子
及び配線も微細化が進むため、コンタクトホール径も小
さくする必要がある。しかしながら素子及び配線の厚み
には大きな変化がないため、径に対する深さの比率（ア
スペクト比）が大きくなる傾向がある。アスペクト比が
大きいコンタクトホールを形成した後に、配線材料を堆
積した場合、配線材料が穴の底まで達しなかったり、穴
の底面部分と表面部分との間で途切れてしまったりして
被膜率が低下することが多かった。
合、配線は絶縁層を介してその下に形成された配線、又
は素子と接続する。このような接続を行うためには絶縁
層に穴（コンタクトホール）を開けて、その上に配線材
料を被膜することにより接続する方法が一般的である。
近年、半導体装置は微細化が著しく、それに伴って素子
及び配線も微細化が進むため、コンタクトホール径も小
さくする必要がある。しかしながら素子及び配線の厚み
には大きな変化がないため、径に対する深さの比率（ア
スペクト比）が大きくなる傾向がある。アスペクト比が
大きいコンタクトホールを形成した後に、配線材料を堆
積した場合、配線材料が穴の底まで達しなかったり、穴
の底面部分と表面部分との間で途切れてしまったりして
被膜率が低下することが多かった。
【０００３】このような問題を解決するための方法が種
々報告されており、その１つに、コンタクトホールを例
えばポリシリコンで埋めた後イオン注入を行い、円柱上
の導体層を形成する方法がある。しかしこの方法では接
続面の抵抗を下げ難いこと、及び工程が煩雑なこと等、
多くの欠点があるためあまり適用されていない。
々報告されており、その１つに、コンタクトホールを例
えばポリシリコンで埋めた後イオン注入を行い、円柱上
の導体層を形成する方法がある。しかしこの方法では接
続面の抵抗を下げ難いこと、及び工程が煩雑なこと等、
多くの欠点があるためあまり適用されていない。
【０００４】他の方法として、コンタクトホールの断面
形状を改善する方法がある。図３はこの方法を示す説明
図である。基板11上に形成された絶縁層12上に、フォト
リソグラフィーにより所要形状にパターニングされたレ
ジスト13を形成する。このレジスト13をマスクとしてド
ライエッチングを行い、絶縁層12にコンタクトホール14
を形成する（図２(a))。この状態ではコンタクトホール
14の壁が垂直であるので、ウェットエッチングを行って
コンタクトホール14の径を拡げ、壁をなだらかにする。
このときコンタクトホール14底面の径も拡大される（図
２(b))。そしてレジスト13を除去した後（図２(c))、配
線材料16を堆積し、パターニングを行って配線を形成す
る（図２(d))。
形状を改善する方法がある。図３はこの方法を示す説明
図である。基板11上に形成された絶縁層12上に、フォト
リソグラフィーにより所要形状にパターニングされたレ
ジスト13を形成する。このレジスト13をマスクとしてド
ライエッチングを行い、絶縁層12にコンタクトホール14
を形成する（図２(a))。この状態ではコンタクトホール
14の壁が垂直であるので、ウェットエッチングを行って
コンタクトホール14の径を拡げ、壁をなだらかにする。
このときコンタクトホール14底面の径も拡大される（図
２(b))。そしてレジスト13を除去した後（図２(c))、配
線材料16を堆積し、パターニングを行って配線を形成す
る（図２(d))。
【０００５】この方法では、ウェットエッチングの際に
生じた段差によって十分な被膜が行い得ず、またウェッ
トエッチングによってコンタクトホール14底面の径及び
断面形状を調整することは非常に困難である。
生じた段差によって十分な被膜が行い得ず、またウェッ
トエッチングによってコンタクトホール14底面の径及び
断面形状を調整することは非常に困難である。
【０００６】そこで特開平３-16217号公報には、被膜率
が高いコンタクトホール形状を得るための他の方法が開
示されている。この方法はレジストパターンのホール径
に従って絶縁層を途中まで除去し、その後レジストパタ
ーンのホール径を拡げて再度エッチングを行うことによ
り、被膜率が高いコンタクトホール形状を得ようとする
ものである。しかし、この方法では、レジストパターン
の径を拡げるので、レジストの膜厚を薄くする必要があ
る。薄い膜厚のレジストを使用した場合はマスクとして
の効果が低減するため、コンタクトホールの形状はあま
り改善されない。またコンタクトホール底面の径の調整
は困難である。
が高いコンタクトホール形状を得るための他の方法が開
示されている。この方法はレジストパターンのホール径
に従って絶縁層を途中まで除去し、その後レジストパタ
ーンのホール径を拡げて再度エッチングを行うことによ
り、被膜率が高いコンタクトホール形状を得ようとする
ものである。しかし、この方法では、レジストパターン
の径を拡げるので、レジストの膜厚を薄くする必要があ
る。薄い膜厚のレジストを使用した場合はマスクとして
の効果が低減するため、コンタクトホールの形状はあま
り改善されない。またコンタクトホール底面の径の調整
は困難である。
【０００７】この方法を改良した方法が特開平３−3227
号公報に開示されている。この方法では、レジストのパ
ターニングされた穴の周辺部分を予め薄くしておき、絶
縁層のエッチングを行っていく段階で徐々にレジストの
ホール径が拡がっていくようにしている。しかし、この
方法を実施するにはレジストをパターニングする段階で
露光を２回行う必要があり、２回目の露光時にパターン
を合わせることは非常に難しい。また２回露光のためレ
ジストのホール径の調整が困難であり、このレジストの
ホール径，断面形状，エッチングレート及び絶縁層のエ
ッチングレートによって決定されるコンタクトホール形
状の調整は非常に困難である。
号公報に開示されている。この方法では、レジストのパ
ターニングされた穴の周辺部分を予め薄くしておき、絶
縁層のエッチングを行っていく段階で徐々にレジストの
ホール径が拡がっていくようにしている。しかし、この
方法を実施するにはレジストをパターニングする段階で
露光を２回行う必要があり、２回目の露光時にパターン
を合わせることは非常に難しい。また２回露光のためレ
ジストのホール径の調整が困難であり、このレジストの
ホール径，断面形状，エッチングレート及び絶縁層のエ
ッチングレートによって決定されるコンタクトホール形
状の調整は非常に困難である。
【０００８】さらに特開平３-19223号公報には、絶縁層
の組成を上層部と下層部とで変えることにより、コンタ
クトホール形成時に自然にテーパ形状を形成しようとす
る方法が開示されている。この方法では窒化シリコン等
の絶縁材料を使用しているが、その適用範囲は限定され
る。また絶縁層はそれ自体の特性及び均一性が形成条件
によって決定されるため、さらに適用範囲は限定され
る。
の組成を上層部と下層部とで変えることにより、コンタ
クトホール形成時に自然にテーパ形状を形成しようとす
る方法が開示されている。この方法では窒化シリコン等
の絶縁材料を使用しているが、その適用範囲は限定され
る。また絶縁層はそれ自体の特性及び均一性が形成条件
によって決定されるため、さらに適用範囲は限定され
る。
【０００９】
【発明が解決しようとする課題】以上のように従来方法
では、エッチングにより得られる絶縁層のコンタクトホ
ール形状をなだらかなテーパ形状とすること、及びコン
タクトホール底面の径を調整することは非常に困難であ
った。またこれらの問題点を補おうとすると、そのプロ
セスが非常に煩雑化することは避けられなかった。本発
明は、斯かる事情に鑑みてなされたものであり、コンタ
クトホールの底面部分にレジストを残してエッチングを
行いコンタクトホール上部の径を拡げることにより、所
要の径を保持したまま配線材料の被膜率を高めることが
可能な半導体装置の製造方法を提供することを目的とす
る。
では、エッチングにより得られる絶縁層のコンタクトホ
ール形状をなだらかなテーパ形状とすること、及びコン
タクトホール底面の径を調整することは非常に困難であ
った。またこれらの問題点を補おうとすると、そのプロ
セスが非常に煩雑化することは避けられなかった。本発
明は、斯かる事情に鑑みてなされたものであり、コンタ
クトホールの底面部分にレジストを残してエッチングを
行いコンタクトホール上部の径を拡げることにより、所
要の径を保持したまま配線材料の被膜率を高めることが
可能な半導体装置の製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、層間絶縁層にコンタクトホールを形成す
る工程を有する半導体装置の製造方法において、前記層
間絶縁層上に第１のレジストを塗着しパターニングを行
う工程と、第１のレジストをマスクとして異方性が強い
エッチングにより前記層間絶縁層の所要部分を除去する
工程と、この除去部分に第２のレジストを充填する工程
と、適正露光量より少ない露光量にて第２のレジストを
露光する工程と、現像によりその下部の一部を残して第
２のレジストを除去する工程と、第１及び第２のレジス
トをマスクとして等方性が強いエッチングにより前記層
間絶縁層の上部を除去する工程と、第１及び第２のレジ
ストを除去する工程とを有することを特徴とする。
の製造方法は、層間絶縁層にコンタクトホールを形成す
る工程を有する半導体装置の製造方法において、前記層
間絶縁層上に第１のレジストを塗着しパターニングを行
う工程と、第１のレジストをマスクとして異方性が強い
エッチングにより前記層間絶縁層の所要部分を除去する
工程と、この除去部分に第２のレジストを充填する工程
と、適正露光量より少ない露光量にて第２のレジストを
露光する工程と、現像によりその下部の一部を残して第
２のレジストを除去する工程と、第１及び第２のレジス
トをマスクとして等方性が強いエッチングにより前記層
間絶縁層の上部を除去する工程と、第１及び第２のレジ
ストを除去する工程とを有することを特徴とする。
【００１１】
【作用】本発明にあっては、コンタクトホールの底面部
分に第２のレジストを残してエッチングを行いコンタク
トホール上部の径を拡げることにより、２度目のエッチ
ングによってコンタクトホール底面の径が拡大すること
を防止し、且つ上部は径を拡大させて、接続部分におい
て所要の径を保持したまま配線材料の被膜率を高めるこ
とが可能となる。しかもレジストのパターニングを２度
行う必要はないため、作業の煩雑化を回避することがで
きる。
分に第２のレジストを残してエッチングを行いコンタク
トホール上部の径を拡げることにより、２度目のエッチ
ングによってコンタクトホール底面の径が拡大すること
を防止し、且つ上部は径を拡大させて、接続部分におい
て所要の径を保持したまま配線材料の被膜率を高めるこ
とが可能となる。しかもレジストのパターニングを２度
行う必要はないため、作業の煩雑化を回避することがで
きる。
【００１２】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は、本発明に係る半導体装置
の製造方法を示す説明図である。まず素子又は配線の接
続を必要とする基板１上に層間絶縁層２を形成する。こ
の層間絶縁層２は減圧ＣＶＤ装置にてＴＥＯＳ系ガスを
使用し、温度 400℃, 圧力10Torr, 出力 200Ｗの条件下
でＢＰＳＧ（Ｂoron Ｐhospho Ｓilicate Ｇlass）を
4000Å堆積して形成する。さらにこの上に有機物である
ポジレジストのＡＺ1350（シープレイ）を3000Åスピン
コートしてレジスト３とする（図１(a))。
き具体的に説明する。図１は、本発明に係る半導体装置
の製造方法を示す説明図である。まず素子又は配線の接
続を必要とする基板１上に層間絶縁層２を形成する。こ
の層間絶縁層２は減圧ＣＶＤ装置にてＴＥＯＳ系ガスを
使用し、温度 400℃, 圧力10Torr, 出力 200Ｗの条件下
でＢＰＳＧ（Ｂoron Ｐhospho Ｓilicate Ｇlass）を
4000Å堆積して形成する。さらにこの上に有機物である
ポジレジストのＡＺ1350（シープレイ）を3000Åスピン
コートしてレジスト３とする（図１(a))。
【００１３】次にフォトリソグラフィーによりレジスト
３に所要のパターニングを行い、開口部４を設ける。こ
の開口部４のホール径をａとする（図１(b))。そしてマ
グネトロンＲＩＥ（Ｒeactive Ｉon Ｅtching) 装置に
て、レジスト３をマスクとしＣＨＦ3 系のガスを使用し
て層間絶縁層２に異方性の強いエッチングを行う。この
エッチングにより基板１へ達する略垂直方向に開口され
たコンタクトホール５が形成されるが、このコンタクト
ホール５の底面の径ｂは、レジスト３のホール径ａとエ
ッチング時の変換差によってのみ決定され、容易にこの
ホール径ｂを調整することができる（図１(c))。
３に所要のパターニングを行い、開口部４を設ける。こ
の開口部４のホール径をａとする（図１(b))。そしてマ
グネトロンＲＩＥ（Ｒeactive Ｉon Ｅtching) 装置に
て、レジスト３をマスクとしＣＨＦ3 系のガスを使用し
て層間絶縁層２に異方性の強いエッチングを行う。この
エッチングにより基板１へ達する略垂直方向に開口され
たコンタクトホール５が形成されるが、このコンタクト
ホール５の底面の径ｂは、レジスト３のホール径ａとエ
ッチング時の変換差によってのみ決定され、容易にこの
ホール径ｂを調整することができる（図１(c))。
【００１４】その後ウエハ全面に再度ポジレジストのＡ
Ｚ1350（シープレイ）を3000Åスピンコートしてレジス
ト６とする。ここでレジスト６はコンタクトホール５の
底面まで充填することは容易である（図１(d))。そして
適正露光量（マスクに対して１：１でパターン形成が行
える露光量）の80％の露光量にて、フォーカスを基板１
の上方 0.3μm の位置に合わせて、このレジスト６に対
し全面露光を行って（図２(e))、現像を行うと露光量の
不足によってコンタクトホール５の底面にのみレジスト
６が残る。これをベーキングしてレジスト６を硬化させ
る（図２(f))。
Ｚ1350（シープレイ）を3000Åスピンコートしてレジス
ト６とする。ここでレジスト６はコンタクトホール５の
底面まで充填することは容易である（図１(d))。そして
適正露光量（マスクに対して１：１でパターン形成が行
える露光量）の80％の露光量にて、フォーカスを基板１
の上方 0.3μm の位置に合わせて、このレジスト６に対
し全面露光を行って（図２(e))、現像を行うと露光量の
不足によってコンタクトホール５の底面にのみレジスト
６が残る。これをベーキングしてレジスト６を硬化させ
る（図２(f))。
【００１５】そしてさらにＲＩＥ装置にて層間絶縁層２
に等方性が強いエッチングを行いコンタクトホール５上
部の径を拡げる（最上部の径ｃ）。このときレジスト６
の存在によってコンタクトホール５底面の径ｂは影響を
受けない（図２(g))。最後にレジスト３及びコンタクト
ホール５の底面に残されたレジスト６を除去すると、底
面の径がｂであり最上部の径がｃであるなだらかなテー
パを有する形状のコンタクトホール５が得られる（図２
(h))。
に等方性が強いエッチングを行いコンタクトホール５上
部の径を拡げる（最上部の径ｃ）。このときレジスト６
の存在によってコンタクトホール５底面の径ｂは影響を
受けない（図２(g))。最後にレジスト３及びコンタクト
ホール５の底面に残されたレジスト６を除去すると、底
面の径がｂであり最上部の径がｃであるなだらかなテー
パを有する形状のコンタクトホール５が得られる（図２
(h))。
【００１６】
【発明の効果】以上のように本発明に係る半導体装置の
製造方法は、コンタクトホールの底面部分に第２のレジ
ストを残してエッチングを行いコンタクトホール上部の
径を拡げることにより、所要の径を保持したまま配線材
料の被膜率を高めることが容易であるため、配線の接続
状態が良好となって素子特性が向上する等、本発明は優
れた効果を奏する。
製造方法は、コンタクトホールの底面部分に第２のレジ
ストを残してエッチングを行いコンタクトホール上部の
径を拡げることにより、所要の径を保持したまま配線材
料の被膜率を高めることが容易であるため、配線の接続
状態が良好となって素子特性が向上する等、本発明は優
れた効果を奏する。
【図１】本発明に係る半導体装置の製造方法を示す説明
図である。
図である。
【図２】本発明に係る半導体装置の製造方法を示す説明
図である。
図である。
【図３】従来の半導体装置の製造方法を示す説明図であ
る。
る。
１ 基板 ２ 層間絶縁層 ３，６ レジスト ４ 開口部 ５ コンタクトホール
Claims (1)
- 【請求項１】 層間絶縁層にコンタクトホールを形成す
る工程を有する半導体装置の製造方法において、前記層
間絶縁層上に第１のレジストを塗着しパターニングを行
う工程と、第１のレジストをマスクとして異方性が強い
エッチングにより前記層間絶縁層の所要部分を除去する
工程と、この除去部分に第２のレジストを充填する工程
と、適正露光量より少ない露光量にて第２のレジストを
露光する工程と、現像によりその下部の一部を残して第
２のレジストを除去する工程と、第１及び第２のレジス
トをマスクとして等方性が強いエッチングにより前記層
間絶縁層の上部を除去する工程と、第１及び第２のレジ
ストを除去する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626393A JPH06295878A (ja) | 1993-04-07 | 1993-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10626393A JPH06295878A (ja) | 1993-04-07 | 1993-04-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06295878A true JPH06295878A (ja) | 1994-10-21 |
Family
ID=14429216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10626393A Pending JPH06295878A (ja) | 1993-04-07 | 1993-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06295878A (ja) |
-
1993
- 1993-04-07 JP JP10626393A patent/JPH06295878A/ja active Pending
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