JPH0669357A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0669357A
JPH0669357A JP24589592A JP24589592A JPH0669357A JP H0669357 A JPH0669357 A JP H0669357A JP 24589592 A JP24589592 A JP 24589592A JP 24589592 A JP24589592 A JP 24589592A JP H0669357 A JPH0669357 A JP H0669357A
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JP
Japan
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photoresist
hole
insulating film
interlayer insulating
exposure
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JP24589592A
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Takamichi Fukui
孝道 福井
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Abstract

(57)【要約】 【目的】 層間絶縁膜に開孔するスルーホールの形状、
寸法の制御を容易に行い、かつ工期の短縮を可能にす
る。 【構成】 下層配線1上に設けた層間絶縁膜2上にフォ
トレジスト3を塗布する工程と、スルーホールの開孔箇
所において前記フォトレジスト3に焦点及び光量を調整
した第1の露光を行う工程と、同箇所に通常の条件で第
2の露光を行う工程と、そのフォトレジスト3を現像し
て第1及び第2の露光で露光された領域を除去する工程
と、このフォトレジスト3をマスクにして層間絶縁膜2
を異方性エッチングしてテーパー付きスルーホール4を
開孔する工程を含む。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に上層配線と下層配線を電気的に接続するため
のテーパー付きスルーホールの製造方法に関する。
【0002】
【従来の技術】従来の半導体装置では、上層配線と下層
配線を電気的に接続するために層間絶縁膜にテーパー付
きスルーホールを設けている。このようなテーパー付き
スルーホールの従来の製造方法の一例を図2に示す。ま
ず、図2(a)のように、下層配線1の上に層間絶縁膜
2を一回または2回のCVD法により8000Å程度デポジ
ションし、その後パターニングのためのフォトレジスト
3を塗布する。次いで、図2(b)のように、フォトリ
ソグラフィ技術により、スルーホール形成部のフォトレ
ジスト3を開孔する。
【0003】そして、図2(c)のように、このフォト
レジスト3をマスクにして層間絶縁膜2にウェットエッ
チング又は等方性のドライエッチングにより、すり鉢状
のテーパー部を形成する。ついで、図2(d)のよう
に、前記フォトレジスト3をそのままマスクに用いたド
ライエッチングにより、層間絶縁膜2にスルーホール部
の開孔を行う。その後、図示は省略するが、上層配線を
スパッタし、フォトリソグラフィ技術により上層配線の
パターニングを行う。
【0004】
【発明が解決しようとする課題】このような従来の半導
体装置の製造方法では、テーパー付きスルーホール形成
の際、ウェットエッチング(又は等方性のドライエッチ
ング)を用いるので、エッチングレートのばらつきにテ
ーパー部の形状,大きさが影響されやすく、これらの形
状、寸法を設計通りに制御することは困難であった。ま
た、ウェットエッチングとドライエッチングの2ステッ
プのエッチングなので、工期が長くなるという問題点が
あった。本発明の目的は、スルーホールの形状、寸法の
制御を容易に行い、かつ工期の短縮を可能にした半導体
装置の製造方法を提供することにある。
【0005】
【課題を解決するための手段】本発明は、下層配線上に
設けた層間絶縁膜上にフォトレジストを塗布する工程
と、スルーホールの開孔箇所において前記フォトレジス
トに焦点及び光量を調整した第1の露光を行う工程と、
同箇所に通常の条件で第2の露光を行う工程と、そのフ
ォトレジストを現像して前記第1及び第2の露光で露光
された領域を除去する工程と、このフォトレジストをマ
スクにして前記層間絶縁膜を異方性エッチングし、テー
パー付きスルーホールを開孔する工程を含んでいる。
【0006】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例を工程順に示す断面図であ
る。先ず、図1(a)のように下層配線1上に膜厚8000
Å程度の酸化膜の層間絶縁膜2をCVD法により成長さ
せ、その後フォトレジスト3を塗布する。次に、露光装
置によりフォトレジスト3を露光するが、第1の露光工
程として、通常の露光条件の時より焦点をずらし、或い
は光量を減らす等の技術を使うことにより、図1(b)
のようにフォトレジスト3に対してすり鉢状の領域に露
光を行う、その後、スルーホールの設計値に応じた通常
条件の第2の露光工程を行う。しかる上で、フォトレジ
スト3を現像処理すると、図1(c)のように、表面側
では第1の露光工程によって浅いすり鉢状の部分が除去
され、また全厚さにわたっては第2の露光工程によって
スルーホールの設計値通りの部分が除去されたテーパー
付き開孔窓3aが開設される。
【0007】そして、このフォトレジスト3をマスクに
して、異方性のドライエッチングのエッチング形状がフ
ォトレジスト形状に依存し、エッチングレート比を1:
1にして層間絶縁膜2をエッチングすることにより、図
1(d)のように、フォトレジスト形状と同等に、表面
側にすり鉢部4aが開孔され、全厚さにわたって等径部
4bが開孔されたテーパー付きスルーホール4が形成さ
れる。その後、図示を省略するが、このスルーホール4
を含む領域に上層配線をスパッタ形成し、フォトリソグ
ラフィ技術によりパターニングを行う。このように、フ
ォトレジスト3の形状を露光,現像工程において制御す
ることにより、テーパー付きスルーホールを1回のドラ
イエッチングで形成することが可能となる。
【0008】なお、図1(c)のフォトレジスト3の現
像工程の後に、 140℃程度の高温でフォトレジスト3を
焼きしめる工程を追加することにより、テーパー部やス
ルーホール部の側面をより滑らかにすることができる。
【0009】
【発明の効果】以上説明したように本発明は、フォトレ
ジストに対して第1及び第2の露光を行なうことで、表
面側にすり鉢状で全厚さにわたって等径の開孔を形成
し、このフォトレジストをマスクにして層間絶縁膜を異
方性エッチングしているので、テーパー付きスルーホー
ルを精度よく制御することができる。また、1回のエッ
チングでテーパー付きスルーホールを形成でき、工期の
短縮を図ることができる効果がある。
【図面の簡単な説明】
【図1】本発明の製造方法を工程順に示す断面図であ
る。
【図2】従来の製造方法を工程順に示す断面図である。
【符号の説明】
1 下層配線 2 層間絶縁膜 3 フォトレジスト 4 テーパー付きスルーホール 4a すり鉢部 4b 等径部

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 下層配線と上層配線とを層間絶縁膜に開
    孔したスルーホールを通して相互に電気接続する多層配
    線構造を有する半導体装置において、前記層間絶縁膜を
    形成した後にこの上にフォトレジストを塗布する工程
    と、スルーホールの開孔箇所において前記フォトレジス
    トに焦点及び光量を調整した第1の露光を行う工程と、
    同箇所に通常の条件で第2の露光を行う工程と、そのフ
    ォトレジストを現像して前記第1及び第2の露光で露光
    された領域を除去する工程と、このフォトレジストをマ
    スクにして前記層間絶縁膜を異方性エッチングし、テー
    パー付きスルーホールを開孔する工程を含むことを特徴
    とする半導体装置の製造方法
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007514201A (ja) * 2003-12-12 2007-05-31 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. フォトレジスト層の表面にくぼみを形成する方法
JP2012250388A (ja) * 2011-06-01 2012-12-20 Canon Inc 液体吐出ヘッドおよびその製造方法
CN113140448A (zh) * 2020-01-16 2021-07-20 芯恩(青岛)集成电路有限公司 一种半导体结构及其制作方法
KR20240063201A (ko) * 2013-03-15 2024-05-09 얀마 파워 테크놀로지 가부시키가이샤 작업 차량의 엔진 장치

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CN113140448B (zh) * 2020-01-16 2022-10-28 芯恩(青岛)集成电路有限公司 一种半导体结构及其制作方法

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