JPH06302596A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06302596A JPH06302596A JP8495493A JP8495493A JPH06302596A JP H06302596 A JPH06302596 A JP H06302596A JP 8495493 A JP8495493 A JP 8495493A JP 8495493 A JP8495493 A JP 8495493A JP H06302596 A JPH06302596 A JP H06302596A
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 テーパー状ヴィアホールを形成することで、
金属配線層のヴィアホール内部での厚さを確保し、金属
配線の信頼性を向上させる。 【構成】 ヴィアホール開口後、アモルファスシリコン
層６を形成し、この上の第１のＴＥＯＳ膜７を形成した
後、アモルファスシリコン層６をストッパー層として、
第２のＴＥＯＳ膜７をドライエッチングで除去すると同
時に、ヴィアホール内壁に第２のＴＥＯＳ膜の一部７’
をスペーサとして残す。アモルファスシリコン層６をド
ライエッチングで除去して第１の金属配線層３を露出し
て、テーパー状ヴィアホールを形成する。
金属配線層のヴィアホール内部での厚さを確保し、金属
配線の信頼性を向上させる。 【構成】 ヴィアホール開口後、アモルファスシリコン
層６を形成し、この上の第１のＴＥＯＳ膜７を形成した
後、アモルファスシリコン層６をストッパー層として、
第２のＴＥＯＳ膜７をドライエッチングで除去すると同
時に、ヴィアホール内壁に第２のＴＥＯＳ膜の一部７’
をスペーサとして残す。アモルファスシリコン層６をド
ライエッチングで除去して第１の金属配線層３を露出し
て、テーパー状ヴィアホールを形成する。
Description
【０００１】
【産業上の利用分野】半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、図２（ａ）に示すように、ヴィア
ホール（ＶＩＡ−ｈｏｌｅ）形成用フォトレジストパタ
ーン１５をマスクとしてウェットエッチング法などによ
り、ＴＥＯＳ膜１５の厚さの一部を等方的にエッチング
した後、ＲＩＥ（リアクティブイオンエッチング）法な
どで、ＴＥＯＳ膜１４の残りをエッチングし、第１の金
属配線層１３上にヴィアホールを形成し、図２（ｂ）に
示すように、ヴィアホール形成用フォトレジストパター
ン１５を除去した後、図２（ｃ）に示すように、第２の
金属配線層１６を形成した。
ホール（ＶＩＡ−ｈｏｌｅ）形成用フォトレジストパタ
ーン１５をマスクとしてウェットエッチング法などによ
り、ＴＥＯＳ膜１５の厚さの一部を等方的にエッチング
した後、ＲＩＥ（リアクティブイオンエッチング）法な
どで、ＴＥＯＳ膜１４の残りをエッチングし、第１の金
属配線層１３上にヴィアホールを形成し、図２（ｂ）に
示すように、ヴィアホール形成用フォトレジストパター
ン１５を除去した後、図２（ｃ）に示すように、第２の
金属配線層１６を形成した。
【０００３】
【発明が解決しようとする課題】ヴィアホール内部では
金属配線層１６の厚さが他の箇所に比べ著しく薄くな
り、断線する場合もあった。またヴィアホール内部にお
ける金属配線層の厚さの減少はヴィアホール径が小さい
ほど顕著となるため、直径１μｍ以下の微細なヴィアホ
ールを形成するうえでの重大な課題となっている。
金属配線層１６の厚さが他の箇所に比べ著しく薄くな
り、断線する場合もあった。またヴィアホール内部にお
ける金属配線層の厚さの減少はヴィアホール径が小さい
ほど顕著となるため、直径１μｍ以下の微細なヴィアホ
ールを形成するうえでの重大な課題となっている。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、この発明はヴィアホール形成において、ヴィアホー
ル内壁にＴＥＯＳ膜をスペーサ状に残すことにより、ヴ
ィアホール断面形状をテーパー状に形成した。
に、この発明はヴィアホール形成において、ヴィアホー
ル内壁にＴＥＯＳ膜をスペーサ状に残すことにより、ヴ
ィアホール断面形状をテーパー状に形成した。
【０００５】
【作用】ヴィアホールをテーパー状に形成することによ
り、金属配線層の厚さが特にヴィアホール底部に近いと
ころで急激に減少することを防止できる。
り、金属配線層の厚さが特にヴィアホール底部に近いと
ころで急激に減少することを防止できる。
【０００６】
【実施例】以下に、この発明の実施例を図１（ａ）〜
（ｅ）を参照して説明する。図１（ａ）に示すように、
半導体基板１の表面に半導体素子を形成する工程を経た
後、下層にＮＳＧ膜１０００Å、上層にＢＰＳＧ膜５０
００ÅからなるＢＰＳＧ／ＮＳＧ膜２を形成し、通常の
方法によりコンタクトホールを形成した後、第１の金属
配線層３を形成する。第１の金属配線層３は、バリアメ
タルとしてチタニウムや窒化チタニウムからなる多層金
属配線層から構成されてもよい。また、第１の金属配線
層３表面には、後のフォトリソグラフィー工程に用いら
れる反射防止膜として、窒化チタニウムまたはアモルフ
ァスシリコン層を形成しても良い。第１の金属配線層３
上に第１のＴＥＯＳ膜を形成し、エッチバックなどの平
坦化法により、第１の金属配線層３などの段差を平坦化
する。この平坦化法において、第１のＴＥＯＳ膜４は、
複数のＴＥＯＳ膜からなる多層膜となってもよい。ただ
し、第１のＴＥＯＳ膜４の厚みは第１の金属配線層３上
において、０．５μｍ以上とする。
（ｅ）を参照して説明する。図１（ａ）に示すように、
半導体基板１の表面に半導体素子を形成する工程を経た
後、下層にＮＳＧ膜１０００Å、上層にＢＰＳＧ膜５０
００ÅからなるＢＰＳＧ／ＮＳＧ膜２を形成し、通常の
方法によりコンタクトホールを形成した後、第１の金属
配線層３を形成する。第１の金属配線層３は、バリアメ
タルとしてチタニウムや窒化チタニウムからなる多層金
属配線層から構成されてもよい。また、第１の金属配線
層３表面には、後のフォトリソグラフィー工程に用いら
れる反射防止膜として、窒化チタニウムまたはアモルフ
ァスシリコン層を形成しても良い。第１の金属配線層３
上に第１のＴＥＯＳ膜を形成し、エッチバックなどの平
坦化法により、第１の金属配線層３などの段差を平坦化
する。この平坦化法において、第１のＴＥＯＳ膜４は、
複数のＴＥＯＳ膜からなる多層膜となってもよい。ただ
し、第１のＴＥＯＳ膜４の厚みは第１の金属配線層３上
において、０．５μｍ以上とする。
【０００７】次に、第１のＴＥＯＳ膜４上にヴィアホー
ル形成用フォトレジストパターン５を形成する。ウェッ
トエッチング法などにより、例えば、フッ化アンモニウ
ムとフッ酸の混合液中で第１のＴＥＯＳ膜を厚さ方向で
約３０００Å等方的にエッチングする。なお、ここでは
ウェットエッチング法に限らずＴＥＯＳ膜を等方的にエ
ッチングできればドライエッチング法を用いてもよい。
このように、等方性エッチングを行うことで、ヴィアホ
ール上方のＴＥＯＳがサイドエッチングされ、ヴィアホ
ール開口を大きくなることにより、ヴィアホール内部に
おける第２の金属配線層８のステップカバレッヂを向上
させることができる。続いて、同じヴィアホール形成用
フォトレジストパターンを用いて、異方性ドライエッチ
ング法により、第１の金属配線層３上にヴィアホールを
開口する。
ル形成用フォトレジストパターン５を形成する。ウェッ
トエッチング法などにより、例えば、フッ化アンモニウ
ムとフッ酸の混合液中で第１のＴＥＯＳ膜を厚さ方向で
約３０００Å等方的にエッチングする。なお、ここでは
ウェットエッチング法に限らずＴＥＯＳ膜を等方的にエ
ッチングできればドライエッチング法を用いてもよい。
このように、等方性エッチングを行うことで、ヴィアホ
ール上方のＴＥＯＳがサイドエッチングされ、ヴィアホ
ール開口を大きくなることにより、ヴィアホール内部に
おける第２の金属配線層８のステップカバレッヂを向上
させることができる。続いて、同じヴィアホール形成用
フォトレジストパターンを用いて、異方性ドライエッチ
ング法により、第１の金属配線層３上にヴィアホールを
開口する。
【０００８】図１（ｂ）に示すように、ヴィアホール形
成用フォトレジストパターン５を除去した後、厚さ３０
０〜５００Åのアモルファスシリコン層６をスパッタリ
ング法などを使用して形成する。さらにアモルファスシ
リコン層６上に厚さ２０００〜３０００Åの第２のＴＥ
ＯＳ膜７を形成する。
成用フォトレジストパターン５を除去した後、厚さ３０
０〜５００Åのアモルファスシリコン層６をスパッタリ
ング法などを使用して形成する。さらにアモルファスシ
リコン層６上に厚さ２０００〜３０００Åの第２のＴＥ
ＯＳ膜７を形成する。
【０００９】図１（ｃ）に示すように、アモルファスシ
リコン層６をストッパー層として第２のＴＥＯＳ膜７を
異方性ドライエッチング法によりエッチングし、ヴィア
ホール内壁に第２のＴＥＯＳ膜の一部７’をスペーサ状
に残し、ヴィアホール以外の表面の第２のＴＥＯＳ膜７
はエッチング除去する。このときのＴＥＯＳ膜のドライ
エッチングでは、ストッパー層として用いるアモルファ
スシリコンとＴＥＯＳ膜のエッチングレートの比（選択
比）はＴＥＯＳ／アモルファスシリコンで１５以上とす
る。
リコン層６をストッパー層として第２のＴＥＯＳ膜７を
異方性ドライエッチング法によりエッチングし、ヴィア
ホール内壁に第２のＴＥＯＳ膜の一部７’をスペーサ状
に残し、ヴィアホール以外の表面の第２のＴＥＯＳ膜７
はエッチング除去する。このときのＴＥＯＳ膜のドライ
エッチングでは、ストッパー層として用いるアモルファ
スシリコンとＴＥＯＳ膜のエッチングレートの比（選択
比）はＴＥＯＳ／アモルファスシリコンで１５以上とす
る。
【００１０】図１（ｄ）に示すように、アモルファスシ
リコン層６をドライエッチング法により除去する。図１
（ｅ）に示すように、第１のＴＥＯＳ膜４上およびヴィ
アホール内部に、第２の金属配線層８をスパッタリング
法などにより形成する。この後、フォトリソグラフィー
およびエッチング法により第２の金属配線層８のパター
ニングを行う。
リコン層６をドライエッチング法により除去する。図１
（ｅ）に示すように、第１のＴＥＯＳ膜４上およびヴィ
アホール内部に、第２の金属配線層８をスパッタリング
法などにより形成する。この後、フォトリソグラフィー
およびエッチング法により第２の金属配線層８のパター
ニングを行う。
【００１１】
【発明の効果】この発明は、以上説明したように、ヴィ
アホール内壁に絶縁膜をスペーサ状に残すことにより、
金属配線層の厚さがヴィアホール内部で急激に減少する
のを防止するので、特に直径１μｍ以下の微細なヴィア
ホールを本発明による方法で形成すれば、ヴィアホール
内部の金属配線層形成における段切れやマィグレーショ
ンによる断線を防止できるので、半導体装置の製造歩留
りや配線層にかかわる信頼性を向上させる効果がある。
アホール内壁に絶縁膜をスペーサ状に残すことにより、
金属配線層の厚さがヴィアホール内部で急激に減少する
のを防止するので、特に直径１μｍ以下の微細なヴィア
ホールを本発明による方法で形成すれば、ヴィアホール
内部の金属配線層形成における段切れやマィグレーショ
ンによる断線を防止できるので、半導体装置の製造歩留
りや配線層にかかわる信頼性を向上させる効果がある。
【図１】（ａ）〜（ｅ）は、本発明のヴィアホールの製
造方法を示す工程順断面図である。
造方法を示す工程順断面図である。
【図２】（ａ）〜（ｃ）は、従来のヴィアホール製造方
法を示す工程順断面図である。
法を示す工程順断面図である。
１ 半導体基板 ２ ＢＰＳＧ／ＮＳＧ膜 ３ 第１の金属配線層 ４ 第１のＴＥＯＳ膜 ５ ヴィアホール形成用フォトレジストパターン ６ アモルファスシリコン層 ７ 第２のＴＥＯＳ膜 ７’第２のＴＥＯＳ膜の一部 ８ 第２の金属配線層
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に第１の金属配線層を形成
する工程と、前記第１の金属配線層上に第２の絶縁層を
形成する工程と、前記第２の絶縁層を平坦化する工程
と、平坦化を行った前記第２の絶縁層上にヴィアホール
形成用フォトレジストパターンを形成する工程と、ヴィ
アホール形成部の第２の絶縁層の一部をウェットエッチ
ング法により等方的にエッチングする工程と、ヴィアホ
ール形成部の第２の絶縁層の残りをドライエッチング法
により異方性エッチングする工程と、前記ヴィアホール
形成用フォトレジストパターンを除去した後、前記第２
の絶縁層上とヴィアホール形成時、露出した前記第１の
金属配線層の表面を含むヴィアホール内部にアモルファ
スシリコン層を形成する工程と、前記アモルファスシリ
コン層上に第３の絶縁層を形成する工程と、前記アモル
ファスシリコン層をストッパー層として、ドライエッチ
ング法により前記第３の絶縁層をエッチング除去し、か
つヴィアホール内側壁に前記第３の絶縁層の一部をスペ
ーサ状に残す工程と、露出したアモルファスシリコンを
ドライエッチング法により除去する工程と、第２の金属
配線層を形成する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8495493A JPH06302596A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8495493A JPH06302596A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302596A true JPH06302596A (ja) | 1994-10-28 |
Family
ID=13845034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8495493A Pending JPH06302596A (ja) | 1993-04-12 | 1993-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302596A (ja) |
-
1993
- 1993-04-12 JP JP8495493A patent/JPH06302596A/ja active Pending
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