JPH06302814A - Ｉｃ製造のためのオキシナイトライド誘電体プロセス - Google Patents

Ｉｃ製造のためのオキシナイトライド誘電体プロセス

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JPH06302814A
JPH06302814A JP6052372A JP5237294A JPH06302814A JP H06302814 A JPH06302814 A JP H06302814A JP 6052372 A JP6052372 A JP 6052372A JP 5237294 A JP5237294 A JP 5237294A JP H06302814 A JPH06302814 A JP H06302814A
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silicon
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oxynitride
gate electrode
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オック キム ヤング
Lalita Manchanda
マンチャンダ ラリタ
Gary R Weber
ロバート ウィーバー ガリー
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Abstract

(57)【要約】 【目的】 本発明はＭＯＳ集積回路の作成方法を提供す
る。 【構成】 ＭＯＳデバイス用ゲート誘電体の作製方法
は、最初にシリコン・オキシナイトライド層を形成する
工程、次にオキシナイトライド層の下に二酸化シリコン
層を形成する工程を含む。オキシナイトライド層は、シ
リコン基板の酸化領域への酸素の拡散を制御する薄膜の
役割をする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＯＳ集積回路の作製方
法に係る。より具体的には、本発明はシリコンのオキシ
ナイトライドを含むゲート誘電体層の形成方法に係る。
【０００２】
【技術的背景】要素デバイスが０．２５μｍ又はそれよ
り更に小さいゲート寸法を有するＭＯＳ集積回路は関心
がもたれている。そのように小さな寸法を有するデバイ
スでは、ゲート寸法が１μｍ又はそれ以上である時は重
大な関心をもたないある種の問題が生じる。たとえば、
これらの小さなデバイスに適用されるスケーリング則
は、典型的な場合、二酸化シリコンの３０Å−７０Åと
等価な、非常に薄いゲート酸化物層を要求する。熱的に
成長させた二酸化シリコンから成る従来のゲート酸化物
層は、それらがこの薄さに作られた時、いくつかの点で
不適切である。
【０００３】たとえば、そのように薄い酸化物層は、高
密度のピンホールを生じる傾向がある。その結果、ｐ+
−ドープポリシリコンゲート電極からのホウ素は、容易
に薄い酸化物層を通りぬけ、その後の高温プロセス中、
下のチャネルを汚染する可能性がある。
【０００４】これらの薄い二酸化シリコン層の作製に
も、困難が生じる。すなわち、これらの層は従来、９０
０℃より高温、典型的な場合１０００℃又はそれ以上で
成長させる。これらの層の厚さを制御できる度合は、成
長速度に依存する。一般に、これらの温度における酸化
は、非常に速いため、得られる層が一様な厚さを確実に
持つようにすることは、困難である。もちろん、酸化速
度は、温度をたとえば９００℃又はそれ以下まで下るこ
とにより、低下させることはできる。しかし、得られる
薄膜は大きな圧縮応力をもつ傾向があり、それは半導体
界面に電荷を蓄積させ、漏れ電流を増大させる。
【０００５】シリコン・オキシナイトライド薄膜は二酸
化シリコン薄膜より、ホウ素原子の拡散を許容しないこ
とが知られている。事実、シリコン・オキシナイトライ
ド薄膜はゲート誘電体として、用いられてきた。しか
し、得られるデバイスチャネル中の低キャリヤ移動度で
明らかなように、これらの薄膜と下の半導体との間の界
面は、一般に質が劣る。更に、これらの薄膜は、一般に
比較的高反応温度で作らなければならず、上述のよう
に、膜厚の制御が悪くなる。
【０００６】これらの問題の少くともいくつかを解くた
めに、何人かの研究者は、シリコン・オキシナイトライ
ドと同様、二酸化シリコンの層を含む合成誘電体薄膜を
使用することを、提案してきた。これらの合成薄膜は、
二酸化シリコンの薄い層を熱的に成長させ、次に化学気
相堆積（ＣＶＤ）により、シリコン・オキシナイトライ
ド又はシリコン窒化物の層を形成することによって作製
された。しかし、これらの方式は二酸化シリコン薄膜の
厚さを制御する上での問題を、解決しない。更に、それ
らは半導体−誘電体界面に、比較的高い固定電荷を生
じ、それらは低品質の界面を生じる可能性がある。
【０００７】１９８６年１１月４日、ティー・イトー
（Ｔ．Ｉｔｏ）らに承認された米国特許第４，６２１，
２７７号は、三段階で作られるシリコン窒化物又はオキ
シナイトライドゲート誘電体について、述べている。第
１に、シリコン表面は直接熱窒化を行う。次に、得られ
た窒化物薄膜は、少くとも部分的に酸化される。この酸
化工程中、更に薄膜の成長が起る。最後の段階で、酸化
された薄膜は直接熱窒化される。この工程中、窒素原子
が酸化薄膜中に浸透することにより、シリコン表面の窒
化が更に進む。
【０００８】イトーのプロセスは、報告のとうり、高品
質の誘電体を生じるが、それは窒化物又はオキシナイト
ライド領域を生じ、半導体界面には二酸化シリコン領域
を生じない。更に、この方法により、半導体−誘電体界
面の移動度が、減少する可能性がある。
【０００９】従って、これまで高品質及び膜厚の厳しい
制限を維持したまま、二酸化シリコンの望ましい界面特
性とシリコン・オキシナイトライドの利点を組み合せる
ことには、成功していない。
【００１０】
【本発明の要約】二酸化シリコンを含む層が下にあるシ
リコン・オキシナイトライドの層を含むゲート誘電体層
の形成方法を、開発した。これらの二重層は良好な完全
性をもち、下の基板とともに、良質な界面を形成する。
オキシナイトライド成分層は酸化物成長の領域への酸素
の拡散を妨げるから、成分の二酸化シリコン層は、比較
的高温においてすら、比較的ゆっくり成長できる。その
結果、均一な厚さを有するこの層を、成長させることが
可能である。オキシナイトライド層はまた、たとえば上
のポリシリコンゲート電極からのホウ素の拡散も防止す
る効果がある。
【００１１】従って、本発明は広義には、シリコン基板
上に少くとも１個のＭＯＳデバイスを作製する方法であ
る。この方法は、基板の表面に隣接したゲート誘電体層
を形成する工程及び誘電体層上にゲート電極層を堆積さ
せる工程を含む。従来技術の方法とは異なり、誘電体層
は最初にシリコン・オキシナイトライドの層を形成し、
次に、二酸化シリコンを含む層が下のオキシナイトライ
ド層に隣接し、下になるように、基板の表面層を酸化す
ることにより形成される二重層である。
【００１２】
【詳細な説明】図１を参照しながら、たとえばＣＭＯＳ
集積回路作製のプロセスの例を、述べる。第１に、主表
面に隣接したｎ形壁２０のパターンを有するｐ形〔１０
０〕シリコンウエハ１０が、用意される。（これらの特
性は例を示すもので、制限するものではない。たとえ
ば、本発明はｎ形ウエハ及び〔１１１〕ウエハで、容易
に実施できる。）フィールド酸化物層３０は従来どうり
表面上に堆積させ、トランジスタを形成すべき所に、１
ないし複数の窓４０を規定するためのパターンが形成さ
れる。各窓の中に、以下で詳細に述べる方法に従って、
二重ゲート誘電体５０が形成される。次に、ポリシリコ
ン層６０を従来どうり堆積させ、ゲート接触を形成し、
同時にソース及びドレイン領域６５を形成するために、
パターン形成する。次に、ゲート接触及びソース、ドレ
イン領域が、従来の方法により、ドープされる。そのよ
うな方法の１つに従い、酸化物側壁がゲート領域に隣接
して形成され、シリサイド層がソース、ドレイン及びポ
リシリコン・ゲート表面に形成され、シリサイド層は
（たとえばホウ素又はリンの）イオン注入によりドープ
され、ソース及びドレイン領域６５は適切なシリサイド
層からの、ドーパントの熱拡散により、活性化される。
【００１３】本発明の方法は約０．１−０．２５μｍの
範囲のゲート寸法を有するトランジスタ（又はＭＯＳ容
量のような他のＭＯＳデバイス）を作製するのに、特に
有用である。この種のデバイスの場合、シリコン・オキ
シナイトライド層７０の厚さは、約３０Å−７０Åの範
囲が望ましく（用途によっては、１００Å又はそれ以上
の厚さも許容しうる）、二酸化シリコンゲート層８０の
厚さは、約５Å−１５Åの範囲が望ましい（用途によっ
ては、約３０Åもの厚さも許容しうる）。
【００１４】シリコン・オキシナイトライドの組成は、
形成される条件に依存して、変化しうることが、よく知
られている。本発明の方法により作製されるＭＯＳデバ
イスの場合、オキシナイトライド層の形成直後の窒素の
原子濃度〔Ｎ〕と酸素の原子濃度〔Ｏ〕が、Ｎ／Ｏで表
わされる比が、少くとも約０．１で約０．４を越えない
ことが望ましい。約０．２の比が現在好ましい。なぜな
ら、それによって、酸素の拡散が最もよく制御されるか
らである。シリコン・オキシナイトライド層は、適当な
気体の化学形をとった窒素及び酸素と、少くとも１種類
のシリコンの気体化合物を含んだ雰囲気から、化学気相
堆積により、容易に成長される。そのような雰囲気の例
には、アンモニア、亜酸化窒素及び気体シリコン化合物
が含まれる。
【００１５】別のプロセスにおいて、オキシナイトライ
ド層はシリコン基板の表面層を、適当な雰囲気と、“そ
の場”で反応させることによって、形成される。そのよ
うな雰囲気の例には、亜酸化窒素又は酸化窒素が含まれ
る。
【００１６】この点に関して、Ｎ／Ｏは酸化工程中、一
般に減少し、それによって二酸化シリコン層が形成され
やすいことを、認識すべきである。典型的な場合、Ｎ／
Ｏは約１０％ないし約４−５％変化する。
【００１７】現在好ましいプロセスに従うと、オキシナ
イトライド層はジクロロシラン（SiH2Cl2)、アンモニア
及び亜酸化窒素（N2O)を含む雰囲気から、ＣＶＤにより
堆積させる。適切なＣＶＤ技術については、１９７１年
１月２６日にエム・ジェイ・ランド（Ｍ．Ｊ．Ｒａｎ
ｄ）に承認された米国特許第３，５５８，３４８号及び
１９７３年１０月１６日にエム・ジェイ・ランド（Ｍ．
Ｊ．Ｒａｎｄ）に承認された米国特許第３，７６５，９
３５号に、一般的に述べられている。この技術に従う
と、反応気体は適当なキャリヤガス中で希釈され、ＣＶ
Ｄ反応容器を通して流す。薄膜の組成は、反応温度及び
反応容器中の各反応気体の相対濃度を制御することによ
って、制御される。具体的には、Ｎ／Ｏの値はアンモニ
アと亜酸化窒素濃度の比によって、決る。
【００１８】たとえば、シリコン・オキシナイトライド
薄膜を、標準的なホットウォール水平ＬＰＣＶＤ反応容
器中で、毎分約１Åの速度で、堆積させた。堆積は、８
００℃の温度、約１３Paの圧力で行った。反応ガスの流
量は、アンモニア３ＳＣＣＭ，ジクロロシラン３６ＳＣ
ＣＭ及び亜酸化窒素６５ＳＣＣＭであった。
【００１９】オキシナイトライド層が形成された後、二
酸化シリコン層を成長させる。これは基板を、十分高温
で、酸化雰囲気に露出することにより行う。酸化雰囲気
の例としては、酸素又は亜酸化窒素(N2O) が含まれる。
得られる酸化物層中の圧縮応力を避けるために、少くと
も約９００℃の温度が望ましく、少くとも約９５０℃の
温度が、現在は望ましい。
【００２０】二酸化シリコン層は、急速熱酸化及び炉酸
化を含むいくつかの異なる方法により、成長できる。こ
の工程はオキシナイトライド形成に用いたのと同じ反応
容器中又は異なる反応容器中で行える。基板の取り扱い
を最小にするため、少くともいくつかの場合には、同じ
反応容器を用いることが有利である可能性がある。例と
して、純粋な酸化雰囲気中の急速熱酸化により、オキシ
ナイトライド層を形成した。
【００２１】オキシナイトライド層は、露出されたある
いはオキシナイトライド層と同程度の二酸化シリコン層
で被覆されたシリコン基板に対し、本質的に酸化速度を
減少させる。このことは、図２に示されており、それは
５０Åのシリコン・オキシナイトライド上部層（Ｎ／Ｏ
＝０．２）及び５２Åの二酸化シリコン上部層を通した
９５０℃における酸化の２つの場合について、酸化膜厚
と酸化時間の関係を示す。
【００２２】
【実施例１】アルミニウム又はｎ+ ドープポリシリコン
ゲートを有するＭＯＳキャパシタを作製した。比較のた
め、単一のシリコン・オキシナイトライド誘電体層及び
上述のような同程度の厚さの二重層誘電体を有する他の
容量を作製した。両方の場合に、オキシナイトライド層
はＮ／Ｏを０．２にして、９５０℃で成長させた。高分
解透過電子顕微により、界面の質は二重層誘電体の場合
より、優れていることが示された。単一層容量の場合の
固定電荷密度は３×１０11cm-2で、二重層容量の場合、
５×１０10cm-2ないし８×１０10cm-2の範囲であった。
このことは、単一層はシリコンとの界面で引張り応力を
有し、一方二重層は界面において、圧縮応力を有するこ
とを示唆している。単一の６０Å二酸化シリコン誘電体
層を有するＭＯＳ容量は、１．５×１０11cm-2の固定電
荷密度を有し、圧縮応力であることを示唆している。
【００２３】図３は４×１０-4cm-2の表面積を有する４
６Åの単一層誘電体と６３Åの二重層誘電体の漏れ電流
特性を示す。漏れ電流は、各印加電圧において、二重層
の方が小さいことは、明らかである。具体的には、３Ｍ
Ｖ／cmの印加電界において、単一層の場合の漏れ電流は
２×１０-8Ａcm-2であるが、二重層の場合は、５×１０
-10 Ａcm-2のみである。従って、この印加電界におい
て、１ｎＡ／cm2 以下の漏れ電流が、二重層を用いると
容易に得られることが、明らかである。同じ印加電界に
おいて、二酸化シリコンの単一６０Å誘電体層は、５×
１０-10 Ａcm-2の漏れ電流を示し、二重層とおおよそ同
じであった。
【００２４】
【実施例２】ｐ+ ドープポリシリコンゲートを有するＰ
ＭＯＳトランジスタを作製した。一つのグループのトラ
ンジスタは、上述のように、６３Åの二重層ゲート誘電
体を有した。他方のグループは、６０Åの二酸化シリコ
ン誘電体を有した。ポリシリコンゲート中のホウ素がゲ
ート誘電体層を通して拡散し、閾値電圧が増すか否かを
決るため、二重層トランジスタに熱サイクルを加えた。
１つのグループのトランジスタは８００℃に６０分保っ
た。第２のグループは８００℃に６０分間、次に８５０
℃に６０分間保った。２つのグループの間に、閾値電圧
の違いは、観測されなかった。このことは、ゲート誘電
体層を貫き、基板中へのホウ素の明らかな浸透はないこ
とを、暗示している。
【図面の簡単な説明】
【図１】本発明の一実施例に従って作製されるＣＭＯＳ
集積回路の２個のトランジスタの概略断面図である。
【図２】２つの場合について、酸化時間に対して、酸化
物の厚さを示したグラフで、１つの場合は本発明に従う
シリコン・オキシナイトライドの上部層を通した酸化
で、他方は二酸化シリコンの比較的厚い上部層を通した
酸化である図である。
【図３】２つの場合について、電圧に対して、ゲート誘
電体中の漏れ電流を示したグラフで、１つは本発明に従
う二重層誘電体で、他方は同程度の厚さの単一層オキシ
ナイトライド誘電体である図である。
【符号の説明】
１０ シリコンウエハ ２０ 壁 ３０ フィールド酸化物層 ４０ 窓 ５０ 二重ゲート誘電体 ６０ ポリシリコン層 ６５ ソース及びドレイン領域 ７０ シリコン・オキシナイトライド層 ８０ 二酸化シリコンゲート層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤング オック キム アメリカ合衆国 07746 ニュージャーシ ィ，マールボロー，タンジェリン ドライ ヴ 102 (72)発明者 ラリタ マンチャンダ アメリカ合衆国 07747 ニュージャーシ ィ，アバーデーン，ウィンダム プレイ ス，エデンバーグ コート 176 (72)発明者 ガリー ロバート ウィーバー アメリカ合衆国 08889 ニュージャーシ ィ，ホワイトハウス ステーション，スプ リングタウン ロード 26

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ａ）主表面に隣接して、誘電体層を形成
    する工程； ｂ）誘電体層上にゲート電極層を堆積させる工程を含む
    主表面を有するシリコン基板上への少くとも１個のＭＯ
    Ｓデバイスの作製方法において、 ｃ）シリコン・オキシナイトライド層の形成及び ｄ）（ｃ）の後、酸素を含む化学種が、オキシナイトラ
    イド層を貫いて、基板の表面まで移動し、そこで反応
    し、シリコン・オキシナイトライド層に隣接して、その
    下に層を生じ、前記下部層は二酸化シリコンを含む方
    法。
  2. 【請求項２】 （ｃ）はシリコンの気体化合物及び窒素
    及び酸素の少くとも１つの気体化合物を含む雰囲気か
    ら、化学気相堆積により行う請求項１記載の方法。
  3. 【請求項３】 雰囲気はアンモニア（ＮＨ3 ）、亜酸化
    窒素（Ｎ2 Ｏ）及びジクロロシラン（ＳｉＨ2 Ｃｌ2 ）
    を含む請求項２記載の方法。
  4. 【請求項４】 （ｃ）は亜酸化窒素（Ｎ2 Ｏ）又は酸化
    窒素（ＮＯ）を含む雰囲気中で、基板の表面層を反応さ
    せることにより行う請求項１記載の方法。
  5. 【請求項５】 （ｄ）は少くとも約９００℃の温度にお
    いて行われる請求項１記載の方法。
  6. 【請求項６】 得られる二酸化シリコン含有量が、少く
    とも約５Åの厚さをもつが、約３０Åを越えないよう
    に、（ｄ）は行われる請求項１記載の方法。
  7. 【請求項７】 （ｃ）は少くとも約３０Åの厚さを有す
    るが、約７０Åの厚さを越えないオキシナイトライド層
    を形成することを含む請求項１記載の方法。
  8. 【請求項８】 （ｃ）は得られるオキシナイトライド層
    の酸素原子濃度に対する窒素原子濃度の平均比率が、少
    くとも約１０％で、約４０％を越えないように、行われ
    る請求項１記載の方法。
  9. 【請求項９】 平均比率は約２０％である請求項８記載
    の方法。
  10. 【請求項１０】 （ｃ）及び（ｄ）は得られる誘電体層
    が、３ＭＶ／cmの印加電界において、１ｎＡ／cm2 より
    小さい漏れ電流を有するように行われる請求項１記載の
    方法。
  11. 【請求項１１】 ｅ）主表面のソース及びドレイン部分
    が規定されるように、少くともゲート電極層をパターン
    形成し、ソース及びドレイン領域はゲート電極層に隣接
    するが、ゲート電極層は上に重ならない工程； ｆ）ゲート電極層中及び主表面のソース及びドレイン部
    分に隣接した基板の浅い部分中へ、ホウ素を含むドーパ
    ントを注入する工程；及び ｇ）浅い部分中のホウ素原子の本質的な部分が、基板中
    により深く入るように、基板を加熱する工程を更に含む
    請求項１記載の方法において、 ｈ）工程（ｃ）及び（ｄ）は（ｇ）の間、著しい量のホ
    ウ素がゲート電極層から、誘電体層を貫いて、基板中に
    拡散しないように行われることを特徴とする方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972800A (en) * 1995-05-10 1999-10-26 Nec Corporation Method for fabricating a semiconductor device with multi-level structured insulator
US6984267B2 (en) 1998-06-30 2006-01-10 Fujitsu Limited Manufacture system for semiconductor device with thin gate insulating film
KR100734757B1 (ko) * 1999-06-24 2007-07-06 루센트 테크놀러지스 인크 집적 회로 소자

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726087A (en) * 1992-04-30 1998-03-10 Motorola, Inc. Method of formation of semiconductor gate dielectric
US5508532A (en) * 1994-06-16 1996-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with braded silicon nitride
JP3305901B2 (ja) * 1994-12-14 2002-07-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
KR0163932B1 (ko) * 1995-02-24 1999-01-15 김광호 폴리실리콘 박막트랜지스터 액정디스플레이 화소부분의 엘디디 구조 및 그 제조방법
JP4001960B2 (ja) * 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法
US5652166A (en) * 1996-01-11 1997-07-29 United Microelectronics Corporation Process for fabricating dual-gate CMOS having in-situ nitrogen-doped polysilicon by rapid thermal chemical vapor deposition
KR100207485B1 (ko) * 1996-07-23 1999-07-15 윤종용 반도체장치의 커패시터 제조방법
KR980012639A (ko) * 1996-07-29 1998-04-30 윌리엄 비. 켐플러 초박 적층형 게이트 유전체 구조물
US5939763A (en) * 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
US6319857B1 (en) * 1996-09-16 2001-11-20 Advanced Micro Devices, Inc. Method of fabricating stacked N-O-N ultrathin gate dielectric structures
US5969397A (en) * 1996-11-26 1999-10-19 Texas Instruments Incorporated Low defect density composite dielectric
US5960302A (en) * 1996-12-31 1999-09-28 Lucent Technologies, Inc. Method of making a dielectric for an integrated circuit
US6048769A (en) 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
JP3949211B2 (ja) * 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
JPH10313114A (ja) * 1997-05-14 1998-11-24 Nec Corp 半導体装置の製造方法
US5998270A (en) * 1997-05-15 1999-12-07 Advanced Micro Devices Formation of oxynitride and polysilicon layers in a single reaction chamber
US6184083B1 (en) * 1997-06-30 2001-02-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US5969382A (en) 1997-11-03 1999-10-19 Delco Electronics Corporation EPROM in high density CMOS having added substrate diffusion
US5972804A (en) * 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
US6566281B1 (en) * 1997-10-15 2003-05-20 International Business Machines Corporation Nitrogen-rich barrier layer and structures formed
US5834353A (en) * 1997-10-20 1998-11-10 Texas Instruments-Acer Incorporated Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric
US6087229A (en) * 1998-03-09 2000-07-11 Lsi Logic Corporation Composite semiconductor gate dielectrics
US6033998A (en) * 1998-03-09 2000-03-07 Lsi Logic Corporation Method of forming variable thickness gate dielectrics
US5960289A (en) * 1998-06-22 1999-09-28 Motorola, Inc. Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region
US6274442B1 (en) * 1998-07-15 2001-08-14 Advanced Micro Devices, Inc. Transistor having a nitrogen incorporated epitaxially grown gate dielectric and method of making same
US6162687A (en) * 1998-08-19 2000-12-19 Advanced Micro Devices, Inc. Method of manufacturing semiconductor device having oxide-nitride gate insulating layer
US6114258A (en) * 1998-10-19 2000-09-05 Applied Materials, Inc. Method of oxidizing a substrate in the presence of nitride and oxynitride films
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
US6228724B1 (en) * 1999-01-28 2001-05-08 Advanced Mirco Devices Method of making high performance MOSFET with enhanced gate oxide integration and device formed thereby
US6566181B2 (en) * 1999-02-26 2003-05-20 Agere Systems Inc. Process for the fabrication of dual gate structures for CMOS devices
US6261976B1 (en) * 1999-03-18 2001-07-17 Chartered Semiconductor Manufacturing Ltd. Method of forming low pressure silicon oxynitride dielectrics having high reliability
US6551946B1 (en) 1999-06-24 2003-04-22 Agere Systems Inc. Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
US7081419B2 (en) * 2000-06-28 2006-07-25 Agere Systems Inc. Gate dielectric structure for reducing boron penetration and current leakage
JP3746669B2 (ja) * 2000-10-17 2006-02-15 株式会社ルネサステクノロジ 半導体装置の製造方法
US6613695B2 (en) 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
US6642156B2 (en) * 2001-08-01 2003-11-04 International Business Machines Corporation Method for forming heavy nitrogen-doped ultra thin oxynitride gate dielectrics
US7129128B2 (en) * 2001-08-29 2006-10-31 Micron Technology, Inc. Method of improved high K dielectric-polysilicon interface for CMOS devices
US6960537B2 (en) 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
US7358198B2 (en) * 2002-03-08 2008-04-15 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating same
JP2003264190A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体装置及びその製造方法
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6878415B2 (en) * 2002-04-15 2005-04-12 Varian Semiconductor Equipment Associates, Inc. Methods for chemical formation of thin film layers using short-time thermal processes
US7067439B2 (en) 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
JP3538679B2 (ja) * 2002-06-24 2004-06-14 沖電気工業株式会社 電界効果型トランジスタの製造方法
US7022625B2 (en) * 2002-07-25 2006-04-04 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a gate dielectric layer with reduced gate tunnelling current and reduced boron penetration
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US6838396B2 (en) * 2003-03-28 2005-01-04 International Business Machines Corporation Bilayer ultra-thin gate dielectric and process for semiconductor metal contamination reduction
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7005330B2 (en) * 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US20060276014A1 (en) * 2005-06-07 2006-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned high-energy implantation for deep junction structure
KR100668222B1 (ko) * 2005-06-13 2007-01-11 동부일렉트로닉스 주식회사 플래시 메모리 소자의 적층 게이트 구조 및 그 형성 방법
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
TWI435376B (zh) 2006-09-26 2014-04-21 應用材料股份有限公司 用於缺陷鈍化之高ｋ閘極堆疊的氟電漿處理
US8283261B2 (en) 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US8067284B1 (en) 2007-05-25 2011-11-29 Cypress Semiconductor Corporation Oxynitride bilayer formed using a precursor inducing a high charge trap density in a top layer of the bilayer
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US7898852B1 (en) 2007-12-27 2011-03-01 Cypress Semiconductor Corporation Trapped-charge non-volatile memory with uniform multilevel programming
US8088683B2 (en) * 2008-03-31 2012-01-03 Cypress Semiconductor Corporation Sequential deposition and anneal of a dielectic layer in a charge trapping memory device
US9147613B2 (en) 2010-05-07 2015-09-29 Intersil Americas LLC Method of forming an insulator layer in a semiconductor structure and structures resulting therefrom
US20120276730A1 (en) * 2011-04-27 2012-11-01 Nanya Technology Corporation Methods for fabricating a gate dielectric layer and for fabricating a gate structure
US8685813B2 (en) 2012-02-15 2014-04-01 Cypress Semiconductor Corporation Method of integrating a charge-trapping gate stack into a CMOS flow
CN109073908B (zh) 2016-04-28 2020-12-15 三菱电机株式会社 平行光发生装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3558348A (en) * 1968-04-18 1971-01-26 Bell Telephone Labor Inc Dielectric films for semiconductor devices
US3765935A (en) * 1971-08-10 1973-10-16 Bell Telephone Labor Inc Radiation resistant coatings for semiconductor devices
DE2967538D1 (en) * 1978-06-14 1985-12-05 Fujitsu Ltd Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
JPS5642377A (en) * 1979-09-14 1981-04-20 Fujitsu Ltd Ultraviolet ray erasable type rewritable read-only memory
JPS5693344A (en) * 1979-12-26 1981-07-28 Fujitsu Ltd Manufacture of semiconductor device
US4438157A (en) * 1980-12-05 1984-03-20 Ncr Corporation Process for forming MNOS dual dielectric structure
US4490900A (en) * 1982-01-29 1985-01-01 Seeq Technology, Inc. Method of fabricating an MOS memory array having electrically-programmable and electrically-erasable storage devices incorporated therein
WO1984000852A1 (en) * 1982-08-12 1984-03-01 Ncr Co Non-volatile semiconductor memory device
US4725560A (en) * 1986-09-08 1988-02-16 International Business Machines Corp. Silicon oxynitride storage node dielectric
JP2664685B2 (ja) * 1987-07-31 1997-10-15 株式会社東芝 半導体装置の製造方法
US4851370A (en) * 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
US4937756A (en) * 1988-01-15 1990-06-26 Industrial Technology Research Institute Gated isolated structure
US5013692A (en) * 1988-12-08 1991-05-07 Sharp Kabushiki Kaisha Process for preparing a silicon nitride insulating film for semiconductor memory device
US5198392A (en) * 1989-11-20 1993-03-30 Oki Electric Industry Co., Ltd. Method of forming a nitrided silicon dioxide (SiOx Ny) film
US5219773A (en) * 1990-06-26 1993-06-15 Massachusetts Institute Of Technology Method of making reoxidized nitrided oxide MOSFETs
KR940009597B1 (ko) * 1991-08-22 1994-10-15 삼성전자 주식회사 반도체장치의 게이트산화막 형성법
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972800A (en) * 1995-05-10 1999-10-26 Nec Corporation Method for fabricating a semiconductor device with multi-level structured insulator
US6037651A (en) * 1995-05-10 2000-03-14 Nec Corporation Semiconductor device with multi-level structured insulator and fabrication method thereof
US6984267B2 (en) 1998-06-30 2006-01-10 Fujitsu Limited Manufacture system for semiconductor device with thin gate insulating film
KR100734757B1 (ko) * 1999-06-24 2007-07-06 루센트 테크놀러지스 인크 집적 회로 소자

Also Published As

Publication number Publication date
EP0617461B1 (en) 1997-09-10
DE69405438D1 (de) 1997-10-16
DE69405438T2 (de) 1998-04-02
EP0617461A2 (en) 1994-09-28
EP0617461A3 (en) 1995-01-11
US5464783A (en) 1995-11-07

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