JP3305901B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP3305901B2
JP3305901B2 JP31084194A JP31084194A JP3305901B2 JP 3305901 B2 JP3305901 B2 JP 3305901B2 JP 31084194 A JP31084194 A JP 31084194A JP 31084194 A JP31084194 A JP 31084194A JP 3305901 B2 JP3305901 B2 JP 3305901B2
Authority
JP
Japan
Prior art keywords
forming
oxide film
film
silicon oxide
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31084194A
Other languages
English (en)
Other versions
JPH08167599A (ja
Inventor
清志 久富
勝則 石原
裕一 見方
栄 布野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP31084194A priority Critical patent/JP3305901B2/ja
Priority to US08/571,674 priority patent/US5714399A/en
Priority to KR1019950049621A priority patent/KR100253875B1/ko
Publication of JPH08167599A publication Critical patent/JPH08167599A/ja
Priority to US08/963,614 priority patent/US6163050A/en
Application granted granted Critical
Publication of JP3305901B2 publication Critical patent/JP3305901B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/416—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials of highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/694—Inorganic materials composed of nitrides
    • H10P14/6943—Inorganic materials composed of nitrides containing silicon
    • H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
    • H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/90—Thermal treatments, e.g. annealing or sintering

Landscapes

  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、絶縁破壊耐圧が向上
された酸化膜を有する半導体装置の製造方法に関するも
ので、特にＭＯＳトランジスタのゲート酸化膜、キャパ
シタの誘電体層、及びＥＰＲＯＭ等の不揮発性メモリの
セルトランジスタにおけるフローティングゲートとコン
トロールゲート間のインター絶縁膜の製造方法として好
適なものである。
【０００２】
【従来の技術】従来、ＭＯＳトランジスタは、例えば図
７に示すように構成されている。図７において、１１は
シリコン基板、１２はドレイン領域として働く不純物拡
散層、１３はソース領域として働く不純物拡散層、１４
はゲート酸化膜、１５はゲート電極、１６は層間絶縁
膜、１７はドレイン電極、１８はソース電極である。
【０００３】一般に、上記ＭＯＳトランジスタのゲート
酸化膜１４としては、熱酸化膜が使用されている。しか
しながら、ゲート酸化膜１４として熱酸化膜を用いる場
合には、シリコン基板１１の表面を熱酸化して形成する
ため、図８に示すようにシリコン基板１１のシリコン中
に含まれている酸素によるＢｕｌｋ Ｍｉｃｒｏ Ｄｅ
ｆｅｃｔ（ＢＭＤ）１９，１９，…がゲート酸化膜１４
中に取り込まれる。この結果、上記ＢＭＤ１９に起因す
るＢモードの絶縁耐圧不良が約３０％も発生し、製造歩
留まりが低下する。このＢＭＤ１９に起因するゲート酸
化膜１４の耐圧不良は、製造不良の５〜７％を占めてい
る。
【０００４】図９（ａ）は、ＥＰＲＯＭ等の不揮発性メ
モリにおけるセルトランジスタ（ＥＰＲＯＭセル）の断
面図である。このＥＰＲＯＭセルでは、インター絶縁膜
としてはＯＮＯ構造が採用されている。図９（ａ）にお
いて、２１はＰ- 型シリコン基板、２２はドレイン領域
として働くＮ+ 型の不純物拡散層、２３はソース領域と
して働くＮ+ 型の不純物拡散層、２４は基板２１の主面
に形成された第１のゲート絶縁膜（第１の熱酸化膜）、
２５はフローティングゲート、２６はＯＮＯ構造の第２
のゲート絶縁膜（インター絶縁膜）、２６−１は第２の
熱酸化膜（ボトム酸化膜）、２６−２はシリコン窒化
膜、２６−３は第３の熱酸化膜（トップ酸化膜）、２７
はコントロールゲート、２８は後酸化膜、２９は層間絶
縁膜（ＰＳＧ膜）、３０はドレイン電極、３１はソース
電極である。
【０００５】次に、上記図９（ａ）に示したセルトラン
ジスタの製造方法について図９（ｂ）を参照しつつ概略
的に説明する。まず、シリコン基板２１におけるフィー
ルド酸化膜３２で囲まれた素子領域の表面を熱酸化し
て、厚さ約２００オングストロームの第１の熱酸化膜２
４´を形成する。次に、上記熱酸化膜２４´上にＣＶＤ
法により厚さが約１０００オングストロームの第１のポ
リシリコン層２５´を形成する。上記ポリシリコン層２
５´に熱拡散によりリンをドープした後、このポリシリ
コン層２５´の図示しない領域を選択的にエッチングし
て除去する。続いて、高温（９５０〜１０００℃）で熱
酸化を行い、上記ポリシリコン層２５´の表面に厚さが
６０オングストローム程度の第２の熱酸化膜２６−１´
を形成する。次に、減圧ＣＶＤ法により厚さ約１５０オ
ングストロームのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）２６
−２´を堆積形成し、約１０００℃で再度熱酸化を行
い、厚さが６０オングストロームの第３の熱酸化膜２６
−３´を形成する。そして、全面に第２のポリシリコン
層２７´を堆積形成し、熱拡散でリンをドープする。
【０００６】その後、写真蝕刻法により第２のポリシリ
コン層２７´、第３の熱酸化膜２６−３´、Ｓｉ3 Ｎ4
膜２６−２´、第２の熱酸化膜２６−１´、第１のポリ
シリコン層２５´及び第１の熱酸化膜２４´を順次エッ
チングし、図９（ａ）に示したようなコントロールゲー
ト２７、第２のゲート絶縁膜２６（ＳｉＯ2 膜２６−３
／Ｓｉ3 Ｎ4 膜２６−２／ＳｉＯ2 膜２６−１）、フロ
ーティングゲート２５及び第１のゲート絶縁膜２４を形
成する。
【０００７】次に、上記積層ゲート構造をマスクとして
シリコン基板２１中にＮ型不純物をイオン注入し、熱処
理を行ってＮ+ 型ドレイン領域２２及びＮ+ 型ソース領
域２３を形成するとともに、積層ゲート構造の上面と側
壁部、及び基板２１の露出面上に後酸化膜２８を形成す
る。
【０００８】その後、全面に層間絶縁膜（例えばＰＳＧ
膜）２９を堆積形成し、選択的にエッチングして上記ド
レイン領域２２及びソース領域２３上にコンタクトホー
ルを開孔する。そして、上記層間絶縁膜２９上の全面に
Ａｌ−Ｓｉ−Ｃｕ膜を形成した後、パターニングしてド
レイン電極３０及びソース電極３１を形成し、図９
（ａ）に示したようなＥＰＲＯＭセルを形成する。
【０００９】上述したＥＰＲＯＭセルは、周知のように
Ｎ+ 型ドレイン領域２２とコントロールゲート２７とに
正の高電圧を加えてフローティングゲート２５に電子を
注入し、書き込みを行うデバイスである。この注入電子
は長期間に亘ってフローティングゲートに蓄積される必
要がある。
【００１０】しかしながら、上記のようなＥＰＲＯＭセ
ルの構成並びに製造方法では、ボトム酸化膜２６−１は
不純物をドープしたポリシリコン層２５の表面を酸化し
た膜であり、ドーパント（リン）の影響、そして、ポリ
シリコンのグレインの影響を受けた弱い膜になってい
る。また、トップ酸化膜２６−３は、Ｓｉ3 Ｎ4 膜２６
−２の表面を熱酸化したものであるが、Ｓｉ3 Ｎ4 膜２
６−２の表面に塵等が存在すると、この部分が先に酸化
されるため、トップ酸化膜２６−３にピンホールが発生
し、絶縁破壊耐圧が低下する。このような理由から、Ｏ
ＮＯ構造のインター絶縁膜２６の耐圧が低くなり、フロ
ーティングゲート２５に蓄積された電子がＳｉＯ2 膜２
６−３、Ｓｉ3 Ｎ4 膜２６−２及びＳｉＯ2 膜２６−１
を介してコントロールゲート２７に吸収され、記憶デー
タが消去されてしまう恐れがある。このようなフローテ
ィングゲート２５に蓄積された電子の放出は、発生頻度
がたとえまれであってもＥＰＲＯＭセルに取っては致命
的な欠陥となる。
【００１１】
【発明が解決しようとする課題】上記のように半導体基
板の表面を熱酸化して形成した絶縁膜を有する従来の半
導体装置は、基板ＢＭＤの影響を受けて絶縁膜の破壊耐
性が低下するという問題があった。
【００１２】また、ポリシリコン層やＳｉＮ膜の表面を
熱酸化して形成した絶縁膜を有する従来の半導体装置
は、ドーパントやポリシリコンのグレインの影響、塵の
存在などにより絶縁膜の破壊耐性が低下するという問題
があった。
【００１３】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、絶縁膜の破壊耐
圧を向上できる半導体装置の製造方法を提供することに
ある。
【００１４】
【００１５】
【００１６】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置の製造方法は、シリコン基板上にフィ
ールド酸化膜を形成する工程と、ＳｉＣｌ ４ ガスに水素
を含まない支燃性ガスを反応させたＣＶＤ法により、上
記シリコン基板上に濃度が１×１０１８ａｔｏｍｓ／ｃ
ｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃｍ３以下の
Ｃｌを含むシリコン酸化膜を形成する工程と、上記シリ
コン酸化膜上にポリシリコン層を形成する工程とを具備
することを特徴としている。
【００１７】また、請求項２に記載した半導体装置の製
造方法は、ポリシリコン層をパターニングする工程と、
このパターニングしたポリシリコン層上にＳｉＣｌ ４ ガ
スに水素を含まない支燃性ガスを反応させたＣＶＤ法に
より、濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上で且
つ２×１０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含む第
１のシリコン酸化膜を形成する工程と、この第１のシリ
コン酸化膜上にＳｉＮ膜を形成する工程と、上記ＳｉＮ
膜上にＳｉＣｌ ４ ガスに水素を含まない支燃性ガスを反
応させたＣＶＤ法により、濃度が１×１０１８ａｔｏｍ
ｓ／ｃｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃｍ３
以下のＣｌを含む第２のシリコン酸化膜を形成する工程
とを具備することを特徴とする。
【００１８】また、前記第２のシリコン酸化膜上にポリ
シリコン層を形成する工程を更に具備することを特徴と
する。請求項４に記載した半導体装置の製造方法は、半
導体基板の主面に絶縁膜を形成する第１の工程と、この
絶縁膜上にポリシリコン層を形成する第２の工程と、上
記ポリシリコン層上にＳｉＣｌ ４ ガスと水素を含まない
支燃性ガスとを含むソースガスを用いて減圧ＣＶＤ法に
より第１のシリコン酸化膜を堆積形成する第３の工程
と、上記シリコン酸化膜上に減圧ＣＶＤ法によりシリコ
ン窒化膜を堆積形成する第４の工程と、上記シリコン窒
化膜上にＳｉＣｌ ４ ガスと水素を含まない支燃性ガスと
を含むソースガスを用いて減圧ＣＶＤ法により第２のシ
リコン酸化膜を堆積形成する第５の工程とを具備するこ
とを特徴とする。
【００１９】前記第３の工程で形成された第１のシリコ
ン酸化膜、及び前記第５の工程で形成された第２のシリ
コン酸化膜に含まれるＣｌの濃度はそれぞれ、１×１０
18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１０20ａｔｏｍｓ
／ｃｍ3 以下であることを特徴とする。
【００２０】また、前記第３ないし第５の工程の反応温
度は６５０℃ないし９５０℃で、反応圧力は０．２〜
１．０Ｔｏｒｒであることを特徴とする。
【００２１】また、前記支燃性ガスはＮ２Ｏであること
を特徴とする。
【００２２】更に、前記第２のシリコン酸化膜上にポリ
シリコン層を形成する第６の工程を更に具備することを
特徴とする。前記第１ないし第６の工程で形成した積層
構造膜をパターニングする第７の工程と、この第７の工
程でパターニングされた積層構造膜をマスクにして前記
半導体基板中に不純物をイオン注入し、熱処理を行って
不純物拡散層を形成する第８の工程を更に具備すること
を特徴とする。
【００２３】この発明の請求項１０に記載した半導体装
置の製造方法は、半導体基板の主面に絶縁膜を形成する
第１の工程と、この絶縁膜上にポリシリコン層を形成す
る第２の工程と、上記ポリシリコン層上に減圧ＣＶＤ法
により６５０℃ないし９５０℃の反応温度でＳｉＨ２Ｃ
ｌ２及びＮ２Ｏをソースガスとして第１のシリコン酸化
膜を堆積形成する第３の工程と、上記シリコン酸化膜上
に減圧ＣＶＤ法により６５０℃ないし９５０℃の反応温
度でＳｉＨ２Ｃｌ２及びＮＨ３をソースガスとしてシリ
コン窒化膜を堆積形成する第４の工程と、上記シリコン
窒化膜上に減圧ＣＶＤ法により６５０℃ないし９５０℃
の反応温度でＳｉＨ２Ｃｌ３及びＮ２Ｏをソースガスと
して第２のシリコン酸化膜を堆積形成する第５の工程と
を具備し、上記第３ないし第５の工程で用いられるＳｉ
Ｈ２Ｃｌ２は、これらの工程の移行時に連続して反応管
に導入され、第３及び第５の工程で用いられるＮ２Ｏと
第４の工程で用いられるＮＨ３は、工程の移行時に所定
時間重複して反応管に導入することを特徴としている。
また、請求項１１に記載した半導体装置の製造方法は、
シリコン基板上にフィールド酸化膜を形成する工程と、
上記シリコン基板上にＣＶＤ法により濃度が１×１０
１８ ａｔｏｍｓ／ｃｍ ３ 以上で且つ２×１０ ２０ ａｔｏ
ｍｓ／ｃｍ ３ 以下のＣｌを含むシリコン酸化膜を形成す
る工程と、上記シリコン酸化膜を窒化してＳｉＯＮ膜を
形成する工程と、上記ＳｉＯＮ膜上にポリシリコン層を
形成する工程とを具備することを特徴としている。 更
に、請求項１２に記載した半導体装置の製造方法は、第
１のポリシリコン層をパターニングする工程と、このパ
ターニングしたポリシリコン層上にＣＶＤ法により濃度
が１×１０ １８ ａｔｏｍｓ／ｃｍ ３ 以上で且つ２×１０
２０ ａｔｏｍｓ／ｃｍ ３ 以下のＣｌを含む第１のシリコ
ン酸化膜を形成する工程と、上記第１のシリコン酸化膜
を窒化して第１のＳｉＯＮ膜を形成する工程と、上記第
１のＳｉＯＮ膜上にＳｉＮ膜を形成する工程と、上記Ｓ
ｉＮ膜上にＣＶＤ法により濃度が１×１０ １８ ａｔｏｍ
ｓ／ｃｍ ３ 以上で且つ２×１０ ２０ ａｔｏｍｓ／ｃｍ ３
以下のＣｌを含む第２のシリコン酸化膜を形成する工程
と、上記第２のシリコン酸化膜を窒化して第２のＳｉＯ
Ｎ膜を形成する工程とを具備することを特徴とし てい
る。 更にまた、前記第２のシリコン酸化膜上に第２のポ
リシリコン層を形成する工程を更に具備することを特徴
とする。 請求項１４に記載した半導体装置の製造方法
は、半導体基板の主面に絶縁膜を形成する第１の工程
と、この絶縁膜上にポリシリコン層を形成する第２の工
程と、上記ポリシリコン層上に減圧ＣＶＤ法により６５
０℃ないし９５０℃の反応温度でＳｉＨ ２ Ｃｌ ２ 及びＮ
２ Ｏをソースガスとして第１のシリコン酸化膜を堆積形
成する第３の工程と、上記第１のシリコン酸化膜をＮＨ
３ を用いて窒化し、第１のＳｉＯＮ膜を形成する第４の
工程と、上記第１のＳｉＯＮ膜上に減圧ＣＶＤ法により
６５０℃ないし９５０℃の反応温度でＳｉＨ ２ Ｃｌ ２ 及
びＮＨ ３ をソースガスとしてシリコン窒化膜を堆積形成
する第５の工程と、上記シリコン窒化膜上に減圧ＣＶＤ
法により６５０℃ないし９５０℃の反応温度でＳｉＨ ２
Ｃｌ ２ 及びＮ ２ Ｏをソースガスとして第２のシリコン酸
化膜を堆積形成する第６の工程と、上記第２のシリコン
酸化膜をＮＨ ３ を用いて窒化し、第２のＳｉＯＮ膜を形
成する第７の工程とを具備し、上記第３ないし第６の工
程で用いられるＳｉＨ ２ Ｃｌ ２ は、上記第３ないし第６
の工程の間、連続して反応管に導入され、且つ上記第３
及び第６の工程で用いられるＮ ２ Ｏと上記第５の工程で
用いられるＮＨ ３ は、ＳｉＨ ２ Ｃｌ ２ とともに所定時間
重複して反応管に導入されることを特徴としている。 ま
た、請求項１５に記載した半導体装置の製造方法は、半
導体基板の表面に絶縁膜を形成する第１の工程と、この
絶縁膜上に減圧ＣＶＤ法により第１のポリシリコン層を
形成する第２の工程と、上記第１のポリシリコン層中に
不純物をドープする第３の工程と、ＳｉＣｌ ４ ガスに水
素を含まない支燃性ガスを反応させた減圧ＣＶＤ法によ
り、上記第１のポリシリコン層上に濃度が１×１０ １８
ａｔｏｍｓ／ｃｍ ３ 以上で且つ２×１０ ２０ ａｔｏｍｓ
／ｃｍ ３ 以下のＣｌを含む第１のシリコン酸化膜を形成
する第４の工程と、上記第１のシリコン酸化膜上にシリ
コン窒化膜を形成する第５の工程と、ＳｉＣｌ ４ ガスに
水素を含まない支燃性ガスを反応させた減圧ＣＶＤ法に
より、上記シリコン窒化膜上に濃度が１×１０ １８ ａｔ
ｏｍｓ／ｃｍ ３ 以上で且つ２×１０ ２０ ａｔｏｍｓ／ｃ
ｍ ３ 以下のＣｌを 含む第２のシリコン酸化膜を形成する
第６の工程と、上記第２のシリコン酸化膜上に第２のポ
リシリコン層を形成する第７の工程と、上記第２のポリ
シリコン層中に不純物をドープする第８の工程と、写真
蝕刻法により上記第２のポリシリコン層、上記第１のシ
リコン酸化膜、上記シリコン窒化膜、上記第１のシリコ
ン酸化膜、及び上記第１のポリシリコン層を順次エッチ
ングしてパターニングする第９の工程とを具備すること
を特徴としている。 また、前記第９の工程で形成した積
層構造膜をマスクにして前記半導体基板中に不純物をイ
オン注入し、熱処理を行って不純物拡散層を形成する第
１０の工程を更に具備することを特徴とする。
【００２４】
【００２５】
【００２６】
【作用】請求項１のような製造方法によれば、シリコン
基板上にＣＶＤ法により濃度が１×１０１８ａｔｏｍｓ
／ｃｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃｍ３以
下のＣｌを含むシリコン酸化膜を形成するので、ＢＭＤ
がシリコン酸化膜中に取り込まれることはなく、ＢＭＤ
に起因するシリコン酸化膜の絶縁破壊耐圧の低下を防止
できる。
【００２７】請求項２のような製造方法によれば、ポリ
シリコン層上にＣＶＤ法により濃度が１×１０１８ａｔ
ｏｍｓ／ｃｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃ
ｍ３以下のＣｌを含む第１のシリコン酸化膜を形成する
ので、ポリシリコン層のドーパントやポリシリコンのグ
レインの影響を受けることがなく、第１のシリコン酸化
膜の絶縁破壊耐圧の低下を防止できる。また、ＳｉＮ膜
上にＣＶＤ法により濃度が１×１０１８ａｔｏｍｓ／ｃ
ｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃｍ３以下の
Ｃｌを含む第２のシリコン酸化膜を形成するので、Ｓｉ
Ｎ膜の表面に塵などが存在してもこの塵上を第２のシリ
コン酸化膜でカバーでき、この第２のシリコン酸化膜の
絶縁膜破壊耐性が低下するのを防止できる。
【００２８】前記第２のシリコン酸化膜上にポリシリコ
ン層を形成することにより、誘電体膜の絶縁破壊耐圧を
向上したキャパシタを形成できる。請求項４のような製
造方法によれば、ポリシリコン層上にＳｉＣｌ ４ ガスと
水素を含まない支燃性ガスとを含むソースガスを用いて
減圧ＣＶＤ法により第１のシリコン酸化膜を堆積形成す
るので、ポリシリコン層へのドーパントやポリシリコン
のグレインの影響を受けることがなく、第１のシリコン
酸化膜の絶縁破壊耐圧の低下を防止できる。また、シリ
コン窒化膜上にＳｉＣｌ ４ ガスと水素を含まない支燃性
ガスとを含むソースガスを用いて減圧ＣＶＤ法により第
２のシリコン酸化膜を堆積形成するので、シリコン窒化
膜の表面に塵などが存在してもこの塵上を第２のシリコ
ン酸化膜でカバーでき、この第２のシリコン酸化膜の絶
縁膜破壊耐性が低下するのを防止できる。
【００２９】上記第１のシリコン酸化膜及び第２のシリ
コン酸化膜に含まれるＣｌの濃度をそれぞれ１×１０18
ａｔｏｍｓ／ｃｍ3 以上にすることによりＢモードの絶
縁耐圧不良を防止でき、２×１０20ａｔｏｍｓ／ｃｍ3
以下にすることによりＣｌが含まれることによる耐圧の
低下を防止して信頼性を向上できる。
【００３０】請求項６に示すように、第３ないし第５の
工程における反応温度は６５０℃ないし９５０℃で、反
応圧力は０．２〜１Ｔｏｒｒが好ましい。請求項７に示
すように、前記支燃性ガスとしてＮ２Ｏガスを用いるこ
とができる。
【００３１】前記第２のシリコン酸化膜上にポリシリコ
ン層を形成することにより誘電体膜の絶縁破壊耐圧を高
めたキャパシタを形成できる。請求項９に示す製造方法
によれば、ＥＰＲＯＭセルを形成できる。このＥＰＲＯ
Ｍセルは、フローティングゲートとコントロールゲート
間のインター絶縁膜として絶縁破壊耐圧の高いＯＮＯ膜
を有し、フローティングゲートに蓄積された電子がコン
トロールゲートに放出されるのを防止できる。よって、
記憶データが消去されるのを防止でき、データの保持特
性を高めて信頼性を向上できる。
【００３２】請求項１０に示すように、第３ないし第５
の工程で用いられるＳｉＨ２Ｃｌ２は、これらの工程の
移行時に連続して反応管に導入し、第３及び第５の工程
で用いられるＮ２Ｏと第４の工程で用いられるＮＨ
３は、工程の移行時に所定時間重複して反応管に導入す
れば、第１のシリコン酸化膜とシリコン窒化膜との界
面、シリコン窒化膜と第２のシリコン酸化膜との界面に
それぞれＳｉＯｘＮｙ膜が形成されるので、不純物原子
のトラップ層を減少させることができ、電界集中を生ず
る箇所を減少してリーク電流を低減できる。これによっ
て、絶縁破壊耐圧を更に向上できる。請求項１１乃至１
６の製造方法であっても、同様に絶縁膜の破壊耐圧を向
上できる半導体装置の製造方法が得られる。
【００３３】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の第１の実施例につ
いて説明するためのもので、ＭＯＳトランジスタの断面
図である。図１において、前記図７と同一構成部には同
じ符号を付しており、１１はシリコン基板、１２はドレ
イン領域として働く不純物拡散層、１３はソース領域と
して働く不純物拡散層、２０はゲート酸化膜、１５はゲ
ート電極、１６は層間絶縁膜、１７はドレイン電極、１
８はソース電極である。
【００３４】上記ゲート酸化膜２０は、Ｃｌを１×１０
18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１０20ａｔｏｍｓ
／ｃｍ3 以下の濃度含むＣＶＤシリコン酸化膜からな
る。次に、上記図１に示したＭＯＳトランジスタの製造
方法について説明する。まず、ＬＯＣＯＳ法などにより
基板１１の表面にフィールド酸化膜を形成する（図示せ
ず）。引き続き、基板１１の素子領域に露出されている
表面に塩化シリコン化合物（ＳｉＣｌ4 ，ＳｉＨＣｌ
3 ，ＳｉＨ2 Ｃｌ2 ）ガス等に支燃性ガスＮ2Ｏを反応
させ、ＣＶＤシリコン酸化膜２０を堆積形成する。この
ときの反応温度は７５０〜９５０℃、反応圧力は０．２
〜１．０Ｔｏｒｒの減圧化で行う。
【００３５】その後、上記ＣＶＤシリコン酸化膜２０上
にポリシリコン層を堆積形成し、不純物をドープした後
パターニングしてゲート電極１５を形成する。そして、
上記フィールド酸化膜及びゲート電極１５をマスクにし
て基板１１中に不純物をイオン注入し、熱処理を行って
ドレイン領域１２及びソース領域１３を形成する。
【００３６】次に、全面に層間絶縁膜（例えばＰＳＧ
膜）１６を堆積形成した後、選択的にエッチングして上
記ドレイン領域１２及びＮ+ 型ソース領域１３上にコン
タクトホールを開孔する。そして、上記層間絶縁膜１６
上の全面にＡｌあるいはＡｌ合金膜を蒸着形成した後、
パターニングしてドレイン電極１７及びソース電極１８
を形成して図１に示したＭＯＳトランジスタを形成す
る。
【００３７】このような構成並びに製造方法によれば、
ゲート酸化膜２０をＣＶＤ法で形成するので、基板１１
中のＢＭＤがゲート酸化膜２０中に取り込まれることは
なく、ＢＭＤに起因する絶縁破壊耐圧不良を防止でき
る。従来はＢＭＤに起因する酸化膜の耐圧不良が製品不
良の中で５〜７％を占めていたが、この発明によりＢＭ
Ｄに起因する不良を０％にでき、信頼性の高い製品を高
歩留まりで製造可能となった。
【００３８】図２は、この発明の第２の実施例について
説明するためのもので、キャパシタの断面構成図であ
る。すなわち、シリコン基板３３上に絶縁膜３４が形成
され、この絶縁膜３４上にＯＮＯ構造の誘電体膜３６を
備えたキャパシタが形成されている。キャパシタの一方
の電極として働く第１のポリシリコン層３５上には、誘
電体膜３６が形成されている。この誘電体膜３６は、濃
度が１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１０
20ａｔｏｍｓ／ｃｍ3 以下のＣｌを含む第１のＣＶＤシ
リコン酸化膜３６−１、ＳｉＮ膜３６−２、及び濃度が
１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１０20ａ
ｔｏｍｓ／ｃｍ3 以下のＣｌを含む第２のＣＶＤシリコ
ン酸化膜３６−３が積層して形成されたものである。上
記誘電体膜３６上には、キャパシタの他方の電極として
働くポリシリコン層３７が形成されている。
【００３９】次に、上記図２に示したキャパシタの製造
方法について説明する。まず、シリコン基板３３の表面
に厚さ５００オングストロームの絶縁膜（熱酸化膜）３
４を形成する。その後、減圧ＣＶＤ法により反応温度６
００℃でシランガスを熱分解し、ポリシリコン層３５を
１０００オングストロームの厚さに堆積する。このポリ
シリコン層３５にリンを熱拡散によりドープしてその抵
抗値を引き下げる。次に、減圧ＣＶＤ法により反応温度
７８０℃でジクロルシラン（ガス流量９０ｓｃｃｍ）及
びＮ2 Ｏ（ガス流量１８０ｓｃｃｍ）を圧力０．１Ｔｏ
ｒｒで反応させ、厚さ６０オングストロームのシリコン
酸化膜３６−１を堆積形成する。そして、この工程に連
続して同一装置、同一反応温度でジクロルシラン（ガス
流量７０ｓｃｃｍ）及びアンモニア（ガス流量７００ｓ
ｃｃｍ）を圧力０．５Ｔｏｒｒで反応させ、シリコン窒
化膜３６−２を８０オングストローム堆積形成する。更
に、この工程に連続して同一装置、同一反応温度で上述
したシリコン酸化膜３６−１を堆積形成した工程を繰り
返し、厚さ６０オングストロームのシリコン酸化膜３６
−３を堆積形成する。この連続工程で形成したシリコン
酸化膜３６−１、シリコン窒化膜３６−２及びシリコン
酸化膜３６−３の各膜は、キャパシタの誘電体層３６と
なる。この連続工程を行なう際、シリコン酸化膜３６−
１とシリコン窒化膜３６−２、及びシリコン窒化膜３６
−２とシリコン酸化膜３６−３との間にそれぞれ界面を
形成しないように、ジクロルシランは連続で反応管内に
導入し、Ｎ2 Ｏ、アンモニアガスはガスを切り換えると
きに２分間重複して流して形成した。
【００４０】次に、電極用のポリシリコン層３７を前記
と同様にして堆積形成し、リンを熱拡散して抵抗値を下
げる。そして、写真蝕刻法によりポリシリコン層３７、
シリコン酸化膜３６−３、シリコン窒化膜３６−２、シ
リコン酸化膜３６−１、ポリシリコン層３５（必要に応
じて酸化膜３５も）を順次エッチングしてパターニング
し、図２に示したようなキャパシタを形成する。
【００４１】なお、上述した説明では、シリコン基板３
３上に絶縁膜３４を形成した後、この絶縁膜３４上にキ
ャパシタを形成したが、絶縁膜３４を形成する前、ある
いは形成した後、上記基板３３中に各種の半導体素子を
形成するための不純物拡散層を形成したり、キャパシタ
を形成した後、不純物拡散層や配線等を形成することに
より、基板３３にキャパシタと他の半導体素子を形成で
きる。また、キャパシタの製造工程の一部あるいは全部
を利用して他の半導体素子を形成できるのは勿論であ
る。
【００４２】上記製造方法においては、ポリシリコン層
３５上にＣＶＤ法により濃度が１×１０18ａｔｏｍｓ／
ｃｍ3 以上で且つ２×１０20ａｔｏｍｓ／ｃｍ3 以下の
Ｃｌを含むシリコン酸化膜３６−１を形成するので、ポ
リシリコン層３５のドーパント（リン）やポリシリコン
のグレインの影響を受けることがなく、シリコン酸化膜
３６−１の絶縁破壊耐圧の低下を防止できる。また、シ
リコン窒化膜３６−２上にＣＶＤ法により濃度が１×１
０18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１０20ａｔｏｍ
ｓ／ｃｍ3 以下のＣｌを含むシリコン酸化膜３６−３を
形成するので、シリコン窒化膜３６−２の表面に塵など
が存在してもこの塵上をシリコン酸化膜３６−３でカバ
ーでき、このシリコン酸化膜３６−３の絶縁膜破壊耐性
が低下するのを防止できる。しかも、シリコン酸化膜３
６−１、シリコン窒化膜３６−２、シリコン酸化膜３６
−３を同一反応温度で連続工程で形成しており、且つジ
クロルシランガスは連続工程中連続で流し、Ｎ2 Ｏガス
とアンモニアガスは一定時間重複して流している。これ
によって、シリコン酸化膜３６−１とシリコン窒化膜３
６−２、及びシリコン窒化膜３６−２とシリコン酸化膜
３６−３の各界面にそれぞれＳｉＯx Ｎy 膜が形成さ
れ、不純物原子のトラップ数を減少させることができ
る。この結果、電界集中を生じる箇所が大幅に減少し、
リーク電流を減少して絶縁破壊耐圧を向上できる。
【００４３】図３は、上述した製造方法により形成した
キャパシタと、従来の製造方法により形成したキャパシ
タのＩ−Ｖ特性を比較して示している。縦軸はポリシリ
コン層３５とポリシリコン層３７との間に流れた電流値
を、横軸はポリシリコン３７に印加した電圧による電界
を表したものである。この図３から明らかなように、こ
の発明の製造方法により誘電体膜３６のリーク電流を低
減できる。
【００４４】図４は、前記キャパシタを用いてＴＤＤＢ
特性について測定した結果を示している。同不良率に至
までの時間が本発明により従来技術の約２倍に延びてい
ることが分かる。
【００４５】図５（ａ）は、この発明の第３の実施例に
ついて説明するためのもので、ＥＰＲＯＭ等の不揮発性
メモリにおけるセルトランジスタ（ＥＰＲＯＭセル）を
示している。このＥＰＲＯＭセルでは、図９（ａ）と同
様にインター絶縁膜としてＯＮＯ構造が採用されてお
り、コントロールゲートとフローティングゲート間の構
造が図２に示したキャパシタと同様になっている。図５
（ａ）において、２１はＰ−型シリコン基板、２２はド
レイン領域として働くＮ＋型の不純物拡散層、２３はソ
ース領域として働くＮ＋型の不純物拡散層、２４は基板
１４の主面に形成された第１のゲート絶縁膜（熱酸化
膜）、２５はフローティングゲート、３８はＯＮＯ構造
の第２のゲート絶縁膜（インター絶縁膜）、３８−１は
濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上で且つ２×
１０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含む第１のＣ
ＶＤシリコン酸化膜（ボトム酸化膜）、２６−２はシリ
コン窒化膜、２６−３は濃度が１×１０１８ａｔｏｍｓ
／ｃｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃｍ３以
下のＣｌを含む第２のＣＶＤシリコン酸化膜（トップ酸
化膜）、２７はコントロールゲート、２８は後酸化膜、
２９は層間絶縁膜（ＰＳＧ膜）、３０はドレイン電極、
３１はソース電極である。
【００４６】次に、上記図５（ａ）に示したセルトラン
ジスタの製造方法について図５（ｂ）を参照して説明す
る。まず、シリコン基板２１におけるフィールド酸化膜
３２で囲まれた素子領域の表面を熱酸化して、厚さ約２
００オングストロームの第１の熱酸化膜２４´を形成す
る。次に、上記熱酸化膜２４´上に厚さが約１０００オ
ングストロームの第１のポリシリコン層２５´をＣＶＤ
法で形成する。このポリシリコン層２５´に熱拡散によ
りリンをドープした後、ポリシリコン層２５´の図示し
ない領域を選択的にエッチングして除去する。続いて、
減圧ＣＶＤ法により反応温度７８０℃でジクロルシラン
（ガス流量９０ｓｃｃｍ）、Ｎ2 Ｏ（ガス流量１８０ｓ
ｃｃｍ）を圧力０．１Ｔｏｒｒで反応させ、厚さ６０オ
ングストロームのシリコン酸化膜３８−１´を堆積形成
する。この工程に連続して同一装置、同一反応温度でジ
クロルシラン（ガス流量７０ｓｃｃｍ）及びアンモニア
（ガス流量７００ｓｃｃｍ）を圧力０．５Ｔｏｒｒで反
応させ、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）３８−２´を
８０オングストロームの厚さに堆積形成する。更に、こ
の工程に連続して同一装置、同一反応温度で上述したシ
リコン酸化膜３８−１´を堆積形成した工程を繰り返
し、厚さ６０オングストロームのシリコン酸化膜３８−
３´を堆積形成する。この連続工程で形成したシリコン
酸化膜３８−１´、シリコン窒化膜３８−２´、シリコ
ン酸化膜３８−３´の各膜がインター絶縁膜となる。ま
た、この連続工程を行なう上で、シリコン酸化膜３８−
１´とシリコン窒化膜３８−２´、及びシリコン窒化膜
３８−２´とシリコン酸化膜３８−３´との間にそれぞ
れ界面を形成しないように、ジクロルシランは連続で反
応管内に導入し、Ｎ2 Ｏ、アンモニアガスはガスを切り
換えるときに２分間重複して流して形成した。その後、
全面に第２のポリシリコン層２７´を堆積形成し、熱拡
散によりリンをドープする。
【００４７】次に、写真蝕刻法により上記第２のポリシ
リコン層２７´、シリコン酸化膜３８−３´、Ｓｉ3 Ｎ
4 膜３８−２´、シリコン熱酸化膜３８−１´、第１の
ポリシリコン層２５´及び熱酸化膜２４´を順次エッチ
ングし、図５（ａ）に示したようなコントロールゲート
２７、第２のゲート絶縁膜３８（ＳｉＯ2 膜３８−１／
Ｓｉ3 Ｎ4 膜３８−２／ＳｉＯ2 膜３８−３）、フロー
ティングゲート２５及び第１のゲート絶縁膜２４を形成
する。
【００４８】その後、上記積層ゲート膜をマスクとして
シリコン基板２１中にＮ型不純物をイオン注入し、熱処
理を行ってＮ+ 型ドレイン領域２２及びＮ+ 型ソース領
域２３を形成するとともに、積層ゲート膜の上面及び側
壁部、基板２１の露出面上に後酸化膜２８を形成する。
【００４９】引き続き、全面に層間絶縁膜（例えばＰＳ
Ｇ膜）２９を堆積形成した後、選択的にエッチングして
上記ドレイン領域２２及びソース領域２３上にコンタク
トホールを開孔する。そして、上記層間絶縁膜２９上の
全面にＡｌ−Ｓｉ−Ｃｕ膜を蒸着形成した後、パターニ
ングしてドレイン電極３０及びソース電極３１を形成す
る。これによって、図５（ａ）に示したようなＥＰＲＯ
Ｍセルが形成される。
【００５０】なお、ＥＰＲＯＭセルの製造方法のみに着
目して製造工程を説明したが、基板２１中に周辺回路を
形成する場合には、上記セルトランジスタの製造工程に
先だって基板２１中に各種の半導体素子を形成するため
の不純物拡散層を形成したり、セルトランジスタを形成
した後、不純物拡散層や配線等を形成することにより、
基板２１にセルトランジスタと他の半導体素子を形成す
る。あるいは、上記セルトランジスタの製造工程の一部
を利用して他の半導体素子の絶縁膜や電極、配線、能動
領域等を形成しても良い。
【００５１】上記構成並びに製造方法によれば、フロー
ティングゲート２５上にＣＶＤ法により濃度が１×１０
18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１０20ａｔｏｍｓ
／ｃｍ3 以下のＣｌを含むシリコン酸化膜３８−１を形
成するので、フローティングゲート２５のドーパント
（リン）やポリシリコンのグレインの影響を受けること
がなく、シリコン酸化膜３８−１の絶縁破壊耐圧の低下
を防止できる。また、シリコン窒化膜３８−２上にＣＶ
Ｄ法により濃度が１×１０18ａｔｏｍｓ／ｃｍ3以上で
且つ２×１０20ａｔｏｍｓ／ｃｍ3 以下のＣｌを含むシ
リコン酸化膜３６−３を形成するので、シリコン窒化膜
３８−２の表面に塵などが存在してもこの塵上をシリコ
ン酸化膜３８−３でカバーでき、このシリコン酸化膜３
８−３の絶縁膜破壊耐性が低下するのを防止できる。し
かも、シリコン酸化膜３８−１、シリコン窒化膜３８−
２、シリコン酸化膜３８−３を同一反応温度で連続工程
で形成しており、且つジクロルシランガスは連続工程中
連続で流し、Ｎ2 Ｏガスとアンモニアガスは一定時間重
複して流している。これによって、シリコン酸化膜３８
−１とシリコン窒化膜３８−２、及びシリコン窒化膜３
８−２とシリコン酸化膜３８−３の各界面にそれぞれＳ
ｉＯx Ｎy 膜が形成され、不純物原子のトラップ数を減
少させることができる。この結果、電界集中を生じる箇
所が大幅に減少し、リーク電流を減少して絶縁破壊耐圧
を向上できる。従って、ＥＰＲＯＭセルのフローティン
グゲート２５に蓄積された電子がコントロールゲート２
７に放出される恐れがなく、電子の保持特性を向上して
信頼性を高めることができる。
【００５２】図６（ａ），（ｂ），（ｃ）はそれぞれ、
上述した各実施例において、ＣＶＤシリコン酸化膜中に
含まれるＣｌの最適値を見つけるために行った分析結果
である。図６（ａ）はＣｌの濃度が１×１０18ａｔｏｍ
ｓ／ｃｍ3 以下の場合を示している。この濃度ではＢモ
ードの不良が発生しており、Ｃｌの濃度が１×１０18ａ
ｔｏｍｓ／ｃｍ3 以下では十分な効果が得られないこと
がわかる。図６（ｂ）はＣｌの濃度が１×１０19ａｔｏ
ｍｓ／ｃｍ3 の場合を示している。この場合、発生して
いるのはＣモードのみであり、Ｂモードの絶縁耐圧不良
を確実に防止できている。図６（ｃ）は、Ｃｌの濃度が
２×１０20ａｔｏｍｓ／ｃｍ3 以上の場合を示してい
る。Ｃモードの不良は発生していないが、Ａモード及び
Ｂモードの絶縁耐圧不良が発生しており、２×１０20ａ
ｔｏｍｓ／ｃｍ3 を越えると急激に悪化する。この分析
から明らかなように、ＣＶＤシリコン酸化膜中のＣｌの
濃度は１×１０18ａｔｏｍｓ／ｃｍ3 以上で且つ２×１
０20ａｔｏｍｓ／ｃｍ3 以下、より好ましくは１×１０
20ａｔｏｍｓ／ｃｍ3 以下である。
【００５３】インター絶縁膜として熱酸化膜を用いた従
来の不揮発性メモリの製品歩留まりは３０％程度であっ
たが、この発明を適用した場合には６０％の製品歩留ま
りが得られることが確認されており、製品歩留まりの大
幅な向上ができる。
【００５４】なお、上記第２，第３の実施例において
は、シリコン酸化膜３６−１，３８−１、シリコン窒化
膜３６−２，３８−２及びシリコン酸化膜３６−３，３
８−３を堆積形成する場合にジクロルシランガスを用い
る場合を例にとって説明したが、モノシランガスやジシ
ランガスを用いても同様な作用効果が得られる。この際
の好ましい反応圧力として０．１Ｔｏｒｒと０．５Ｔｏ
ｒｒの場合を説明したが、０．１〜１．０Ｔｏｒｒの範
囲であれば十分に形成可能である。また、これらの実施
例において、絶縁膜（誘電体膜）がＯＮＯ構造の場合を
例にとって説明したが、第１の実施例と同様に１層の絶
縁膜や誘電体膜を設ける場合にも適用可能である。
【００５５】上記各実施例では半導体装置としてＭＯＳ
トランジスタ、ＭＯＳキャパシタ、ＥＰＲＯＭのセルト
ランジスタ等を例にとって説明したが、シリコン基板
上、ポリシリコン層上及びシリコン窒化膜上などにシリ
コン酸化膜が形成され、このシリコン酸化膜に電界が印
加される他の半導体装置の製造方法にも適用可能なのは
勿論である。
【００５６】
【発明の効果】以上説明したように、この発明によれ
ば、絶縁膜の破壊耐圧を向上できる半導体装置の製造方
法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る半導体装置の製
造方法について説明するためのもので、ＭＯＳトランジ
スタの断面図。
【図２】この発明の第２の実施例に係る半導体装置の製
造方法について説明するためのもので、キャパシタの断
面図。
【図３】この発明による製造方法により形成したキャパ
シタと、従来の製造方法により形成したキャパシタのＩ
−Ｖ特性を比較して示す特性図。
【図４】この発明によるキャパシタを用いてＴＤＤＢ特
性について測定した結果を示す特性図。
【図５】この発明の第２の実施例に係る半導体装置の製
造方法について説明するためのもので、ＥＰＲＯＭセル
の断面図。
【図６】上述した各実施例において、ＣＶＤシリコン酸
化膜中に含まれるＣｌの最適値を見つけるために行った
分析結果を示す図。
【図７】従来の半導体装置の製造方法について説明する
ためのもので、ＭＯＳトランジスタの断面図。
【図８】ＢＭＤについて説明するための図。
【図９】従来の他の半導体装置の製造方法について説明
するためのもので、ＥＰＲＯＭセルの断面図。
【符号の説明】
１１，２１，３３…シリコン基板、１２，２２…ドレイ
ン領域、１３，２３…ソース領域、１５…ゲート電極、
１６，２９…層間絶縁膜、１７，３０…ドレイン電極、
１８，３１…ソース電極、２０…ゲート酸化膜、２４…
第１のゲート酸化膜、２５…フローティングゲート、２
７…コントロールゲート、２８…後酸化膜、３５，３７
…ポリシリコン層、３６…誘電体膜、３６−１…第１の
ＣＶＤシリコン酸化膜、３６−２…ＳｉＮ膜、３６−３
…第２のＣＶＤシリコン酸化膜、３８…インター絶縁
膜、３８−１…第１のＣＶＤシリコン酸化膜、３８−２
…ＳｉＮ膜、３８−３…第２のＣＶＤシリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 見方 裕一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 布野 栄 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平３−107463（ＪＰ，Ａ) 特開 平６−268234（ＪＰ，Ａ) 特開 昭60−116138（ＪＰ，Ａ) 特開 昭62−268234（ＪＰ，Ａ) 特開 平２−17639（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/31 H01L 21/312 H01L 21/314 H01L 21/316 H01L 21/318 H01L 21/8247 H01L 29/788 H01L 29/792

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板上にフィールド酸化膜を形
    成する工程と、ＳｉＣｌ ４ ガスに水素を含まない支燃性
    ガスを反応させたＣＶＤ法により、上記シリコン基板上
    に濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上で且つ２
    ×１０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含むシリコ
    ン酸化膜を形成する工程と、上記シリコン酸化膜上にポ
    リシリコン層を形成する工程とを具備することを特徴と
    する半導体装置の製造方法。
  2. 【請求項２】 ポリシリコン層をパターニングする工程
    と、このパターニングしたポリシリコン層上にＳｉＣｌ
    ４ ガスに水素を含まない支燃性ガスを反応させたＣＶＤ
    法により、濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上
    で且つ２×１０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含
    む第１のシリコン酸化膜を形成する工程と、この第１の
    シリコン酸化膜上にＳｉＮ膜を形成する工程と、上記Ｓ
    ｉＮ膜上にＳｉＣｌ ４ ガスに水素を含まない支燃性ガス
    を反応させたＣＶＤ法により、濃度が１×１０１８ａｔ
    ｏｍｓ／ｃｍ３以上で且つ２×１０２０ａｔｏｍｓ／ｃ
    ｍ３以下のＣｌを含む第２のシリコン酸化膜を形成する
    工程とを具備することを特徴とする半導体装置の製造方
    法。
  3. 【請求項３】 前記第２のシリコン酸化膜上にポリシリ
    コン層を形成する工程を更に具備することを特徴とする
    請求項２に記載の半導体装置の製造方法。
  4. 【請求項４】 半導体基板の主面に絶縁膜を形成する第
    １の工程と、この絶縁膜上にポリシリコン層を形成する
    第２の工程と、上記ポリシリコン層上にＳｉＣｌ ４ ガス
    と水素を含まない支燃性ガスとを含むソースガスを用い
    て減圧ＣＶＤ法により第１のシリコン酸化膜を堆積形成
    する第３の工程と、上記シリコン酸化膜上に減圧ＣＶＤ
    法によりシリコン窒化膜を堆積形成する第４の工程と、
    上記シリコン窒化膜上にＳｉＣｌ ４ ガスと水素を含まな
    い支燃性ガスとを含むソースガスを用いて減圧ＣＶＤ法
    により第２のシリコン酸化膜を堆積形成する第５の工程
    とを具備することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記第３の工程で形成された第１のシリ
    コン酸化膜、及び前記第５の工程で形成された第２のシ
    リコン酸化膜に含まれるＣｌの濃度はそれぞれ、１×１
    ０１８ａｔｏｍｓ／ｃｍ３以上で且つ２×１０２０ａｔ
    ｏｍｓ／ｃｍ３以下であることを特徴とする請求項４に
    記載の半導体装置の製造方法。
  6. 【請求項６】 前記第３ないし第５の工程の反応温度は
    ６５０℃ないし９５０℃で、反応圧力は０．２〜１．０
    Ｔｏｒｒであることを特徴とする請求項４または５に記
    載の半導体装置の製造方法。
  7. 【請求項７】 前記支燃性ガスはＮ２Ｏであることを特
    徴とする請求項４ないし６いずれか１つの項に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記第２のシリコン酸化膜上にポリシリ
    コン層を形成する第６の工程を更に具備することを特徴
    とする請求項４に記載の半導体装置の製造方法。
  9. 【請求項９】 前記第１ないし第６の工程で形成した積
    層構造膜をパターニングする第７の工程と、この第７の
    工程でパターニングされた積層構造膜をマスクにして前
    記半導体基板中に不純物をイオン注入し、熱処理を行っ
    て不純物拡散層を形成する第８の工程を更に具備するこ
    とを特徴とする請求項４に記載の半導体装置の製造方
    法。
  10. 【請求項１０】 半導体基板の主面に絶縁膜を形成する
    第１の工程と、この絶縁膜上にポリシリコン層を形成す
    る第２の工程と、上記ポリシリコン層上に減圧ＣＶＤ法
    により６５０℃ないし９５０℃の反応温度でＳｉＨ２Ｃ
    ｌ２及びＮ２Ｏをソースガスとして第１のシリコン酸化
    膜を堆積形成する第３の工程と、上記シリコン酸化膜上
    に減圧ＣＶＤ法により６５０℃ないし９５０℃の反応温
    度でＳｉＨ２Ｃｌ２及びＮＨ３をソースガスとしてシリ
    コン窒化膜を堆積形成する第４の工程と、上記シリコン
    窒化膜上に減圧ＣＶＤ法により６５０℃ないし９５０℃
    の反応温度でＳｉＨ２Ｃｌ３及びＮ２Ｏをソースガスと
    して第２のシリコン酸化膜を堆積形成する第５の工程と
    を具備し、上記第３ないし第５の工程で用いられるＳｉ
    Ｈ２Ｃｌ２は、これらの工程の移行時に連続して反応管
    に導入され、第３及び第５の工程で用いられるＮ２Ｏと
    第４の工程で用いられるＮＨ３は、工程の移行時に所定
    時間重複して反応管に導入することを特徴とする半導体
    装置の製造方法。
  11. 【請求項１１】 シリコン基板上にフィールド酸化膜を
    形成する工程と、上記シリコン基板上にＣＶＤ法により
    濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上で且つ２×
    １０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含むシリコン
    酸化膜を形成する工程と、上記シリコン酸化膜を窒化し
    てＳｉＯＮ膜を形成する工程と、上記ＳｉＯＮ膜上にポ
    リシリコン層を形成する工程とを具備することを特徴と
    する半導体装置の製造方法。
  12. 【請求項１２】 第１のポリシリコン層をパターニング
    する工程と、このパターニングしたポリシリコン層上に
    ＣＶＤ法により濃度が１×１０１８ａｔｏｍｓ／ｃｍ３
    以上で且つ２×１０２０ａｔｏｍｓ／ｃｍ３以下のＣｌ
    を含む第１のシリコン酸化膜を形成する工程と、上記第
    １のシリコン酸化膜を窒化して第１のＳｉＯＮ膜を形成
    する工程と、上記第１のＳｉＯＮ膜上にＳｉＮ膜を形成
    する工程と、上記ＳｉＮ膜上にＣＶＤ法により濃度が１
    ×１０１８ａｔｏｍｓ／ｃｍ３以上で且つ２×１０２０
    ａｔｏｍｓ／ｃｍ３以下のＣｌを含む第２のシリコン酸
    化膜を形成する工程と、上記第２のシリコン酸化膜を窒
    化して第２のＳｉＯＮ膜を形成する工程とを具備するこ
    とを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 前記第２のシリコン酸化膜上に第２の
    ポリシリコン層を形成する工程を更に具備することを特
    徴とする請求項１２に記載の半導体装置の製造方法。
  14. 【請求項１４】 半導体基板の主面に絶縁膜を形成する
    第１の工程と、この絶縁膜上にポリシリコン層を形成す
    る第２の工程と、上記ポリシリコン層上に減圧ＣＶＤ法
    により６５０℃ないし９５０℃の反応温度でＳｉＨ２Ｃ
    ｌ２及びＮ２Ｏをソースガスとして第１のシリコン酸化
    膜を堆積形成する第３の工程と、上記第１のシリコン酸
    化膜をＮＨ３を用いて窒化し、第１のＳｉＯＮ膜を形成
    する第４の工程と、上記第１のＳｉＯＮ膜上に減圧ＣＶ
    Ｄ法により６５０℃ないし９５０℃の反応温度でＳｉＨ
    ２Ｃｌ２及びＮＨ３をソースガスとしてシリコン窒化膜
    を堆積形成する第５の工程と、上記シリコン窒化膜上に
    減圧ＣＶＤ法により６５０℃ないし９５０℃の反応温度
    でＳｉＨ２Ｃｌ２及びＮ２Ｏをソースガスとして第２の
    シリコン酸化膜を堆積形成する第６の工程と、上記第２
    のシリコン酸化膜をＮＨ３を用いて窒化し、第２のＳｉ
    ＯＮ膜を形成する第７の工程とを具備し、上記第３ない
    し第６の工程で用いられるＳｉＨ２Ｃｌ２は、上記第３
    ないし第６の工程の間、連続して反応管に導入され、且
    つ上記第３及び第６の工程で用いられるＮ２Ｏと上記第
    ５の工程で用いられるＮＨ３は、ＳｉＨ２Ｃｌ２ととも
    に所定時間重複して反応管に導入されることを特徴とす
    る半導体装置の製造方法。
  15. 【請求項１５】 半導体基板の表面に絶縁膜を形成する
    第１の工程と、この絶縁膜上に減圧ＣＶＤ法により第１
    のポリシリコン層を形成する第２の工程と、上記第１の
    ポリシリコン層中に不純物をドープする第３の工程と、
    ＳｉＣｌ ４ ガスに水素を含まない支燃性ガスを反応させ
    た減圧ＣＶＤ法により、上記第１のポリシリコン層上に
    濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上で且つ２×
    １０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含む第１のシ
    リコン酸化膜を形成する第４の工程と、上記第１のシリ
    コン酸化膜上にシリコン窒化膜を形成する第５の工程
    と、ＳｉＣｌ ４ ガスに水素を含まない支燃性ガスを反応
    させた減圧ＣＶＤ法により、上記シリコン窒化膜上に濃
    度が１×１０１８ａｔｏｍｓ／ｃｍ３以上で且つ２×１
    ０２０ａｔｏｍｓ／ｃｍ３以下のＣｌを含む第２のシリ
    コン酸化膜を形成する第６の工程と、上記第２のシリコ
    ン酸化膜上に第２のポリシリコン層を形成する第７の工
    程と、上記第２のポリシリコン層中に不純物をドープす
    る第８の工程と、写真蝕刻法により上記第２のポリシリ
    コン層、上記第１のシリコン酸化膜、上記シリコン窒化
    膜、上記第１のシリコン酸化膜、及び上記第１のポリシ
    リコン層を順次エッチングしてパターニングする第９の
    工程とを具備することを特徴とする半導体装置の製造方
    法。
  16. 【請求項１６】 前記第９の工程で形成した積層構造膜
    をマスクにして前記半導体基板中に不純物をイオン注入
    し、熱処理を行って不純物拡散層を形成する第１０の工
    程を更に具備することを特徴とする請求項１５に記載の
    半導体装置の製造方法。
JP31084194A 1994-12-14 1994-12-14 半導体装置の製造方法 Expired - Fee Related JP3305901B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP31084194A JP3305901B2 (ja) 1994-12-14 1994-12-14 半導体装置の製造方法
US08/571,674 US5714399A (en) 1994-12-14 1995-12-13 Semiconductor device having insulation film whose breakdown voltage is improved and its manufacturing method
KR1019950049621A KR100253875B1 (ko) 1994-12-14 1995-12-14 반도체장치 및 그 제조방법(a semiconductor device and a method for manufacturing thereof)
US08/963,614 US6163050A (en) 1994-12-14 1997-11-04 Semiconductor device having insulation film whose breakdown voltage is improved and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP31084194A JP3305901B2 (ja) 1994-12-14 1994-12-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH08167599A JPH08167599A (ja) 1996-06-25
JP3305901B2 true JP3305901B2 (ja) 2002-07-24

Family

ID=18010040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31084194A Expired - Fee Related JP3305901B2 (ja) 1994-12-14 1994-12-14 半導体装置の製造方法

Country Status (3)

Country Link
US (2) US5714399A (ja)
JP (1) JP3305901B2 (ja)
KR (1) KR100253875B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
DE19803665A1 (de) * 1998-01-30 1999-09-02 Siemens Ag Transistor für analoge Schaltungsfunktionen
US6246076B1 (en) * 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
US6300187B2 (en) * 1998-11-24 2001-10-09 Micron Technology, Inc. Capacitor and method of forming a capacitor
TW418529B (en) * 1999-08-02 2001-01-11 Taiwan Semiconductor Mfg Method of fabricating DRAM capacitor
US6180538B1 (en) * 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device using rapid-thermal-chemical-vapor-deposition
KR100533969B1 (ko) * 2000-10-04 2005-12-07 주식회사 하이닉스반도체 이너 캐패시터의 전하저장 전극 형성방법
US20050132549A1 (en) * 2001-11-16 2005-06-23 Wong-Cheng Shih Method for making metal capacitors with low leakage currents for mixed-signal devices
US20030109111A1 (en) * 2001-12-06 2003-06-12 Macronix International Co., Ltd. Method for forming an ONO structure in one chamber
US6693321B1 (en) * 2002-05-15 2004-02-17 Advanced Micro Devices, Inc. Replacing layers of an intergate dielectric layer with high-K material for improved scalability
JP4164324B2 (ja) * 2002-09-19 2008-10-15 スパンション エルエルシー 半導体装置の製造方法
US8691647B1 (en) 2002-10-07 2014-04-08 Spansion Llc Memory devices containing a high-K dielectric layer
JP2006066884A (ja) * 2004-07-27 2006-03-09 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
US7872292B2 (en) * 2006-02-21 2011-01-18 United Microelectronics Corp. Capacitance dielectric layer and capacitor
KR101402103B1 (ko) * 2007-03-23 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US8283224B2 (en) * 2008-12-23 2012-10-09 Texas Instruments Incorporated Ammonia pre-treatment in the fabrication of a memory cell

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4007297A (en) * 1971-09-20 1977-02-08 Rca Corporation Method of treating semiconductor device to improve its electrical characteristics
DE2967538D1 (en) * 1978-06-14 1985-12-05 Fujitsu Ltd Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
US4725560A (en) * 1986-09-08 1988-02-16 International Business Machines Corp. Silicon oxynitride storage node dielectric
US4810673A (en) * 1986-09-18 1989-03-07 Texas Instruments Incorporated Oxide deposition method
US5506178A (en) * 1992-12-25 1996-04-09 Sony Corporation Process for forming gate silicon oxide film for MOS transistors
EP0617461B1 (en) * 1993-03-24 1997-09-10 AT&T Corp. Oxynitride dielectric process for IC manufacture
US5407870A (en) * 1993-06-07 1995-04-18 Motorola Inc. Process for fabricating a semiconductor device having a high reliability dielectric material
US5498577A (en) * 1994-07-26 1996-03-12 Advanced Micro Devices, Inc. Method for fabricating thin oxides for a semiconductor technology

Also Published As

Publication number Publication date
JPH08167599A (ja) 1996-06-25
KR100253875B1 (ko) 2000-04-15
US6163050A (en) 2000-12-19
KR960026943A (ko) 1996-07-22
US5714399A (en) 1998-02-03

Similar Documents

Publication Publication Date Title
JP3305901B2 (ja) 半導体装置の製造方法
US6326658B1 (en) Semiconductor device including an interface layer containing chlorine
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
US6069041A (en) Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms
US7262101B2 (en) Method of manufacturing a semiconductor integrated circuit device
KR100310825B1 (ko) 반도체장치의 캐패시터 및 그 제조방법
KR100234379B1 (ko) 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법
JP2004119978A (ja) メモリセルのための改良されたコンタクト
JP3247242B2 (ja) 半導体装置の製造方法
JPH1022467A (ja) 半導体装置及びその製造方法
JP2937886B2 (ja) 半導体素子の層間絶縁膜形成方法
JP3152215B2 (ja) 半導体装置の製造方法
JP2880039B2 (ja) 半導体装置の製造方法
US6808977B2 (en) Method of manufacturing semiconductor device
JPH0454390B2 (ja)
US6323098B1 (en) Manufacturing method of a semiconductor device
GB2318451A (en) Fabricating a semiconductor device
US6893913B2 (en) Method for forming capacitor of semiconductor device
JPH09213942A (ja) 半導体装置およびその製造方法
KR101255764B1 (ko) 반도체 소자의 캐패시터 제조 방법
JPH10335500A (ja) 半導体装置の製造方法
JPH0669518A (ja) 半導体装置の製造方法
KR100332134B1 (ko) 반도체소자의게이트전극형성방법
JP2000323679A (ja) 半導体装置およびその製造方法
JPH11243189A (ja) 集積回路においてゲートレベル相互接続を形成する方法、ゲートレベル相互接続集積回路及びゲートレベル相互接続内のふっ素濃度の全体的なレベルを制御する方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020416

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090510

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees