JPH06302816A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06302816A JPH06302816A JP5090218A JP9021893A JPH06302816A JP H06302816 A JPH06302816 A JP H06302816A JP 5090218 A JP5090218 A JP 5090218A JP 9021893 A JP9021893 A JP 9021893A JP H06302816 A JPH06302816 A JP H06302816A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/62—Fin field-effect transistors [FinFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 縦型超薄膜トランジスタとした際に、上端部
のチャネル部の電界強度を改善し、良好なトランジスタ
のスイッチング特性が得られる半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側には、ドレイン領域２２、
ソース領域２４が形成されて、このドレイン領域２２、
ソース領域２４に挟まれた領域にチャネル領域２６が形
成されている。また、基板１０および突出部２０の表面
はすべてＳｉＯ2 で形成される酸化膜３０によって覆わ
れており、チャネル領域２６の表面にはゲート電極３２
が形成されている。更に、突出部２０のｎ+ 型ドレイン
領域２２、ｎ+ 型のソース領域２４上端部はｐ型の導電
層３４を有している。このため、チャネル領域２６の上
端部とドレイン領域２２及びソース領域２４上端部とは
同導電性となり、従って、Ｓｉ突出部２０上端部のチャ
ネル部はチャネルとして動作せず、チャネル上端部がチ
ャネルその他の部分より低いゲート電圧でオンセットす
ることを防ぐことができる。
のチャネル部の電界強度を改善し、良好なトランジスタ
のスイッチング特性が得られる半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側には、ドレイン領域２２、
ソース領域２４が形成されて、このドレイン領域２２、
ソース領域２４に挟まれた領域にチャネル領域２６が形
成されている。また、基板１０および突出部２０の表面
はすべてＳｉＯ2 で形成される酸化膜３０によって覆わ
れており、チャネル領域２６の表面にはゲート電極３２
が形成されている。更に、突出部２０のｎ+ 型ドレイン
領域２２、ｎ+ 型のソース領域２４上端部はｐ型の導電
層３４を有している。このため、チャネル領域２６の上
端部とドレイン領域２２及びソース領域２４上端部とは
同導電性となり、従って、Ｓｉ突出部２０上端部のチャ
ネル部はチャネルとして動作せず、チャネル上端部がチ
ャネルその他の部分より低いゲート電圧でオンセットす
ることを防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタ形成している場合が多い。この場合に
は、ゲート領域を薄い絶縁層を介しゲート電極で覆った
状態でその両側の領域にイオンをドープして、ソース領
域、ドレイン領域を形成しＭＯＳトランジスタを半導体
基板の所定領域に形成している。そして、このような半
導体装置のＭＯＳトランジスタを微細化していくと、各
種の問題が生じる。すなわち、ドレイン付近の電界増加
に伴いドレイン空乏層がソース近傍の電位障壁近くまで
伸びパンチスルー電流が発生するなどの短チャネル効果
が発生したり、チャネル内における電界強度の増加に伴
いキャリアのエネルギーが増加し衝突電離により電子正
孔対が発生するホットキャリア効果が発生したり、さら
にチャネルの垂直方向の電界が大きくなりキャリアの移
動度が小さくなったり、隣接する素子との素子分離が十
分行えなくなる等の問題が発生する。従って、従来の半
導体装置では、そのゲート長をサブミクロン程度以下と
すると、十分な性能、信頼性を保持できないという問題
点があった。
【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
【０００６】そこで、本願発明者らは、超薄膜トランジ
スタに類似の効果を得られる半導体装置として、Ｓｉ基
板上に突出部を設け、この突出部内にソース、チャネ
ル、ドレイン領域を設ける縦型超薄膜トランジスタを特
願平４−１７１７６号で提案している。すなわち、この
縦型超薄膜トランジスタは、Ｓｉ基板上に突起部を異方
性エッチングによって形成している。そして、絶縁体膜
（いわゆる、ゲート酸化膜）を介し配置されたゲート電
極が、この突起部の中央部分にカバーしており、ゲート
電極の内側をチャネル領域とし、その両側がドレイン領
域、ソース領域とされている。そして、ゲート電極の電
位を変更することにより、チャネル領域の状態を変化さ
せ、ソース及びドレイン領域間の導通を制御できる。一
方、ドレイン領域、ソース領域及びチャネル領域の下方
に、基板の組成がそのまま残る素子分離部を形成してい
る。
スタに類似の効果を得られる半導体装置として、Ｓｉ基
板上に突出部を設け、この突出部内にソース、チャネ
ル、ドレイン領域を設ける縦型超薄膜トランジスタを特
願平４−１７１７６号で提案している。すなわち、この
縦型超薄膜トランジスタは、Ｓｉ基板上に突起部を異方
性エッチングによって形成している。そして、絶縁体膜
（いわゆる、ゲート酸化膜）を介し配置されたゲート電
極が、この突起部の中央部分にカバーしており、ゲート
電極の内側をチャネル領域とし、その両側がドレイン領
域、ソース領域とされている。そして、ゲート電極の電
位を変更することにより、チャネル領域の状態を変化さ
せ、ソース及びドレイン領域間の導通を制御できる。一
方、ドレイン領域、ソース領域及びチャネル領域の下方
に、基板の組成がそのまま残る素子分離部を形成してい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいて、チャネル領域の上端
部は、その上方のゲート電圧のみならず、Ｓｉ突出部の
側壁のゲート電圧の影響も受けるため、電界が密になっ
ている。従って、Ｓｉ突出部上端部のチャネル部は、Ｓ
ｉ突出部側壁のチャネル部よりも低いゲート電圧でオン
セットしてしまい、トランジスタのスイッチング特性が
悪化するという問題点があった。
縦型超薄膜トランジスタにおいて、チャネル領域の上端
部は、その上方のゲート電圧のみならず、Ｓｉ突出部の
側壁のゲート電圧の影響も受けるため、電界が密になっ
ている。従って、Ｓｉ突出部上端部のチャネル部は、Ｓ
ｉ突出部側壁のチャネル部よりも低いゲート電圧でオン
セットしてしまい、トランジスタのスイッチング特性が
悪化するという問題点があった。
【０００８】本発明は、上記問題点を解決することを課
題としてなされたものであり、縦型超薄膜トランジスタ
とした際に、チャネルの上端部がチャネルのその他の部
分より低いゲート電圧でオンセットすることを防ぎ、良
好なトランジスタのスイッチング特性が得られる半導体
装置を提供することを目的とする。
題としてなされたものであり、縦型超薄膜トランジスタ
とした際に、チャネルの上端部がチャネルのその他の部
分より低いゲート電圧でオンセットすることを防ぎ、良
好なトランジスタのスイッチング特性が得られる半導体
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域とを設け、そのチャネル領域に絶
縁体膜を介して電界を印加するゲート電極を設けた電界
トランジスタを有する半導体装置であって、前記ソース
領域及びドレイン領域の上端部は、その各々の領域の導
電性とは異なり、前記チャネル領域と同一の導電性から
なる層を有することを特徴とする。
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域とを設け、そのチャネル領域に絶
縁体膜を介して電界を印加するゲート電極を設けた電界
トランジスタを有する半導体装置であって、前記ソース
領域及びドレイン領域の上端部は、その各々の領域の導
電性とは異なり、前記チャネル領域と同一の導電性から
なる層を有することを特徴とする。
【００１０】
【作用】本発明に係る半導体装置において、ソース領域
及びドレイン領域の上端部に、その各々の領域の導電性
とは異なり、かつチャネル領域と同一の導電性からなる
層を形成したので、チャネル領域の上端部とソース・ド
レイン領域上端部とは同導電性となる。このため、Ｓｉ
突出部上端部のチャネル部はチャネルとして動作せず、
その上方のゲート電圧の影響を弱められる。
及びドレイン領域の上端部に、その各々の領域の導電性
とは異なり、かつチャネル領域と同一の導電性からなる
層を形成したので、チャネル領域の上端部とソース・ド
レイン領域上端部とは同導電性となる。このため、Ｓｉ
突出部上端部のチャネル部はチャネルとして動作せず、
その上方のゲート電圧の影響を弱められる。
【００１１】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。
面に基づいて説明する。
【００１２】図１は、上述のようにして製造された半導
体装置の構成を説明するための斜視図である。
体装置の構成を説明するための斜視図である。
【００１３】ｐ型のＳｉ基板１０の上部には、突出部２
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
【００１４】また、基板１０および突出部２０の表面は
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
すべてＳｉＯ2 で形成される酸化膜３０によって覆われ
ており、チャネル領域２６の表面にはゲート電極３２が
形成されている。このため、この酸化膜３０はゲート酸
化膜として機能する。また、ゲート電極３２は、外部と
の電気的接続のため、基板１０の所定の端部まで引き回
されている。
【００１５】更に、突出部２０のｎ+ 型ドレイン領域２
２、ｎ+ 型のソース領域２４上端部はｐ型の導電層３４
が形成されている。このため、チャネル領域２６の上端
部とソース・ドレイン領域上端部とは同導電性となり、
従って、Ｓｉ突出部２０上端部のチャネル部はチャネル
として動作せず、その上方のゲート電圧の影響を弱めら
れる。
２、ｎ+ 型のソース領域２４上端部はｐ型の導電層３４
が形成されている。このため、チャネル領域２６の上端
部とソース・ドレイン領域上端部とは同導電性となり、
従って、Ｓｉ突出部２０上端部のチャネル部はチャネル
として動作せず、その上方のゲート電圧の影響を弱めら
れる。
【００１６】このような半導体装置では、突出部２０内
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
に１つのＭＯＳトランジスタが構成されている。従っ
て、ドレイン領域２２、ソース領域２４にそれぞれドレ
イン電極、ソース電極を接続すれば、ゲート電極３２へ
の電圧の印加によって、チャネル領域２６の電位を制御
しドレイン領域２２→ソース領域２４間の電流を制御す
ることができる。この例では、形成されているＭＯＳト
ランジスタがｎチャネルであるため、ゲート電極に正の
電圧を印加することによって、電流が流れる。
【００１７】特に、本実施例の装置によれば、突出部２
０の上端部で酸化膜３０の下方に、所定の膜厚の酸化膜
１２が設けられている。従ってこのゲート酸化膜は、こ
の部分の膜厚が側壁膜厚より厚くなっている、このた
め、チャネル領域２６の上端部のチャネル部において、
その上端部のゲート電圧の影響が弱められ、このチャネ
ル部の閾値電圧が従来より高くなって、他の部分に先駆
けてオンセットされることを重ねて防ぐ効果がある。
０の上端部で酸化膜３０の下方に、所定の膜厚の酸化膜
１２が設けられている。従ってこのゲート酸化膜は、こ
の部分の膜厚が側壁膜厚より厚くなっている、このた
め、チャネル領域２６の上端部のチャネル部において、
その上端部のゲート電圧の影響が弱められ、このチャネ
ル部の閾値電圧が従来より高くなって、他の部分に先駆
けてオンセットされることを重ねて防ぐ効果がある。
【００１８】一方、前述の素子分離部２８は基板１０の
一部である。そこで、衝突電離によって発生する基板と
同極性の余剰キャリア（本例の場合、正孔）が基板１０
に排出されることになり、チャネル領域２６に溜まるこ
とがない。従って、ＳＯＩに見られるような余剰キャリ
アの蓄積に伴うキンク（Ｋｉｎｋ）現象の発生がなく、
また余剰の正孔による疑似短チャネル効果の発生がな
い。また、消費電力により発生した熱が基板１０に容易
に拡散するため、チャネル領域２６の加熱を防止するこ
とができる。
一部である。そこで、衝突電離によって発生する基板と
同極性の余剰キャリア（本例の場合、正孔）が基板１０
に排出されることになり、チャネル領域２６に溜まるこ
とがない。従って、ＳＯＩに見られるような余剰キャリ
アの蓄積に伴うキンク（Ｋｉｎｋ）現象の発生がなく、
また余剰の正孔による疑似短チャネル効果の発生がな
い。また、消費電力により発生した熱が基板１０に容易
に拡散するため、チャネル領域２６の加熱を防止するこ
とができる。
【００１９】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
【００２０】また、本発明に係る半導体装置の製造方法
について、図面に基づいて説明する。
について、図面に基づいて説明する。
【００２１】本実施例の半導体装置の製造方法につい
て、図２及び図３に基づいて説明する。まず、第一の実
施例は図２に示されるように、Ｓｉ単結晶からなる基板
１０表面上に、ＳｉＯ2 膜（またはＳｉＮ膜）による線
幅０．１μｍ程度の線状パターンを形成する（Ｓ１）。
この線状パターンの形成は、電子（ＥＢ）ビーム描画露
光装置および多層レジスト露光技術などを利用した超微
細パターニング技術によって行う。そして、このＳｉＯ
2 （またはＳｉＮ）線状パターンをマスクとして、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など
によって基板１０に異方性エッチングを施し、所定の凹
部４０を形成して突出部２０を形成する（Ｓ２）。次
に、このマスクとして機能したＳｉＯ2 パターン１２を
除去することなく、基板１０の全表面を熱酸化しＳｉＯ
2 酸化膜３０を形成する（Ｓ３）。そして、全表面にポ
リシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通
常のフォトリソグラフィにより、ゲート電極３２を形成
する（Ｓ５）。その後、イオン注入によりドレイン領域
２２、ソース領域２４を形成する（本実施例では、例え
ばリンの注入によるｎ+ 領域の形成）。ここで、このイ
オン注入は、不純物の照射方向をマスク、電圧印加など
によって斜め方向のみに限定する斜入射イオン注入装置
によって行う（Ｓ６）。
て、図２及び図３に基づいて説明する。まず、第一の実
施例は図２に示されるように、Ｓｉ単結晶からなる基板
１０表面上に、ＳｉＯ2 膜（またはＳｉＮ膜）による線
幅０．１μｍ程度の線状パターンを形成する（Ｓ１）。
この線状パターンの形成は、電子（ＥＢ）ビーム描画露
光装置および多層レジスト露光技術などを利用した超微
細パターニング技術によって行う。そして、このＳｉＯ
2 （またはＳｉＮ）線状パターンをマスクとして、ＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）など
によって基板１０に異方性エッチングを施し、所定の凹
部４０を形成して突出部２０を形成する（Ｓ２）。次
に、このマスクとして機能したＳｉＯ2 パターン１２を
除去することなく、基板１０の全表面を熱酸化しＳｉＯ
2 酸化膜３０を形成する（Ｓ３）。そして、全表面にポ
リシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通
常のフォトリソグラフィにより、ゲート電極３２を形成
する（Ｓ５）。その後、イオン注入によりドレイン領域
２２、ソース領域２４を形成する（本実施例では、例え
ばリンの注入によるｎ+ 領域の形成）。ここで、このイ
オン注入は、不純物の照射方向をマスク、電圧印加など
によって斜め方向のみに限定する斜入射イオン注入装置
によって行う（Ｓ６）。
【００２２】従って、ドレイン領域２２、ソース領域２
４の上端部には厚めのＳｉＯ2 酸化膜３０が形成されて
いるので、斜めイオン注入をする際に、この上端部の近
傍部は他の部分に比べｎ+ 型の不純物が注入されにく
い。このため、ｐ型のままもしくはｎ- 型の導電層３４
として残留し、チャネル領域２６の上端部とソース領域
２６・ドレイン領域２４上端部とは同導電性となり、Ｓ
ｉ突出部上端部のチャネル部はチャネルとして動作せ
ず、その上方のゲート電圧の影響を弱められる。これに
よって、Ｓｉ突出部２０の上端部のチャネル部におい
て、その上方のゲート電圧の影響が弱められたので、こ
の部分の閾値電圧が従来より高くなり、他の部分に先駆
けてオンセットされることがない。
４の上端部には厚めのＳｉＯ2 酸化膜３０が形成されて
いるので、斜めイオン注入をする際に、この上端部の近
傍部は他の部分に比べｎ+ 型の不純物が注入されにく
い。このため、ｐ型のままもしくはｎ- 型の導電層３４
として残留し、チャネル領域２６の上端部とソース領域
２６・ドレイン領域２４上端部とは同導電性となり、Ｓ
ｉ突出部上端部のチャネル部はチャネルとして動作せ
ず、その上方のゲート電圧の影響を弱められる。これに
よって、Ｓｉ突出部２０の上端部のチャネル部におい
て、その上方のゲート電圧の影響が弱められたので、こ
の部分の閾値電圧が従来より高くなり、他の部分に先駆
けてオンセットされることがない。
【００２３】このイオン注入の後、ソース及びドレイン
領域の酸化膜を除去したのち、必要に応じてアニール処
理を行って各領域の結晶構造等を調整する。
領域の酸化膜を除去したのち、必要に応じてアニール処
理を行って各領域の結晶構造等を調整する。
【００２４】次に、第二の実施例を図３にて説明する。
【００２５】基板１０表面上に、ＳｉＯ2 膜（またはＳ
ｉＮ膜）による線状パターンを形成し、このＳｉＯ
2 （またはＳｉＮ）線状パターンをマスクとして、ＲＩ
Ｅなどによって基板１０に異方性エッチングを施し、所
定の凹部４０を形成して突出部２０を形成する（Ｓ１〜
Ｓ２）。次に、このマスクとして機能したＳｉＯ2 パタ
ーン１２を除去し、基板１０の全表面を熱酸化しＳｉＯ
2 酸化膜３０を形成する（Ｓ３）。そして、全表面にポ
リシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通
常のフォトリソグラフィにより、ゲート電極３２を形成
する（Ｓ５）。その後、イオン注入によりドレイン領域
２２、ソース領域２４を形成する（本実施例では、例え
ばリンの注入によるｎ+ 領域の形成）。ここで、このイ
オン注入は、不純物の照射方向をマスク、電圧印加など
によって斜め方向のみに限定する斜入射イオン注入装置
によって行う（Ｓ６）。その後、ドレイン領域２２、ソ
ース領域２４の上端部にその上方から前述の不純物とは
導電性の異なる不純物（本実施例ではｐ+ 型の不純物、
例えばボロン）を垂直にイオン注入する（Ｓ７）。
ｉＮ膜）による線状パターンを形成し、このＳｉＯ
2 （またはＳｉＮ）線状パターンをマスクとして、ＲＩ
Ｅなどによって基板１０に異方性エッチングを施し、所
定の凹部４０を形成して突出部２０を形成する（Ｓ１〜
Ｓ２）。次に、このマスクとして機能したＳｉＯ2 パタ
ーン１２を除去し、基板１０の全表面を熱酸化しＳｉＯ
2 酸化膜３０を形成する（Ｓ３）。そして、全表面にポ
リシリコン層Ｐｏｌｙ−Ｓｉを形成した（Ｓ４）後、通
常のフォトリソグラフィにより、ゲート電極３２を形成
する（Ｓ５）。その後、イオン注入によりドレイン領域
２２、ソース領域２４を形成する（本実施例では、例え
ばリンの注入によるｎ+ 領域の形成）。ここで、このイ
オン注入は、不純物の照射方向をマスク、電圧印加など
によって斜め方向のみに限定する斜入射イオン注入装置
によって行う（Ｓ６）。その後、ドレイン領域２２、ソ
ース領域２４の上端部にその上方から前述の不純物とは
導電性の異なる不純物（本実施例ではｐ+ 型の不純物、
例えばボロン）を垂直にイオン注入する（Ｓ７）。
【００２６】従って、ドレイン領域２２、ソース領域２
４の上端部は先のイオン注入によってｎ+ 型となったと
しても、後にｐ+ 型の不純物が注入されるのでｐ型の導
電層３４となる。このため、第一の実施例と同様に、チ
ャネル領域２６の上端部とソース領域２６・ドレイン領
域２４上端部とは同導電性となり、Ｓｉ突出部２０上端
部のチャネル部はチャネルとして動作せず、その上方の
ゲート電圧の影響を弱められ、その部分の閾値電圧が従
来より高くなり、他の部分に先駆けてオンセットされる
ことがない。
４の上端部は先のイオン注入によってｎ+ 型となったと
しても、後にｐ+ 型の不純物が注入されるのでｐ型の導
電層３４となる。このため、第一の実施例と同様に、チ
ャネル領域２６の上端部とソース領域２６・ドレイン領
域２４上端部とは同導電性となり、Ｓｉ突出部２０上端
部のチャネル部はチャネルとして動作せず、その上方の
ゲート電圧の影響を弱められ、その部分の閾値電圧が従
来より高くなり、他の部分に先駆けてオンセットされる
ことがない。
【００２７】更に、斜イオン注入ののち、両領域に注入
された不純物と導電性の異なる不純物を垂直に注入する
ので、斜めイオン注入の際に、不純物が突出部２０の側
面によって一部反射され、突出部２０間に存在する基板
表面付近に注入されたとしても、電荷を中和することが
できる。従って、この基板表面付近にはチャネルとなら
ない。
された不純物と導電性の異なる不純物を垂直に注入する
ので、斜めイオン注入の際に、不純物が突出部２０の側
面によって一部反射され、突出部２０間に存在する基板
表面付近に注入されたとしても、電荷を中和することが
できる。従って、この基板表面付近にはチャネルとなら
ない。
【００２８】なお、この垂直イオン注入は、この段階で
はなく、先の凹部４０形成後、Ｐｏｌｙ−Ｓｉ生面形成
の前に行ってもよい。
はなく、先の凹部４０形成後、Ｐｏｌｙ−Ｓｉ生面形成
の前に行ってもよい。
【００２９】このイオン注入の後、ソース及びドレイン
領域の酸化膜を除去したのち、必要に応じてアニール処
理を行って各領域の結晶構造等を調整する。
領域の酸化膜を除去したのち、必要に応じてアニール処
理を行って各領域の結晶構造等を調整する。
【００３０】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、ソース領域及びドレイン領域の上端部
に、その各々の領域の導電性とは異なり、かつチャネル
領域と同一の導電性からなる層を形成したので、チャネ
ル領域の上端部とソース・ドレイン領域上端部とは同導
電性となる。このため、Ｓｉ突出部上端部のチャネル部
はチャネルとして動作せず、その上方のゲート電圧の影
響を弱められる。
体装置によれば、ソース領域及びドレイン領域の上端部
に、その各々の領域の導電性とは異なり、かつチャネル
領域と同一の導電性からなる層を形成したので、チャネ
ル領域の上端部とソース・ドレイン領域上端部とは同導
電性となる。このため、Ｓｉ突出部上端部のチャネル部
はチャネルとして動作せず、その上方のゲート電圧の影
響を弱められる。
【００３１】また、Ｓｉ突出部の上端部のチャネル部に
おいて、その上方のゲート電圧の影響が弱められたの
で、Ｓｉ突出部上端のチャネル部の閾値電圧が従来より
高くなり、この部分が他の部分に先駆けてオンセットさ
れることがない。
おいて、その上方のゲート電圧の影響が弱められたの
で、Ｓｉ突出部上端のチャネル部の閾値電圧が従来より
高くなり、この部分が他の部分に先駆けてオンセットさ
れることがない。
【００３２】更に、ソース・ドレイン領域形成のための
斜イオン注入ののち、両領域に注入された不純物と導電
性の異なる不純物を垂直に注入するので、斜めイオン注
入の際に、不純物が突出部の側面によって一部反射さ
れ、突出部間に存在する基板表面付近に注入され、この
部分の不純物濃度が薄くなるか、もしくは基板と逆の極
性となったとしても、これを打ち消し、この部分の基板
不純物濃度を高くすることができる。従って、この基板
表面付近はチャネルとはならない。
斜イオン注入ののち、両領域に注入された不純物と導電
性の異なる不純物を垂直に注入するので、斜めイオン注
入の際に、不純物が突出部の側面によって一部反射さ
れ、突出部間に存在する基板表面付近に注入され、この
部分の不純物濃度が薄くなるか、もしくは基板と逆の極
性となったとしても、これを打ち消し、この部分の基板
不純物濃度を高くすることができる。従って、この基板
表面付近はチャネルとはならない。
【図１】半導体装置の構成を示す斜視図である。
【図２】半導体装置の製造工程の第一の実施例の説明図
である。
である。
【図３】半導体装置の製造工程の第二の実施例の説明図
である。
である。
１０ 基板 １２ 線上パターン用酸化膜 ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極 ３４ ｐ型導電層 ４０ 凹部
Claims (1)
- 【請求項１】 半導体基板上に素子領域を突出形成し、
ここにソース領域と、ドレイン領域と、該ソース領域及
びドレイン領域間にチャネル領域と、を設け、そのチャ
ネル領域に絶縁体膜を介して電界を印加するゲート電極
を設けた電界トランジスタを有する半導体装置であっ
て、 前記ソース領域及びドレイン領域の上端部は、その各々
の領域の導電性とは異なり、前記チャネル領域と同一の
導電性からなる層を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090218A JPH06302816A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090218A JPH06302816A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06302816A true JPH06302816A (ja) | 1994-10-28 |
Family
ID=13992352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5090218A Pending JPH06302816A (ja) | 1993-04-16 | 1993-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06302816A (ja) |
-
1993
- 1993-04-16 JP JP5090218A patent/JPH06302816A/ja active Pending
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