JPH06309082A - キースキャン回路 - Google Patents
キースキャン回路Info
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- JPH06309082A JPH06309082A JP5115424A JP11542493A JPH06309082A JP H06309082 A JPH06309082 A JP H06309082A JP 5115424 A JP5115424 A JP 5115424A JP 11542493 A JP11542493 A JP 11542493A JP H06309082 A JPH06309082 A JP H06309082A
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- 239000000872 buffer Substances 0.000 claims abstract description 32
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 238000001514 detection method Methods 0.000 claims description 4
- 230000002265 prevention Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000003825 pressing Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Input From Keyboards Or The Like (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 キーの二重押下により、ハイレベルの出力ポ
ートからローレベルの出力ポートに大電流が流れ込む恐
れがある。このため通常出力ポートと出力線との間に逆
流防止用ダイオードが挿入されているが、この逆流防止
用ダイオードの代わりにバッファを使用し、作業の改善
を図る。 【構成】 ＣＰＵ部１のＯＵＴ０１の出力ポートには、
スキャンにより順次出力データが送られてくる。このＯ
ＵＴ０１の出力ポートからハイレベルの出力データがＢ
Ｆ１バッファに送出され、ＯＮの状態のＢＦ１バッファ
からハイレベルの出力が出力線Ｌ１に出力される。ハイ
レベルの出力データが出力されない時の各バッファはＯ
ＦＦの状態であり、出力線は出力回路から切り放された
ハイインピーダンスとなる。従って、キーを二重押した
場合でも大電流が出力ポートに流れ込むことなくキース
キャンできる。Ｐ．Ｄ．Ｒ．は各入力ポートに付随して
いる数十ＫΩのプルダウン抵抗である。
ートからローレベルの出力ポートに大電流が流れ込む恐
れがある。このため通常出力ポートと出力線との間に逆
流防止用ダイオードが挿入されているが、この逆流防止
用ダイオードの代わりにバッファを使用し、作業の改善
を図る。 【構成】 ＣＰＵ部１のＯＵＴ０１の出力ポートには、
スキャンにより順次出力データが送られてくる。このＯ
ＵＴ０１の出力ポートからハイレベルの出力データがＢ
Ｆ１バッファに送出され、ＯＮの状態のＢＦ１バッファ
からハイレベルの出力が出力線Ｌ１に出力される。ハイ
レベルの出力データが出力されない時の各バッファはＯ
ＦＦの状態であり、出力線は出力回路から切り放された
ハイインピーダンスとなる。従って、キーを二重押した
場合でも大電流が出力ポートに流れ込むことなくキース
キャンできる。Ｐ．Ｄ．Ｒ．は各入力ポートに付随して
いる数十ＫΩのプルダウン抵抗である。
Description
【０００１】
【産業上の利用分野】本発明は、例えばボタン電話機等
に使用されているキーの押下を検出するキースキャン回
路に関し、特にマトリクス方式を用いた押下キーを認識
するキースキャン回路に関する。
に使用されているキーの押下を検出するキースキャン回
路に関し、特にマトリクス方式を用いた押下キーを認識
するキースキャン回路に関する。
【０００２】
【従来の技術】従来のキースキャン回路を図６に基づい
て、動作を図７に基づいて説明する。先ず図６におい
て、ＯＵＴ０１〜ＯＵＴ０４はスキャンにより順次送出
されてくる出力データの出力ポートであり、Ｌ１〜Ｌ４
はこの出力ポートＯＵＴ０１〜ＯＵＴ０４に接続されて
いる出力線である。ＩＮ０１〜ＩＮ０４はキーの押下を
検出するための検出データを入力する入力ポートであ
り、Ｒ１〜Ｒ４はこの入力ポートＩＮ０１〜ＩＮ０４に
接続されている入力線である。これらの出力線Ｌ１〜Ｌ
４と入力線Ｒ１〜Ｒ４はマトリクス状に配線されてい
る。これらの出力線Ｌ１〜Ｌ４と入力線Ｒ１〜Ｒ４の交
点にはキーの押下げにより閉路となるキーＳ１〜Ｓ９，
Ｓ＊，Ｓ０，Ｓ＃が接続されている。なお、出力ポート
ＯＵＴ０１〜ＯＵＴ０４，入力ポートＩＮ０１〜ＩＮ０
４はＣＰＵ部１に内蔵されている。２は逆流防止用ダイ
オードである。
て、動作を図７に基づいて説明する。先ず図６におい
て、ＯＵＴ０１〜ＯＵＴ０４はスキャンにより順次送出
されてくる出力データの出力ポートであり、Ｌ１〜Ｌ４
はこの出力ポートＯＵＴ０１〜ＯＵＴ０４に接続されて
いる出力線である。ＩＮ０１〜ＩＮ０４はキーの押下を
検出するための検出データを入力する入力ポートであ
り、Ｒ１〜Ｒ４はこの入力ポートＩＮ０１〜ＩＮ０４に
接続されている入力線である。これらの出力線Ｌ１〜Ｌ
４と入力線Ｒ１〜Ｒ４はマトリクス状に配線されてい
る。これらの出力線Ｌ１〜Ｌ４と入力線Ｒ１〜Ｒ４の交
点にはキーの押下げにより閉路となるキーＳ１〜Ｓ９，
Ｓ＊，Ｓ０，Ｓ＃が接続されている。なお、出力ポート
ＯＵＴ０１〜ＯＵＴ０４，入力ポートＩＮ０１〜ＩＮ０
４はＣＰＵ部１に内蔵されている。２は逆流防止用ダイ
オードである。
【０００３】図７は上記キースキャン回路におけるタイ
ミングチャートである。図において、キーＳ２とキーＳ
５の二重押下により、同時に押された（１），（２）の
期間は出力線Ｌ１とＬ２は互いに短絡状態となる。この
（１）の期間は出力ポートＯＵＴ０１の出力線Ｌ１はハ
イレベルのＶDDであり、出力ポートＯＵＴ０２の出力線
Ｌ２はローレベルのＧＮＤである。また、（２）の期間
は出力ポートＯＵＴ０２の出力線Ｌ２はハイレベルのＶ
DDであり、出力ポートＯＵＴ０１の出力線Ｌ１はローレ
ベルのＧＮＤである。従って（１）の期間では出力ポー
トＯＵＴ０２に大電流が流れ込む恐れがあり、（２）の
期間では出力ポートＯＵＴ０１に大電流が流れ込む恐れ
がある。このように、キーを二重押した場合には、ＣＰ
Ｕ部１の出力ポートが互いに短絡され、出力が衝突す
る。この時、短絡した出力ポートの一方がハイレベルで
もう一方がローレベルであるとローレべルの出力ポート
に大電流が流れ込む恐れがある。また、出力ポートＯＵ
Ｔ０１とＯＵＴ０２は入力ポートＩＮ０３とも短絡され
た状態にあるので、出力ポートどうしが短絡することで
ＩＮ０３の電位が不安定となり、キーの誤認識の原因と
なり得る。このため通常出力ポートＯＵＴ０１〜ＯＵＴ
０４と出力線Ｌ１〜Ｌ４との間に逆流防止用ダイオード
２が挿入されている。
ミングチャートである。図において、キーＳ２とキーＳ
５の二重押下により、同時に押された（１），（２）の
期間は出力線Ｌ１とＬ２は互いに短絡状態となる。この
（１）の期間は出力ポートＯＵＴ０１の出力線Ｌ１はハ
イレベルのＶDDであり、出力ポートＯＵＴ０２の出力線
Ｌ２はローレベルのＧＮＤである。また、（２）の期間
は出力ポートＯＵＴ０２の出力線Ｌ２はハイレベルのＶ
DDであり、出力ポートＯＵＴ０１の出力線Ｌ１はローレ
ベルのＧＮＤである。従って（１）の期間では出力ポー
トＯＵＴ０２に大電流が流れ込む恐れがあり、（２）の
期間では出力ポートＯＵＴ０１に大電流が流れ込む恐れ
がある。このように、キーを二重押した場合には、ＣＰ
Ｕ部１の出力ポートが互いに短絡され、出力が衝突す
る。この時、短絡した出力ポートの一方がハイレベルで
もう一方がローレベルであるとローレべルの出力ポート
に大電流が流れ込む恐れがある。また、出力ポートＯＵ
Ｔ０１とＯＵＴ０２は入力ポートＩＮ０３とも短絡され
た状態にあるので、出力ポートどうしが短絡することで
ＩＮ０３の電位が不安定となり、キーの誤認識の原因と
なり得る。このため通常出力ポートＯＵＴ０１〜ＯＵＴ
０４と出力線Ｌ１〜Ｌ４との間に逆流防止用ダイオード
２が挿入されている。
【０００４】
【発明が解決しようとする課題】しかし、従来のキース
キャン回路では逆流防止用ダイオード２を出力ポートＯ
ＵＴ０１〜ＯＵＴ０４との出力線Ｌ１〜Ｌ４と間に設け
ているので、キー回路の配線が複雑になり、作業性が悪
くて生産効率の障害となっている。
キャン回路では逆流防止用ダイオード２を出力ポートＯ
ＵＴ０１〜ＯＵＴ０４との出力線Ｌ１〜Ｌ４と間に設け
ているので、キー回路の配線が複雑になり、作業性が悪
くて生産効率の障害となっている。
【０００５】本発明はこのような点に鑑みてなされたも
のであり、逆流防止用ダイオード使用しないキースキャ
ン回路を提供することを目的とする。また、３ステート
出力バッファ回路を用いることでキーの誤認識を無くす
ことができる。
のであり、逆流防止用ダイオード使用しないキースキャ
ン回路を提供することを目的とする。また、３ステート
出力バッファ回路を用いることでキーの誤認識を無くす
ことができる。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明のキースキャン回路は、スキャンにより順次送
られてくる出力データを送出する出力ポートからの出力
線と、キーの押下を検出するための検出データを入力す
る入力ポートへの入力線とをマトリクス状に配線し、そ
の交点にキーを接続したキースキャン回路において、前
記各入力ポートにはプルダウン抵抗を付加し、前記各出
力ポートにはＰ−ｃｈオープンドレイン出力を用いたこ
とに特徴を有している。
に本発明のキースキャン回路は、スキャンにより順次送
られてくる出力データを送出する出力ポートからの出力
線と、キーの押下を検出するための検出データを入力す
る入力ポートへの入力線とをマトリクス状に配線し、そ
の交点にキーを接続したキースキャン回路において、前
記各入力ポートにはプルダウン抵抗を付加し、前記各出
力ポートにはＰ−ｃｈオープンドレイン出力を用いたこ
とに特徴を有している。
【０００７】また、本発明のキースキャン回路は、スキ
ャンにより順次送られてくる出力データを送出する出力
ポートからの出力線と、キーの押下を検出するための検
出データを入力する入力ポートへの入力線とをマトリク
ス状に配線し、その交点にキーを接続したキースキャン
回路において、前記各出力バッファは、ハイレベルの出
力データが出力される時はＯＮの状態であり、ハイレベ
ルの出力データが出力されない時はＯＦＦの状態であ
り、スキャンにより順次送られてくる出力データに合わ
せて順次切換えられることに特徴を有している。
ャンにより順次送られてくる出力データを送出する出力
ポートからの出力線と、キーの押下を検出するための検
出データを入力する入力ポートへの入力線とをマトリク
ス状に配線し、その交点にキーを接続したキースキャン
回路において、前記各出力バッファは、ハイレベルの出
力データが出力される時はＯＮの状態であり、ハイレベ
ルの出力データが出力されない時はＯＦＦの状態であ
り、スキャンにより順次送られてくる出力データに合わ
せて順次切換えられることに特徴を有している。
【０００８】
【作用】スキャンにより順次送られてくる出力データを
各出力ポートから対応する各バッファに送出する。ハイ
レベルの出力データが出力される時の対応するバッファ
はＯＮの状態であり、バッファからハイレベルの出力が
出力線に出力される。ハイレベルの出力データが出力さ
れない時の対応するバッファはＯＦＦの状態であり、出
力線は出力回路から切り放されたハイインピーダンスと
なる。従って、キーを二重押しした場合でも大電流が出
力ポートに流れ込むことなくキースキャンでき、かつバ
ッファ回路をＣＰＵ部に内蔵することによってキー回路
の構成を簡潔にすることができる。
各出力ポートから対応する各バッファに送出する。ハイ
レベルの出力データが出力される時の対応するバッファ
はＯＮの状態であり、バッファからハイレベルの出力が
出力線に出力される。ハイレベルの出力データが出力さ
れない時の対応するバッファはＯＦＦの状態であり、出
力線は出力回路から切り放されたハイインピーダンスと
なる。従って、キーを二重押しした場合でも大電流が出
力ポートに流れ込むことなくキースキャンでき、かつバ
ッファ回路をＣＰＵ部に内蔵することによってキー回路
の構成を簡潔にすることができる。
【０００９】
【実施例】以下、本発明の一実施例を図１〜図５に基づ
いて説明する。前述の図６及び図７と同一符号を付した
ものはそれぞれ同一の要素を示しており、説明を省略す
る。図１は本発明によるキースキャン回路を示してい
る。従来例の図６と異なる点は逆流防止用ダイオード２
の代わりにバッファＢＦ１〜ＢＦ４を設けたこと、及び
各入力ポートには数十ＫΩのプルダウン抵抗（Ｐ．Ｄ．
Ｒ．）を付加したことである。各バッファＢＦ１〜ＢＦ
４のＯＮ／ＯＦＦによりキーＳ１〜Ｓ９，Ｓ０，Ｓ＊，
Ｓ＃の何れの２つのキーが同時に押下されても出力ポー
トＯＵＴ０１〜ＯＵＴ０４に大電流が流れ込むことがな
い。
いて説明する。前述の図６及び図７と同一符号を付した
ものはそれぞれ同一の要素を示しており、説明を省略す
る。図１は本発明によるキースキャン回路を示してい
る。従来例の図６と異なる点は逆流防止用ダイオード２
の代わりにバッファＢＦ１〜ＢＦ４を設けたこと、及び
各入力ポートには数十ＫΩのプルダウン抵抗（Ｐ．Ｄ．
Ｒ．）を付加したことである。各バッファＢＦ１〜ＢＦ
４のＯＮ／ＯＦＦによりキーＳ１〜Ｓ９，Ｓ０，Ｓ＊，
Ｓ＃の何れの２つのキーが同時に押下されても出力ポー
トＯＵＴ０１〜ＯＵＴ０４に大電流が流れ込むことがな
い。
【００１０】図２は上記キースキャン回路におけるタイ
ミングチャートである。図において、キーＳ２とキーＳ
５の二重押下により、同時に押された（１），（２）の
期間は出力線Ｌ１とＬ２は互いに短絡状態となる。この
（１）の期間は出力ポートＯＵＴ０１の出力線Ｌ１はハ
イレベルのＶDDであり、出力ポートＯＵＴ０２の出力線
Ｌ２はバッファＢＦ２により切り放されてハイインピー
ダンスである。また、（２）の期間は出力ポートＯＵＴ
０２の出力線Ｌ２はハイレベルのＶDDであり、出力ポー
トＯＵＴ０１の出力線Ｌ１はバッファＢＦ１により切り
放されてハイインピーダンスである。従って（１）の期
間でも（２）の期間でも各出力ポートＯＵＴ０１，ＯＵ
Ｔ０２に大電流が流れ込む恐れがない。このように、各
出力ポートＯＵＴ０１〜ＯＵＴ０４の何れか１つがハイ
レベルの時の出力バッファをＯＮ状態とし、他の３出力
の出力バッファをＯＦＦ状態とし、それぞれの出力ごと
に順次スキャンし、入力ポートＩＮ０１〜ＩＮ０４の信
号の論理によってキー入力を検知する。
ミングチャートである。図において、キーＳ２とキーＳ
５の二重押下により、同時に押された（１），（２）の
期間は出力線Ｌ１とＬ２は互いに短絡状態となる。この
（１）の期間は出力ポートＯＵＴ０１の出力線Ｌ１はハ
イレベルのＶDDであり、出力ポートＯＵＴ０２の出力線
Ｌ２はバッファＢＦ２により切り放されてハイインピー
ダンスである。また、（２）の期間は出力ポートＯＵＴ
０２の出力線Ｌ２はハイレベルのＶDDであり、出力ポー
トＯＵＴ０１の出力線Ｌ１はバッファＢＦ１により切り
放されてハイインピーダンスである。従って（１）の期
間でも（２）の期間でも各出力ポートＯＵＴ０１，ＯＵ
Ｔ０２に大電流が流れ込む恐れがない。このように、各
出力ポートＯＵＴ０１〜ＯＵＴ０４の何れか１つがハイ
レベルの時の出力バッファをＯＮ状態とし、他の３出力
の出力バッファをＯＦＦ状態とし、それぞれの出力ごと
に順次スキャンし、入力ポートＩＮ０１〜ＩＮ０４の信
号の論理によってキー入力を検知する。
【００１１】図３は本発明のキースキャン回路に使用さ
れるバッファ回路の一例である。図に示すように、この
バッファ回路は、インバータ、ＮＡＮＤ、ＮＯＲ、Ｐ−
ｃｈのＦＥＴ、Ｎ−ｃｈのＦＥＴ等から成っている。数
十ＫΩのプルダウン抵抗（Ｐ．Ｄ．Ｒ．）は各入力ポー
ト側に付随している。ＯＵＰ０１ ｄｉｓａｂｌｅはＯ
ＵＴ０１とは別にＣＰＵから出される出力線である。そ
こで、バッファがＯＮすることにより、ＯＵＴＰＵＴ
Ｌ１にデータが出力される。
れるバッファ回路の一例である。図に示すように、この
バッファ回路は、インバータ、ＮＡＮＤ、ＮＯＲ、Ｐ−
ｃｈのＦＥＴ、Ｎ−ｃｈのＦＥＴ等から成っている。数
十ＫΩのプルダウン抵抗（Ｐ．Ｄ．Ｒ．）は各入力ポー
ト側に付随している。ＯＵＰ０１ ｄｉｓａｂｌｅはＯ
ＵＴ０１とは別にＣＰＵから出される出力線である。そ
こで、バッファがＯＮすることにより、ＯＵＴＰＵＴ
Ｌ１にデータが出力される。
【００１２】図４は本発明のキースキャン回路に使用さ
れるバッファ回路の一例である。図に示すように、この
バッファ回路は、インバータ、ＮＡＮＤ、Ｐ−ｃｈのＦ
ＥＴ等から成っている。数十ＫΩのプルダウン抵抗
（Ｐ．Ｄ．Ｒ．）は各入力ポート側に付随している。Ｏ
ＵＰ０１ ｄｉｓａｂｌｅはＯＵＴ０１とは別にＣＰＵ
から出される出力線である。そこで、バッファがＯＮす
ることにより、ＯＵＴＰＵＴ Ｌ１にデータが出力され
る。
れるバッファ回路の一例である。図に示すように、この
バッファ回路は、インバータ、ＮＡＮＤ、Ｐ−ｃｈのＦ
ＥＴ等から成っている。数十ＫΩのプルダウン抵抗
（Ｐ．Ｄ．Ｒ．）は各入力ポート側に付随している。Ｏ
ＵＰ０１ ｄｉｓａｂｌｅはＯＵＴ０１とは別にＣＰＵ
から出される出力線である。そこで、バッファがＯＮす
ることにより、ＯＵＴＰＵＴ Ｌ１にデータが出力され
る。
【００１３】図５は本発明のキースキャン回路に使用さ
れるバッファ回路の一例である。図に示すように、この
バッファ回路は、Ｐ−ｃｈのＦＥＴ等から成っている。
数十ＫΩのプルダウン抵抗（Ｐ．Ｄ．Ｒ．）は各入力ポ
ート側に付随している。バッファがＯＮすることによ
り、ＯＵＴＰＵＴ Ｌ１にデータが出力される。上記の
説明は正論理出力の場合だが、負論理出力の場合も同様
に、バッファ回路のＰ−ｃｈオープンドレイン出力をＮ
−ｃｈオープンドレイン出力に替えて、プルダウン抵抗
をプルアップ抵抗に替えることにより適用できる。３ス
テート出力を用いてＣ−ＭＯＳ出力をＯＮ／ＯＦＦでき
るバッファ回路を適用することもできる。
れるバッファ回路の一例である。図に示すように、この
バッファ回路は、Ｐ−ｃｈのＦＥＴ等から成っている。
数十ＫΩのプルダウン抵抗（Ｐ．Ｄ．Ｒ．）は各入力ポ
ート側に付随している。バッファがＯＮすることによ
り、ＯＵＴＰＵＴ Ｌ１にデータが出力される。上記の
説明は正論理出力の場合だが、負論理出力の場合も同様
に、バッファ回路のＰ−ｃｈオープンドレイン出力をＮ
−ｃｈオープンドレイン出力に替えて、プルダウン抵抗
をプルアップ抵抗に替えることにより適用できる。３ス
テート出力を用いてＣ−ＭＯＳ出力をＯＮ／ＯＦＦでき
るバッファ回路を適用することもできる。
【００１４】
【発明の効果】以上説明したように本発明によるキース
キャン回路では、各出力ポートと出力線間に出力バッフ
ァを設け、これらの各出力バッファは、ハイレベルの出
力データが出力される時はＯＮの状態であり、ハイレベ
ルの出力データが出力されない時はＯＦＦの状態であ
り、スキャンにより順次送られてくる出力データに合わ
せて順次切換えられるので、出力ポートに逆流防止用ダ
イオードを使用しないで、キー入力における二重押し時
の出力の衝突を防止し、キー回路の簡素化、生産性の向
上等に大いに寄与できる。
キャン回路では、各出力ポートと出力線間に出力バッフ
ァを設け、これらの各出力バッファは、ハイレベルの出
力データが出力される時はＯＮの状態であり、ハイレベ
ルの出力データが出力されない時はＯＦＦの状態であ
り、スキャンにより順次送られてくる出力データに合わ
せて順次切換えられるので、出力ポートに逆流防止用ダ
イオードを使用しないで、キー入力における二重押し時
の出力の衝突を防止し、キー回路の簡素化、生産性の向
上等に大いに寄与できる。
【図１】本発明によるキースキャン回路図である。
【図２】本発明によるキースキャン回路のタイミングチ
ャート図である。
ャート図である。
【図３】本発明のキースキャン回路に使用されるバッフ
ァの一回路図である。
ァの一回路図である。
【図４】本発明のキースキャン回路に使用されるバッフ
ァの一回路図である。
ァの一回路図である。
【図５】本発明のキースキャン回路に使用されるバッフ
ァの一回路図である。
ァの一回路図である。
【図６】従来例によるキースキャン回路図である。
【図７】従来例によるキースキャン回路のタイミングチ
ャート図である。
ャート図である。
１ ＣＰＵ部 ２ 逆流防止用ダイオード
Claims (2)
- 【請求項１】 スキャンにより順次送られてくる出力デ
ータを送出する出力ポートからの出力線と、キーの押下
を検出するための検出データを入力する入力ポートへの
入力線とをマトリクス状に配線し、その交点にキーを接
続したキースキャン回路において、 前記各入力ポートにはプルダウン抵抗を付加し、 前記各出力ポートにはＰ−ｃｈオープンドレイン出力を
用いたことを特徴とするキースキャン回路。 - 【請求項２】 前記各出力バッファは、 ハイレベルの出力データが出力される時はＯＮの状態で
あり、 ハイレベルの出力データが出力されない時はＯＦＦの状
態であり、 スキャンにより順次送られてくる出力データに合わせて
順次切換えられることを特徴とする請求項１記載のキー
スキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115424A JPH06309082A (ja) | 1993-04-19 | 1993-04-19 | キースキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115424A JPH06309082A (ja) | 1993-04-19 | 1993-04-19 | キースキャン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309082A true JPH06309082A (ja) | 1994-11-04 |
Family
ID=14662233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115424A Pending JPH06309082A (ja) | 1993-04-19 | 1993-04-19 | キースキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116643159A (zh) * | 2023-05-26 | 2023-08-25 | 深蓝汽车科技有限公司 | 按键检测电路及按键检测方法 |
-
1993
- 1993-04-19 JP JP5115424A patent/JPH06309082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116643159A (zh) * | 2023-05-26 | 2023-08-25 | 深蓝汽车科技有限公司 | 按键检测电路及按键检测方法 |
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