JPH06309880A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧が低下しても、センス動作可能なセ
ンス回路を得ることを目的とする。 【構成】 接点７にはＮチャネルトランジスタＮ１１お
よびＮ１２が直列に接続され、Ｎチャネルトランジスタ
Ｎ１１のゲート電極は制御信号を与える信号端子３１に
接続され、ＮチャネルトランジスタＮ１２のゲート電極
は、本来の入力トランジスタであるＮチャネルトランジ
スタＮ１と同じ信号端子４に接続されている。また、接
点８にはＮチャネルトランジスタＮ１３およびＮ１４が
直列に接続され、ＮチャネルトランジスタＮ１３のゲー
ト電極は信号端子３１に接続され、Ｎチャネルトランジ
スタＮ１４は本来の入力トランジスタであるＮチャネル
トランジスタＮ２と同じ信号端子５に接続されている。 【効果】 電源電圧が低下した場合でも、制御信号によ
りＮチャネルトランジスタＮ１１あるいはＮ１３を動作
させることで、センス動作を正常に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ回路に適した半
導体集積回路に関し、特にＳＲＡＭのセンス回路に適し
た半導体集積回路に関するものである。

【０００２】

【従来の技術】図２に従来のＳＲＡＭのセンス回路を示
す。図２において、電源電位端子１にドレイン電極を接
続されたＰチャネルトランジスタＰ１およびＰ３が設け
られ、ＰチャネルトランジスタＰ１およびＰ３の、各々
のソース電極にドレイン電極を接続されたＮチャネルト
ランジスタＮ１、Ｎ２が設けられている。Ｎチャネルト
ランジスタＮ１、Ｎ２のゲート電極は各々、メモリセル
からの信号端子４、５に接続されている。

【０００３】また、ＰチャネルトランジスタＰ１および
Ｐ３のゲート電極には、ＰチャネルトランジスタＰ２の
ドレイン電極、ソース電極が各々接続され、Ｐチャネル
トランジスタＰ２のゲート電極は、制御信号を与える信
号端子３に接続されている。

【０００４】ＰチャネルトランジスタＰ１のソース電極
とＮチャネルトランジスタＮ１のドレイン電極は接点７
から、共通してＰチャネルトランジスタＰ３のゲート電
極に接続され、ＰチャネルトランジスタＰ３のソース電
極とＮチャネルトランジスタＮ１のドレイン電極は接点
８から、共通してＰチャネルトランジスタＰ１のゲート
電極に接続されている。

【０００５】また、接点８にはインバータＧ１が接続さ
れ、その出力は出力端子６に接続されている。

【０００６】図３に１ビットあたりのメモリセル回路を
示す。電源電位端子１と、信号端子４および５の間に平
行して接続された、ＰチャネルトランジスタＰ４、Ｐ５
が設けられ、ＰチャネルトランジスタＰ４、Ｐ５のソー
ス電極間には、ＮチャネルトランジスタＮ３、Ｎ４が直
列に接続され、ＮチャネルトランジスタＮ３、Ｎ４のソ
ース、ドレイン電極間には、インバータＧ２およびＧ３
が逆並列に接続されている。

【０００７】また、ＰチャネルトランジスタＰ４、Ｐ５
のゲート電極は信号端子９に接続され、Ｎチャネルトラ
ンジスタＮ３、Ｎ４ゲート電極は信号端子１０に接続さ
れている。

【０００８】次に、動作について図２および図３の回路
図、ならびに図４のタイミングチャートを参照して説明
する。センス開始前は、図３に示される信号端子９、１
０には低電位信号（以後「Ｌ」と略記）が与えられる。
その結果、信号端子４と５には高電位信号（以後「Ｈ」
と略記）が与えられる。また、図２に示される信号端子
３には「Ｌ」が与えられている。

【０００９】ここで、ＰチャネルトランジスタＰ１、Ｐ
３およびＮチャネルトランジスタＮ１、Ｎ２の各々の電
流コンダクタンスＣP1、ＣP3、ＣN1、ＣN2が、電流コン
ダクタスの比ＣN1／ＣP1およびＣN2／ＣP3の値で２〜３
程度になるように、ＰチャネルトランジスタＰ１、Ｐ３
およびＮチャネルトランジスタＮ１、Ｎ２を選ぶことに
よって、接点７と８は「Ｌ」となる。しかしこの場合、
ＰチャネルトランジスタＰ１、Ｐ３およびＮチャネルト
ランジスタＮ１、Ｎ２がいずれも導通状態になるので、
抵抗と等価になり、接点７と８は抵抗分割の場合と同等
に扱えるので、接点７、８の電位は、各々の導通抵抗の
比によって決定され、接地電位に比べてやや高い値とな
る。

【００１０】センスが開始されると、ＣＰＵ（図示せ
ず）から発せられる読みだし信号と、システムクロック
との同期をとった信号とにより制御信号が遷移して、信
号端子９、１０、３には「Ｈ」が与えられ、信号端子
４、５には、インバータＧ２、Ｇ３によりラッチされた
電位が現れる。信号端子４に与えられる信号を「Ｈ］、
信号端子５に与えられる信号を「Ｌ」とすると、Ｎチャ
ネルトランジスタＮ２が非導通状態になり、接点８の電
位が上昇し、それに伴ってＰチャネルトランジスタＰ１
の電流コンダクタスが低下する。信号端子４に与えられ
る信号は、センス開始前後で変化せず、「Ｈ」のまま一
定であるので、ＮチャネルトランジスタＮ１の電流コン
ダクタスは一定であり、ＰチャネルトランジスタＰ１の
コンダクタスのみが低下すると、Ｎチャネルトランジス
タＮ１とＰチャネルトランジスタＰ１を抵抗と等価とし
て扱った場合、接点７の電位は抵抗分割の場合と同様
に、各々の導通抵抗の比によって決定され、接点７の電
位は低下する。

【００１１】この機構により、最終的には接点７の電位
が「Ｌ」、接点８の電位が「Ｈ」となり、出力端子６に
は「Ｌ」が出力される。

【００１２】ここまでの動作をタイミングチャートとし
て図４に実線で示す。図４は、上から信号入力順に示さ
れている。

【００１３】

【発明が解決しようとする課題】従来のセンス回路は以
上のように構成されているので、センススピードを速く
するために、センス開始時の接点７、８の電位が、接地
電位に比べてやや高い値になるように、Ｐチャネルトラ
ンジスタＰ１、Ｐ３およびＮチャネルトランジスタＮ
１、Ｎ２が、各々の電流コンダクタンスの比がＣN1／Ｃ
P1およびＣN2／ＣP3の値で２〜３程度になるように定格
が選定されているので、電源に電池を使用する場合など
は、経時変化により電源電圧が低下することがある。こ
のとき、信号端子４、５が「Ｈ」であるならば、Ｎチャ
ネルトランジスタＮ１、Ｎ２のコンダクタスが低下し、
接点７、８の電位は電源電位に比例して低下しないこと
になる。そのため、ＰチャネルトランジスタＰ１、Ｐ３
にとっては、相対的に接点７、８の電位が「Ｌ」ではな
くなるので、センス動作が不可能になるという状態が発
生していた。

【００１４】本発明は、上記のような問題点を解決する
ためになされたもので、電源電圧が低下しても、センス
動作可能なセンス回路を得ることを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る半導体集積
回路の第１の態様は、第１導電型の第１のトランジスタ
と、入力トランジスタである第２導電型の第２のトラン
ジスタとが直列に接続された第１の回路と、第１導電型
の第３のトランジスタと、入力トランジスタである第２
導電型の第４のトランジスタとが直列に接続された第２
の回路とを備え、第１の電位と第２の電位との間に、前
記第１、第２の回路が並列に接続され、前記第１のトラ
ンジスタの制御電極に前記第３のトランジスタの一方の
電極が、前記第３のトランジスタの制御電極に前記第１
のトランジスタの一方の電極が交差接続された半導体集
積回路において、前記第２、第４のトランジスタに各々
並列して接続された別の入力トランジスタをさらに備え
ている。

【００１６】本発明に係る半導体集積回路の第２の態様
は、第１、第２の入力信号および制御信号を、各々与え
る第１、第２および第３の信号端子と、第１導電型の第
１のトランジスタと、制御電極に前記第１の信号端子を
接続された第２導電型の第２のトランジスタとが直列に
接続された第１の回路と、第１導電型の第３のトランジ
スタと、制御電極に前記第２の信号端子を接続された第
２導電型の第４のトランジスタとが直列に接続された第
２の回路と、出力信号を与える出力端子とを備え、第１
の電位と第２の電位との間に、前記第１、第２の回路が
並列に接続され、前記第１のトランジスタの制御電極に
前記第３のトランジスタの一方の電極が、前記第３のト
ランジスタの制御電極に前記第１のトランジスタの一方
の電極が交差接続された半導体集積回路において、制御
電極に前記第３の信号端子を接続された第２導電型の第
５のトランジスタと、制御電極に前記第１の信号端子を
接続された第２導電型の第６のトランジスタとを直列に
接続した回路を、前記第２のトランジスタに並列に接続
してさらに備え、かつ、制御電極に前記第３の信号端子
を接続された第２導電型の第７のトランジスタと、制御
電極に前記第２の信号端子を接続された第２導電型の第
８のトランジスタとを直列に接続した回路を、前記第４
のトランジスタに並列に接続してさらに備えている。

【００１７】

【作用】本発明に係る半導体集積回路の第１の態様によ
れば、第１の電位が十分に高い場合には、従来と同様の
回路構成により高速動作が可能となる。また、第１の電
位が低下した場合には、入力トランジスタである第２の
トランジスタおよび第４のトランジスタに各々並列して
接続した別の入力トランジスタを動作させることで、第
２のトランジスタあるいは、第４のトランジスタの実効
的な電流コンダクタスを増加させることができるので、
動作が可能となる。

【００１８】本発明に係る半導体集積回路の第２の態様
によれば、第１の電位が十分に高い場合には、第３の信
号端子に、第５のトランジスタおよび第７のトランジス
タを非導通にするための信号を与えることで、第５のト
ランジスタと第６のトランジスタで構成される回路、お
よび、第７のトランジスタと第８のトランジスタで構成
される回路が非導通状態となって、高速動作が可能とな
る。

【００１９】また、第１の電位が低下した場合には、第
３の信号端子に、第５のトランジスタおよび第７のトラ
ンジスタを導通させるための信号を与えることで、第５
のトランジスタと第６のトランジスタで構成される回
路、あるいは、第７のトランジスタと第８のトランジス
タで構成される回路が導通状態となって、第２のトラン
ジスタあるいは第４のトランジスタの実効的な電流コン
ダクタンスを増加することができるので、第１の電位が
低下した場合にも動作が可能となる。

【００２０】

【実施例】図１に本発明に係る、半導体集積回路の一実
施例であるＳＲＡＭのセンス回路を示す。図１におい
て、接点７にはＮチャネルトランジスタＮ１１（第５の
トランジスタ）およびＮチャネルトランジスタＮ１２
（第６のトランジスタ）が直列に接続され、Ｎチャネル
トランジスタＮ１１のゲート電極は、制御信号を与える
信号端子３１に接続され、ＮチャネルトランジスタＮ１
２のゲート電極は信号端子４に接続されている。また、
接点８にはＮチャネルトランジスタＮ１３（第７のトラ
ンジスタ）およびＮチャネルトランジスタＮ１４（第８
のトランジスタ）が直列に接続され、Ｎチャネルトラン
ジスタＮ１３のゲート電極は制御信号を与える信号端子
３１に接続され、ＮチャネルトランジスタＮ１４のゲー
ト電極は信号端子５に接続されている。その他の構成
は、図２で説明した従来例と同様である。

【００２１】次に動作について説明する。電源電圧が十
分な場合は、センスの速度が速い高速モードとして、信
号端子３１にはモード制御回路（図示せず）からモード
制御信号「Ｌ」が与えられ、ＮチャネルトランジスタＮ
１１、Ｎ１３が非導通状態となるので、従来のセンス回
路と同様の動作をする。

【００２２】電源電圧が低下した場合は、低電圧で動作
するための低電圧モードとして、信号端子３１にはモー
ド制御信号「Ｈ」が与えられ、Ｎチャネルトランジスタ
Ｎ１１、Ｎ１３が導通状態になるので、Ｎチャネルトラ
ンジスタＮ１１とＮ１２の直列接続回路、およびＮチャ
ネルトランジスタＮ１３とＮ１４の直列接続回路が作動
し、実効的にＮチャネルトランジスタＮ１（第２のトラ
ンジスタ）およびＮチャネルトランジスタＮ２（第４の
トランジスタ）のコンダクタスが増加した場合と等価に
なる。

【００２３】この結果として、Ｎチャネルトランジスタ
Ｎ１１とＮ１２、およびＮチャネルトランジスタＮ１３
とＮ１４を抵抗として取り扱うことにより、接点７と８
の電位は抵抗分割によるものと同様に、各々の導通抵抗
の比によって決定される。

【００２４】図４に接点７、８の電位変化を破線で示
す。図４に示すように、センス開始時は、ほぼ接地電位
レベルであり、接点７、８の電位は電源電位に比例して
低下したことになる。そのため、Ｐチャネルトランジス
タＰ１（第１のトランジスタ）、およびＰチャネルトラ
ンジスタＰ３（第３のトランジスタ）にとって、相対的
に接点７、８の電位が「Ｌ」となるので、センス動作が
可能になり、センスが開始されて、信号端子４および５
が各々「Ｈ」、「Ｌ」となった時点で、接点８の電位は
「Ｈ」となる。このとき、このセンス回路は、Ｐチャネ
ルトランジスタＰ３、ＮチャネルトランジスタＮ２、Ｎ
１３、Ｎ１４からなり、その動作は、信号端子５に入力
された信号が、接点８に反転出力されることになり、イ
ンバータ回路の動作と同様である。このときの出力端子
６の出力は「Ｌ」となる。また、信号端子４および５が
各々「Ｌ」、「Ｈ」となった場合は、接点７の電位は
「Ｈ」となる。このとき、このセンス回路は、Ｐチャネ
ルトランジスタＰ１、ＮチャネルトランジスタＮ１、Ｎ
１１、Ｎ１２からなり、その動作は、信号端子４に入力
された信号が、接点７に反転出力されることになる。こ
のときの出力端子６の出力は「Ｈ」となる。

【００２５】よって、電源電圧が低下した場合でも、動
作モードを切り替えることにより、センス動作を正常に
行うことが可能となる。

【００２６】また、本実施例は上述したように、従来の
センス回路の入力トランジスタに新たな入力トランジス
タを並列に追加するだけで構成されるので、回路の設計
変更等が容易にできる。

【００２７】以上説明した本発明に係るセンス回路の実
施例は、以下に示すような変形が可能である。

【００２８】すなわち、図１に示すＮチャネルトランジ
スタＮ１２およびＮチャネルトランジスタＮ１４をスレ
シホルド電圧（Ｖ_Th）の低いトランジスタで構成しても
よい。スレシホルド電圧（Ｖ_Th）の低いトランジスタで
あれば、大きさが同一でも、より高い電流コンダクタン
スを有するので、実効的なＮチャネルトランジスタＮ１
およびＮ２のコンダクタスがより増加することになり、
接点７あるいは接点８の電位がより接地電位に近くなる
ので、センス回路の動作がより確実になる。

【００２９】

【発明の効果】請求項１記載の半導体集積回路によれ
ば、第１の電位が十分に高い場合には、従来の回路と同
様に高速動作し、第１の電位が低下した場合にも、低電
圧で動作する回路を得ることができる。

【００３０】請求項２記載の半導体集積回路によれば、
第１の電位が十分に高い場合には、従来の回路と同様に
高速動作し、第１の電位が低下した場合にも、低電圧で
動作する回路を、従来の回路に僅かなトランジスタを追
加することで容易に得られるので、改良に伴う設計、製
造工程の変更等による経済的負担が軽減される効果があ
る。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の一実施例である
センス回路を示す回路図である。

【図２】従来のセンス回路を示す回路図である。

【図３】１ビットのメモリセルの概念を示す回路図であ
る。

【図４】一実施例および従来のセンス回路の動作を示す
タイミングチャートである。

【符号の説明】

Ｐ１ Ｐチャネルトランジスタ（第１のトランジスタ） Ｎ１ Ｎチャネルトランジスタ（第２のトランジスタ） Ｐ３ Ｐチャネルトランジスタ（第３のトランジスタ） Ｎ２ Ｎチャネルトランジスタ（第４のトランジスタ） Ｎ１１ Ｎチャネルトランジスタ（第５のトランジス
タ） Ｎ１２ Ｎチャネルトランジスタ（第６のトランジス
タ） Ｎ１３ Ｎチャネルトランジスタ（第７のトランジス
タ） Ｎ１４ Ｎチャネルトランジスタ（第８のトランジス
タ） １ 電源電位端子 ２ 接地電位端子 ３ 制御信号端子 ４、５ 入力端子 ６ 出力端子 ３１ モード制御信号端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１のトランジスタと、入
   力トランジスタである第２導電型の第２のトランジスタ
   とが直列に接続された第１の回路と、 第１導電型の第３のトランジスタと、入力トランジスタ
   である第２導電型の第４のトランジスタとが直列に接続
   された第２の回路とを備え、 第１の電位と第２の電位との間に、前記第１、第２の回
   路が並列に接続され、前記第１のトランジスタの制御電
   極に前記第３のトランジスタの一方の電極が、前記第３
   のトランジスタの制御電極に前記第１のトランジスタの
   一方の電極が交差接続された半導体集積回路において、 前記第２、第４のトランジスタに各々並列して接続され
   た別の入力トランジスタをさらに備える半導体集積回
   路。
2. 【請求項２】 第１、第２の入力信号および制御信号
   を、各々与える第１、第２および第３の信号端子と、 第１導電型の第１のトランジスタと、制御電極に前記第
   １の信号端子を接続された第２導電型の第２のトランジ
   スタとが直列に接続された第１の回路と、 第１導電型の第３のトランジスタと、制御電極に前記第
   ２の信号端子を接続された第２導電型の第４のトランジ
   スタとが直列に接続された第２の回路と、 出力信号を与える出力端子とを備え、 第１の電位と第２の電位との間に、前記第１、第２の回
   路が並列に接続され、前記第１のトランジスタの制御電
   極に前記第３のトランジスタの一方の電極が、前記第３
   のトランジスタの制御電極に前記第１のトランジスタの
   一方の電極が交差接続された半導体集積回路において、 制御電極に前記第３の信号端子を接続された第２導電型
   の第５のトランジスタと、制御電極に前記第１の信号端
   子を接続された第２導電型の第６のトランジスタとを直
   列に接続した回路を、前記第２のトランジスタに並列に
   接続してさらに備え、かつ、 制御電極に前記第３の信号端子を接続された第２導電型
   の第７のトランジスタと、制御電極に前記第２の信号端
   子を接続された第２導電型の第８のトランジスタとを直
   列に接続した回路を、前記第４のトランジスタに並列に
   接続してさらに備える半導体集積回路。