JPS6269664A - 相補ｍｏｓ型半導体装置 - Google Patents
相補ｍｏｓ型半導体装置Info
- Publication number
- JPS6269664A JPS6269664A JP60210423A JP21042385A JPS6269664A JP S6269664 A JPS6269664 A JP S6269664A JP 60210423 A JP60210423 A JP 60210423A JP 21042385 A JP21042385 A JP 21042385A JP S6269664 A JPS6269664 A JP S6269664A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- temperature
- silicon
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はゲート電極もしくは配線層の改善された半導
体装置に関する。
体装置に関する。
［発明の技術的背景とその問題点］
相補ＭＯ５型半導体装置、例えばＣＭＯＳインバータは
従来、次のような工程で製造されている。
従来、次のような工程で製造されている。
まず、第５ａ図において、Ｎ型（１００）のシリコン（
Ｓｔ）基板５０に、深さが約５μｍのＰ型ウェル５１を
形成し、基板５０の表面に素子分離用不純物層５２およ
びこの層５２−１−に素子分離用の酸化膜５３をそれぞ
れ形成し分離領域５４とする。次に第５ｂ図に示すよう
に、素子形成領域に １００人ないし５００人の膜厚を
有するゲート酸化膜５５を熱酸化法によって形成し、さ
らに全面にＮ型多結晶シリコン層を堆積し、これを写真
蝕刻技術によりバターニングしてゲート電極５Ｂを形成
する。その後、例えばヒ素（Ａｓ）イオンなどのＮ型不
純物の選択イオン注入によりＮチャネルＭＯＳトランジ
スタのソース、ドレイン５７および基板５０の電位取出
し部５８をそれぞれ形成する。次いで、例えばぜロン（
Ｂ）イオンのようなＰ型不純物を選択的にイオン注入し
、基板５０にＰチャネルＭＯＳトランジスタのソース、
ドレイン５９、Ｐ型ウェル５１の電位取出し部６０をそ
れぞれ形成する。次に、第５Ｃ図に示すように保護用酸
化膜６１をＣＶＤ法（化学的気相成長法）などにより形
成し、ここに電極取り出し部を開口してアルミニューム
による配線パターン６２を形成する。
Ｓｔ）基板５０に、深さが約５μｍのＰ型ウェル５１を
形成し、基板５０の表面に素子分離用不純物層５２およ
びこの層５２−１−に素子分離用の酸化膜５３をそれぞ
れ形成し分離領域５４とする。次に第５ｂ図に示すよう
に、素子形成領域に １００人ないし５００人の膜厚を
有するゲート酸化膜５５を熱酸化法によって形成し、さ
らに全面にＮ型多結晶シリコン層を堆積し、これを写真
蝕刻技術によりバターニングしてゲート電極５Ｂを形成
する。その後、例えばヒ素（Ａｓ）イオンなどのＮ型不
純物の選択イオン注入によりＮチャネルＭＯＳトランジ
スタのソース、ドレイン５７および基板５０の電位取出
し部５８をそれぞれ形成する。次いで、例えばぜロン（
Ｂ）イオンのようなＰ型不純物を選択的にイオン注入し
、基板５０にＰチャネルＭＯＳトランジスタのソース、
ドレイン５９、Ｐ型ウェル５１の電位取出し部６０をそ
れぞれ形成する。次に、第５Ｃ図に示すように保護用酸
化膜６１をＣＶＤ法（化学的気相成長法）などにより形
成し、ここに電極取り出し部を開口してアルミニューム
による配線パターン６２を形成する。
このようなＣＭＯＳインバータの製造技術は相補ＭＯ５
型半導体装置の一般的な製造技術であり、従来から広く
用いられている。ここで、ゲート電極５６などの配線材
料としては、ゲート電極をマスクとした自己整合法によ
りソース、ドレインが形成でき、かつ高温の熱処理に耐
え得る多結晶シリコンが用いられている。ところで、こ
の多結晶シリコンは高濃度の不純物を導入しても比抵抗
が１０−３Ω・ｃｍ程度にしか下がらず、微細な素子で
はこのことが動作の高速化を制限している。
型半導体装置の一般的な製造技術であり、従来から広く
用いられている。ここで、ゲート電極５６などの配線材
料としては、ゲート電極をマスクとした自己整合法によ
りソース、ドレインが形成でき、かつ高温の熱処理に耐
え得る多結晶シリコンが用いられている。ところで、こ
の多結晶シリコンは高濃度の不純物を導入しても比抵抗
が１０−３Ω・ｃｍ程度にしか下がらず、微細な素子で
はこのことが動作の高速化を制限している。
このため、最近では多結晶シリコンの代わりに比抵抗が
約１桁低いモリブデンシリサイドまたは、金属シリサイ
ドと多結晶シリコンが使用された金属ポリサイドとから
なる２層構造の電極が使用される傾向にある。しかしな
がら、これらの電極の仕事関数は周囲温度によらず當に
一定なので、これらの電極か使用されたＭＯ３Ｉ−ラン
ジスタの閾値電圧の温度依存性は非常に大きくなる。従
って、温度によって閾値電圧が変動し易くなり、ＭＯＳ
トランジスタの動作速度の安定性に！ｊえる影響か極め
て大きい。
約１桁低いモリブデンシリサイドまたは、金属シリサイ
ドと多結晶シリコンが使用された金属ポリサイドとから
なる２層構造の電極が使用される傾向にある。しかしな
がら、これらの電極の仕事関数は周囲温度によらず當に
一定なので、これらの電極か使用されたＭＯ３Ｉ−ラン
ジスタの閾値電圧の温度依存性は非常に大きくなる。従
って、温度によって閾値電圧が変動し易くなり、ＭＯＳ
トランジスタの動作速度の安定性に！ｊえる影響か極め
て大きい。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその「１的は、低配線抵抗の金属シリサイドまたは
金属ポリサイドからなる電極もしくは配線層のエネルギ
ーレベルを縮ＪＵ！さゼずに閾値電圧の温度依存性を少
なくした≧１４導体装置を提供することにある。
ありその「１的は、低配線抵抗の金属シリサイドまたは
金属ポリサイドからなる電極もしくは配線層のエネルギ
ーレベルを縮ＪＵ！さゼずに閾値電圧の温度依存性を少
なくした≧１４導体装置を提供することにある。
［発明の概要］
すなわち、この発明による半導体装置は、ゲート電極も
しくは配線層としてシリコンを化学量論組成（例えばモ
リブデンシリサイド （ＭｏＸＳｉｙ）においてＹ／Ｘ−２）よりも過剰に含
む高融点金属シリサイドにＮ型あるいはＰ型の不純物を
添加したものを形成した後、上記金属シリサイドの相変
態温度温度よりも高温で熱処理を加え、この熱処理によ
り上記金属シリサイドとシリコン基板もしくは多結晶シ
リコンあるいはゲート酸化膜などとの界面に上記Ｎ型も
しくはＰ型の不純物を含んだ多結晶シリコンを析出させ
るものである。
しくは配線層としてシリコンを化学量論組成（例えばモ
リブデンシリサイド （ＭｏＸＳｉｙ）においてＹ／Ｘ−２）よりも過剰に含
む高融点金属シリサイドにＮ型あるいはＰ型の不純物を
添加したものを形成した後、上記金属シリサイドの相変
態温度温度よりも高温で熱処理を加え、この熱処理によ
り上記金属シリサイドとシリコン基板もしくは多結晶シ
リコンあるいはゲート酸化膜などとの界面に上記Ｎ型も
しくはＰ型の不純物を含んだ多結晶シリコンを析出させ
るものである。
または、エネルギーレベルが縮退しない程度の濃度に不
純物が導入された多結晶シリコンを予めゲート酸化膜の
上に形成した後にモリブデンシリサイドを堆積してゲー
ト電極を形成し、閾値電圧の温度変化の少ないＭＯＳト
ランジスタを実現するようにしている。
純物が導入された多結晶シリコンを予めゲート酸化膜の
上に形成した後にモリブデンシリサイドを堆積してゲー
ト電極を形成し、閾値電圧の温度変化の少ないＭＯＳト
ランジスタを実現するようにしている。
［発明の実施例コ
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明をモリブデンシリサイドでゲート電極
を構成したＣＭＯＳインバータに＝ ５− 実施した場合の製造工程を示す断面図である。
を構成したＣＭＯＳインバータに＝ ５− 実施した場合の製造工程を示す断面図である。
まず、第１ａ図に示すように、比抵抗１ないし１０Ω’
ｃｍのＮ型（ｌ０ｎ）シリコン基板１０に３μｍないし
５μｍの深さを有するＰウェル１１を形成する。続いて
第１ｂ図に示すように素子分離領域予定部の基板１０表
面に素子分離用不純物層１２を形成し、さらにこの層１
２上に素子分離用の酸化膜１３を形成して分離領域１４
とする。
ｃｍのＮ型（ｌ０ｎ）シリコン基板１０に３μｍないし
５μｍの深さを有するＰウェル１１を形成する。続いて
第１ｂ図に示すように素子分離領域予定部の基板１０表
面に素子分離用不純物層１２を形成し、さらにこの層１
２上に素子分離用の酸化膜１３を形成して分離領域１４
とする。
次に、第１ｃ図に示すように、素子形成領域に１００人
ないし５００人の膜厚を有するゲート酸化膜１５を形成
した後、厚さ３０００人ないし００００人のモリブデン
シリサイド（ＭｏｘＳｉｙ）層ＩＢを被着し、このモリ
ブデンシリサイド層１６のうちＮチャネルＭＯＳトラン
ジスタのゲート電極となる部分にヒ素イオンを４０Ｋｅ
ＶでＩ Ｘ １０１３７ｃｍ−２ノ濃度で、同じくＰチ
ャネルＭＯＳトランジスタのゲート電極となる部分にボ
ロンイオンを４０ＫｅＶでＩ Ｘ １０１３７ｃｍ−３
の濃度でそれぞれイオン注入する。この後、全面にＣＶ
Ｄ法によりシリコン酸化膜１７を堆積形成し、さらに上
記モリブデンシリサイド層１Ｂおよびシリコン酸化膜１
７からなる積層膜を写真蝕刻技術よりパターニングして
ＮチャネルおよびＰチャネルＭＯ８）ランジスタのゲー
ト電極１８Ｎおよび＋８Ｐをそれぞれ形成する。ここで
、」−記モリブデンシリサイド層１６はＭｏ）（Ｓｔｙ
の組成比がＹ／Ｘ＞２となるようなものを使用する。
ないし５００人の膜厚を有するゲート酸化膜１５を形成
した後、厚さ３０００人ないし００００人のモリブデン
シリサイド（ＭｏｘＳｉｙ）層ＩＢを被着し、このモリ
ブデンシリサイド層１６のうちＮチャネルＭＯＳトラン
ジスタのゲート電極となる部分にヒ素イオンを４０Ｋｅ
ＶでＩ Ｘ １０１３７ｃｍ−２ノ濃度で、同じくＰチ
ャネルＭＯＳトランジスタのゲート電極となる部分にボ
ロンイオンを４０ＫｅＶでＩ Ｘ １０１３７ｃｍ−３
の濃度でそれぞれイオン注入する。この後、全面にＣＶ
Ｄ法によりシリコン酸化膜１７を堆積形成し、さらに上
記モリブデンシリサイド層１Ｂおよびシリコン酸化膜１
７からなる積層膜を写真蝕刻技術よりパターニングして
ＮチャネルおよびＰチャネルＭＯ８）ランジスタのゲー
ト電極１８Ｎおよび＋８Ｐをそれぞれ形成する。ここで
、」−記モリブデンシリサイド層１６はＭｏ）（Ｓｔｙ
の組成比がＹ／Ｘ＞２となるようなものを使用する。
次に全面にレジスト１９を被着し、第１ｄ図に示すよう
にこのレジスト１９を、Ｎチャネル側のソース、ドレイ
ン形成予定部およびゲート電極１８Ｎと、基板電位取出
し部とが露出するように選択的に除去し、続いてこのレ
ジスト１９をマスクに使用してＰウェル１１および基板
１０にヒ素イオンを例えば加速電圧４０ＫｅＶ、 ド
ーズ量３ ｘ １０１５ ／ａｒｔ−２の条件でイオン
注入して、ＮチャネルＭＯ３）ランジスタのソース、ド
レイン２０および基板電位取出し部２１をそれぞれ形成
する。
にこのレジスト１９を、Ｎチャネル側のソース、ドレイ
ン形成予定部およびゲート電極１８Ｎと、基板電位取出
し部とが露出するように選択的に除去し、続いてこのレ
ジスト１９をマスクに使用してＰウェル１１および基板
１０にヒ素イオンを例えば加速電圧４０ＫｅＶ、 ド
ーズ量３ ｘ １０１５ ／ａｒｔ−２の条件でイオン
注入して、ＮチャネルＭＯ３）ランジスタのソース、ド
レイン２０および基板電位取出し部２１をそれぞれ形成
する。
次に上記イオン注入で使用されたレジスト１９を全面剥
離し、新たにレジスト２２を全面に被着し、今度は第１
ｅ図に示すように、Ｐチャネル側のソース、トレイン形
成予定部およびゲート電極＋８Ｐと、Ｐウェル電位取出
し部とが露出するように−１−記しシスト２２を選択的
に除去し、続いてこのレジスト２２をマスクに使用して
基板ＩＯおよびＰウェル１１にボロンイオンを例えば加
速電圧４０ＫｅＶ。
離し、新たにレジスト２２を全面に被着し、今度は第１
ｅ図に示すように、Ｐチャネル側のソース、トレイン形
成予定部およびゲート電極＋８Ｐと、Ｐウェル電位取出
し部とが露出するように−１−記しシスト２２を選択的
に除去し、続いてこのレジスト２２をマスクに使用して
基板ＩＯおよびＰウェル１１にボロンイオンを例えば加
速電圧４０ＫｅＶ。
ドーズ量３Ｘ１０１５／ｃｍ−２の条件でイオン注入し
て、ＰチャネルＭＯ８）ランジスタのソース、ドレイン
２３およびＰウェル電位取出し部２４をそれぞれ形成す
る。
て、ＰチャネルＭＯ８）ランジスタのソース、ドレイン
２３およびＰウェル電位取出し部２４をそれぞれ形成す
る。
その後、上記レジスト２２を全面剥離し、さらに４５０
℃ないし１０００℃の熱処理、すなわち高融点金属シリ
サイドの相変態温度よりも高温の熱処理を行ない、第１
ｆ図に示すように前記モリブデンシリサイド層からなる
ゲート電極１８Ｎ、 １８Ｐ内の過剰なシリコンをモリ
ブデンシリサイド層１６とゲート酸化膜１５との界面に
析出させてシリコン析出層２５を形成する。なお、この
シリコン析出層２５は多結晶シリコンで構成される。こ
こで、ＮチャネルＭＯ８Ｉ−ランジスタ側のゲート電極
１１１Ｎのモリブデンシリサイド層１６には予めヒ素イ
オンが、ＰチャネルＭＯ８）ランジスタ側のゲート電極
１８片のモリブデンシリサイド層１６には予めボロンイ
オンがそれぞれ注入されているので、Ｎチャネル側のゲ
ート酸化膜１５上にはＮ型の多結晶シリコンが、Ｐチャ
ネル側のゲート酸化膜１５上にはＰ型の多結晶シリコン
がそれぞれ析出する。
℃ないし１０００℃の熱処理、すなわち高融点金属シリ
サイドの相変態温度よりも高温の熱処理を行ない、第１
ｆ図に示すように前記モリブデンシリサイド層からなる
ゲート電極１８Ｎ、 １８Ｐ内の過剰なシリコンをモリ
ブデンシリサイド層１６とゲート酸化膜１５との界面に
析出させてシリコン析出層２５を形成する。なお、この
シリコン析出層２５は多結晶シリコンで構成される。こ
こで、ＮチャネルＭＯ８Ｉ−ランジスタ側のゲート電極
１１１Ｎのモリブデンシリサイド層１６には予めヒ素イ
オンが、ＰチャネルＭＯ８）ランジスタ側のゲート電極
１８片のモリブデンシリサイド層１６には予めボロンイ
オンがそれぞれ注入されているので、Ｎチャネル側のゲ
ート酸化膜１５上にはＮ型の多結晶シリコンが、Ｐチャ
ネル側のゲート酸化膜１５上にはＰ型の多結晶シリコン
がそれぞれ析出する。
続いて第１ｇ図に示すように、周知の技術を用いて全面
に保護用酸化膜２６をＣＶＤ法などにより堆積形成し、
引き続きこの保護用酸化膜２６に対し電極取出し部を開
口し、さらに全面にアルミニュームなどの金属を被着し
、これをバターニングして配線パターン２７を形成する
。
に保護用酸化膜２６をＣＶＤ法などにより堆積形成し、
引き続きこの保護用酸化膜２６に対し電極取出し部を開
口し、さらに全面にアルミニュームなどの金属を被着し
、これをバターニングして配線パターン２７を形成する
。
このようにして形成されたＮチャネルおよびＰチャネル
ＭＯＳトランジスタの閾値電圧は、基板１０の不純物濃
度が５Ｘ１０１５ｃｍ−３、Ｐウェル１１の不純物濃度
が２Ｘ１０１６ｃｍ−３のときそれぞれ約＋０．８Ｖ、
−０，８Ｖ１．：なる。
ＭＯＳトランジスタの閾値電圧は、基板１０の不純物濃
度が５Ｘ１０１５ｃｍ−３、Ｐウェル１１の不純物濃度
が２Ｘ１０１６ｃｍ−３のときそれぞれ約＋０．８Ｖ、
−０，８Ｖ１．：なる。
また、析出されたシリコン析出層２５の不純物濃度は約
ｌＸ１０１７ｃｍ−３程度となり、このシリコン析出層
２５のエネルギーレベルは縮退しておらず、温度により
変化する。このため、従来装置のようにＮ型多結晶シリ
コン層でゲート電極を構成した場合に比較し、Ｎチャネ
ルおよびＰチャネルＭＯＳトランジスタの閾値電圧の温
度変化による変動は抑制される。
ｌＸ１０１７ｃｍ−３程度となり、このシリコン析出層
２５のエネルギーレベルは縮退しておらず、温度により
変化する。このため、従来装置のようにＮ型多結晶シリ
コン層でゲート電極を構成した場合に比較し、Ｎチャネ
ルおよびＰチャネルＭＯＳトランジスタの閾値電圧の温
度変化による変動は抑制される。
すなわち、ＭＯＳトランジスタの閾値電圧ｖｔｈは一般
に次式で与えられる。
に次式で与えられる。
Ｖｔｈ−φｌｌ１ｓ＋２φｆ＋Ａｉφｆｌ ＋Ｂ＝
φｍ＋φｆ＋Ａｌφｆｌ ＋Ｃ ・・・ ま ただし、上記１式においてφｌｌ１ｓは金属とシリコン
のフェルミレベルの差であり、φｆは真性半導体のフェ
ルミレベルからのフェルミレベルの差であり、φｍは金
属のフェルミレベルであり、かつＡｌＢ、Ｃはそれぞれ
定数である。ここで、従来のようなＮ型多結晶シリコン
ゲート電極ではφｆは温度に依存し、φｍは依存しない
ため、閾値電圧ｖｔｈの温度依存性は大きくなる。しか
しながら、上記実施例のものでは、ゲート電極の金属の
仕事関数φｍが温度により変化するので、閾値電圧Ｖｔ
ｂの温度依存性は小さくなる。
φｍ＋φｆ＋Ａｌφｆｌ ＋Ｃ ・・・ ま ただし、上記１式においてφｌｌ１ｓは金属とシリコン
のフェルミレベルの差であり、φｆは真性半導体のフェ
ルミレベルからのフェルミレベルの差であり、φｍは金
属のフェルミレベルであり、かつＡｌＢ、Ｃはそれぞれ
定数である。ここで、従来のようなＮ型多結晶シリコン
ゲート電極ではφｆは温度に依存し、φｍは依存しない
ため、閾値電圧ｖｔｈの温度依存性は大きくなる。しか
しながら、上記実施例のものでは、ゲート電極の金属の
仕事関数φｍが温度により変化するので、閾値電圧Ｖｔ
ｂの温度依存性は小さくなる。
第２図は上記実施例装置および従来装置におけるＮチャ
ネル、ＰチャネルＭＯ８）ランジスタの閾値電圧の温度
依存性を示す特性図であり、横軸には絶対温度Ｔ （Ｋ
）を、縦軸には閾値電圧ｖｔｈ（Ｖ）をそれぞれとった
ものである。図において実線ａおよびｂで示される」−
２実施例装置におけるＮチャネル、ＰチャネルＭＯＳト
ランジスタの閾値電圧の温度依存特性は、図中の破線ｃ
Ｓｄで示される従来装置におけるＮチャネル、Ｐチャネ
ルＭＯ８）ランジスタの閾値電圧の温度依存特性よりも
変化が少ないことがわかる。なおこの時の測定条件は各
トランジスタのチャネル幅Ｗを５μｍ１チャネル長りを
２０μｍとし、ドレイン電圧を０．１ｖとした場合であ
る。
ネル、ＰチャネルＭＯ８）ランジスタの閾値電圧の温度
依存性を示す特性図であり、横軸には絶対温度Ｔ （Ｋ
）を、縦軸には閾値電圧ｖｔｈ（Ｖ）をそれぞれとった
ものである。図において実線ａおよびｂで示される」−
２実施例装置におけるＮチャネル、ＰチャネルＭＯＳト
ランジスタの閾値電圧の温度依存特性は、図中の破線ｃ
Ｓｄで示される従来装置におけるＮチャネル、Ｐチャネ
ルＭＯ８）ランジスタの閾値電圧の温度依存特性よりも
変化が少ないことがわかる。なおこの時の測定条件は各
トランジスタのチャネル幅Ｗを５μｍ１チャネル長りを
２０μｍとし、ドレイン電圧を０．１ｖとした場合であ
る。
さらに−上記実施例の装置は温度による閾値電圧変動が
少ないので、低温時におけるドレイン電流を多くするこ
とができる。またドレイン電流が増加するので、低温時
における動作速度も従来より大幅に改善することができ
た。
少ないので、低温時におけるドレイン電流を多くするこ
とができる。またドレイン電流が増加するので、低温時
における動作速度も従来より大幅に改善することができ
た。
＝ １１−
第３図は上記実施例装置および従来装置におけるＭＯ３
Ｉ−ランジスタの動作速度の目安となる遅延時間の温度
依存性を示す特性図であり、横軸には絶対温度Ｔ （Ｋ
）を、縦軸には遅延時間τ（ｐ ｓ ｅ ｃ）をそれぞ
れとったものである。図において電源電圧ＶＤＤを３ｖ
および５■にしたときの実線ａおよびｂで示される」、
記実施例装置におけるＭＯＳ）ランジスタの遅延時間の
温度依存特性は、図中の破線ｃｓｄで示される従来装置
のＭＯＳ）ランジスタの遅延時間の温度依存特性に比較
して、特に低温領域で改善されていることがわかる。こ
のような高速特性は、特にサブミクロンオーダーのトラ
ンジスタにおいて電源電圧ＶＤＤが低くなるとさらに閾
値電圧依存性が増加するので、より効果が大きくなる。
Ｉ−ランジスタの動作速度の目安となる遅延時間の温度
依存性を示す特性図であり、横軸には絶対温度Ｔ （Ｋ
）を、縦軸には遅延時間τ（ｐ ｓ ｅ ｃ）をそれぞ
れとったものである。図において電源電圧ＶＤＤを３ｖ
および５■にしたときの実線ａおよびｂで示される」、
記実施例装置におけるＭＯＳ）ランジスタの遅延時間の
温度依存特性は、図中の破線ｃｓｄで示される従来装置
のＭＯＳ）ランジスタの遅延時間の温度依存特性に比較
して、特に低温領域で改善されていることがわかる。こ
のような高速特性は、特にサブミクロンオーダーのトラ
ンジスタにおいて電源電圧ＶＤＤが低くなるとさらに閾
値電圧依存性が増加するので、より効果が大きくなる。
また素子が微細化されるに従い、回路の閾値電圧に対す
るマージンは一般に狭くなるが、上記実施例のものでは
閾値電圧の安定性がよくなる。
るマージンは一般に狭くなるが、上記実施例のものでは
閾値電圧の安定性がよくなる。
第４図はこの発明の他の実施例による半導体装置の構成
を示す断面１図である。この実施例装置は、前記Ｎチャ
ネル側およびＰチャネル側のゲート電極１１ｔＮ、 １
８Ｐそれぞれを形成する場合に、まずゲート酸化膜Ｉ５
の上に多結晶シリコン層２８を堆積し、さらにこの上に
モリブデンシリサイド層２９を堆積し、この多結晶シリ
コン層２８およびモリブデンシある。そして−１−２多
結晶シリコン層２８には予めＮ型もしくはＰ型の不純物
が例えばｌＸ１０１７ｃｍ”３の濃度でドーピングされ
ている。
を示す断面１図である。この実施例装置は、前記Ｎチャ
ネル側およびＰチャネル側のゲート電極１１ｔＮ、 １
８Ｐそれぞれを形成する場合に、まずゲート酸化膜Ｉ５
の上に多結晶シリコン層２８を堆積し、さらにこの上に
モリブデンシリサイド層２９を堆積し、この多結晶シリ
コン層２８およびモリブデンシある。そして−１−２多
結晶シリコン層２８には予めＮ型もしくはＰ型の不純物
が例えばｌＸ１０１７ｃｍ”３の濃度でドーピングされ
ている。
このような構成でも上記実施例装置と同様の効果が期待
できる。この場合、モリブデンシリサイ° ド層２９の
組成比はどのような比であってもよい。
できる。この場合、モリブデンシリサイ° ド層２９の
組成比はどのような比であってもよい。
なお、上記各実施例ではゲート電極１８Ｎ、 １８Ｐを
構成するにあたり、モリブデンシリサイド層１６もしく
は２９を使用する場合について説明したが、これはタン
グステン、チタン、タンタル、プラチナなど、高温の加
熱処理で解けることがない高融点金属のシリサイドであ
ればどのようなものでも使用が可能である。またこの高
融点金属シリサイ−１３＝ ドに対する不純物のドーピング方法もイオン注入以外に
気相および固相からの拡散法を用いるようにしてもよい
。
構成するにあたり、モリブデンシリサイド層１６もしく
は２９を使用する場合について説明したが、これはタン
グステン、チタン、タンタル、プラチナなど、高温の加
熱処理で解けることがない高融点金属のシリサイドであ
ればどのようなものでも使用が可能である。またこの高
融点金属シリサイ−１３＝ ドに対する不純物のドーピング方法もイオン注入以外に
気相および固相からの拡散法を用いるようにしてもよい
。
また、−１−記名実施例ではこの発明をＣＭＯ８構造の
半導体装置に実施した場合について説明したが、Ｎチャ
ネルＭＯＳトランジスタのみの半導体装置に実施が可能
であり、さらに微細化された集積回路にも応用でき、こ
れらについても同様の効果を得ることができる。またゲ
ート電極と同様に配線についてもこの発明を適用するこ
とができる。
半導体装置に実施した場合について説明したが、Ｎチャ
ネルＭＯＳトランジスタのみの半導体装置に実施が可能
であり、さらに微細化された集積回路にも応用でき、こ
れらについても同様の効果を得ることができる。またゲ
ート電極と同様に配線についてもこの発明を適用するこ
とができる。
［発明の効果］
以上説明したようにこの発明によれば、低配線抵抗の金
属シリサイドまたは金属ポリサイドからなる電極もしく
は配線層のエネルギーレベルを縮退させずに閾値電圧の
温度依存性を少なくした半導体装置を提供することがで
きる。
属シリサイドまたは金属ポリサイドからなる電極もしく
は配線層のエネルギーレベルを縮退させずに閾値電圧の
温度依存性を少なくした半導体装置を提供することがで
きる。
第１図はこの発明に係る半導体装置の一実施例による製
造工程を示す断面図、第２図および第３図はそれぞれ上
記実施例を説明するだめの特性的線図、第４図はこの発
明の他の実施例の構成を示す断面図、第５図は従来装置
の製造工程を示す断面図である。 ｌＯ・・・Ｎ型のシリコン基板、１１・・・Ｐウェル、
１２・・・素子分離用不純物層、１３・・・素子分離用
の酸化膜、１４・・・分離領域、１５・・・ゲート酸化
膜、１６・・・モリブデンシリサイド層、１７・・・シ
リコン酸化膜、１８・・・ゲート電極１８．１９．２２
・・・レジスト、２０・・・ＮチャネルＭＯ５Ｉ−ラン
ジスタのソース、ドレイン、２１・・・基板電位取出し
部、２３・・・ＰチャネルＭＯ５）ランジスタのソース
、ドレイン、２４・・・Ｐウェル電位取出し部、２５・
・・シリコン析出層、２６・・・保護用酸化膜、２７・
・・配線パターン、２８・・・多結晶シリコン層、２９
・・・モリブデンシリサイド層。
造工程を示す断面図、第２図および第３図はそれぞれ上
記実施例を説明するだめの特性的線図、第４図はこの発
明の他の実施例の構成を示す断面図、第５図は従来装置
の製造工程を示す断面図である。 ｌＯ・・・Ｎ型のシリコン基板、１１・・・Ｐウェル、
１２・・・素子分離用不純物層、１３・・・素子分離用
の酸化膜、１４・・・分離領域、１５・・・ゲート酸化
膜、１６・・・モリブデンシリサイド層、１７・・・シ
リコン酸化膜、１８・・・ゲート電極１８．１９．２２
・・・レジスト、２０・・・ＮチャネルＭＯ５Ｉ−ラン
ジスタのソース、ドレイン、２１・・・基板電位取出し
部、２３・・・ＰチャネルＭＯ５）ランジスタのソース
、ドレイン、２４・・・Ｐウェル電位取出し部、２５・
・・シリコン析出層、２６・・・保護用酸化膜、２７・
・・配線パターン、２８・・・多結晶シリコン層、２９
・・・モリブデンシリサイド層。
Claims (4)
- （１）半導体基体と、この基体の表面上に設けられその
エネルギーレベルが縮退していない導電体層で構成され
た電極もしくは配線とを具備したことを特徴とする半導
体装置。 - （２）前記導電体層が、そのエネルギーレベルが縮退し
ない程度の不純物を含む多結晶シリコン層と金属シリサ
イド層とから構成されている特許請求の範囲第１項に記
載の半導体装置。 - （３）前記導電体層が、そのエネルギーレベルが縮退し
ない程度の不純物を含む多結晶シリコン層と金属ポリサ
イド層とから構成されている特許請求の範囲第１項に記
載の半導体装置。 - （４）前記多結晶シリコン層には１×１０＾１＾９ｃｍ
＾−＾３以下の濃度で不純物が導入されている特許請求
の範囲第２項および第３のいずれかに記載の半導体装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210423A JPS6269664A (ja) | 1985-09-24 | 1985-09-24 | 相補ｍｏｓ型半導体装置 |
| US06/908,028 US4812889A (en) | 1985-09-24 | 1986-09-16 | Semiconductor device FET with reduced energy level degeneration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210423A JPS6269664A (ja) | 1985-09-24 | 1985-09-24 | 相補ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269664A true JPS6269664A (ja) | 1987-03-30 |
| JPH0351313B2 JPH0351313B2 (ja) | 1991-08-06 |
Family
ID=16589066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210423A Granted JPS6269664A (ja) | 1985-09-24 | 1985-09-24 | 相補ｍｏｓ型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4812889A (ja) |
| JP (1) | JPS6269664A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752991B2 (ja) * | 1988-07-14 | 1998-05-18 | 株式会社東芝 | 半導体装置 |
| JP3395263B2 (ja) * | 1992-07-31 | 2003-04-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US6072715A (en) * | 1994-07-22 | 2000-06-06 | Texas Instruments Incorporated | Memory circuit and method of construction |
| US6770521B2 (en) * | 2001-11-30 | 2004-08-03 | Texas Instruments Incorporated | Method of making multiple work function gates by implanting metals with metallic alloying additives |
| US6892970B2 (en) | 2002-12-18 | 2005-05-17 | Robert Bosch Gmbh | Fuel injector having segmented metal core |
| US7394071B2 (en) * | 2004-12-20 | 2008-07-01 | Electronics And Telecommunications Research Institute | Micro column electron beam apparatus formed in low temperature co-fired ceramic substrate |
| US7573306B2 (en) * | 2006-01-31 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device, power supply detector and semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592363A (ja) * | 1982-06-09 | 1984-01-07 | テキサス・インスツルメンツ・インコ−ポレイテツド | 相補型絶縁ゲート電界効果型装置 |
| JPS5968974A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | Ｍｉｓ半導体装置 |
| JPS6066854A (ja) * | 1983-09-24 | 1985-04-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3738880A (en) * | 1971-06-23 | 1973-06-12 | Rca Corp | Method of making a semiconductor device |
| US3793090A (en) * | 1972-11-21 | 1974-02-19 | Ibm | Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics |
| JPS514627A (en) * | 1974-07-03 | 1976-01-14 | Shoketsu Kinzoku Kogyo Kk | Pairotsutoshiki 2 hokodenjiben |
| JPS52156576A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Production of mis semiconductor device |
| US4329706A (en) * | 1979-03-01 | 1982-05-11 | International Business Machines Corporation | Doped polysilicon silicide semiconductor integrated circuit interconnections |
| JPS57194567A (en) * | 1981-05-27 | 1982-11-30 | Hitachi Ltd | Semiconductor memory device |
| NL8203870A (nl) * | 1982-10-06 | 1984-05-01 | Philips Nv | Halfgeleiderinrichting. |
| JPS59114859A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-09-24 JP JP60210423A patent/JPS6269664A/ja active Granted
-
1986
- 1986-09-16 US US06/908,028 patent/US4812889A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592363A (ja) * | 1982-06-09 | 1984-01-07 | テキサス・インスツルメンツ・インコ−ポレイテツド | 相補型絶縁ゲート電界効果型装置 |
| JPS5968974A (ja) * | 1982-10-12 | 1984-04-19 | Matsushita Electric Ind Co Ltd | Ｍｉｓ半導体装置 |
| JPS6066854A (ja) * | 1983-09-24 | 1985-04-17 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351313B2 (ja) | 1991-08-06 |
| US4812889A (en) | 1989-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9190409B2 (en) | Replacement metal gate transistor with controlled threshold voltage | |
| US8084342B2 (en) | Method of manufacturing a CMOS device with zero soft error rate | |
| US7187044B2 (en) | Complementary metal gate electrode technology | |
| US5783850A (en) | Undoped polysilicon gate process for NMOS ESD protection circuits | |
| GB2153146A (en) | Improvements in or relating to manufacture of cmos transistors | |
| JP2002170886A (ja) | 基準電圧用半導体装置とその製造方法 | |
| KR940006259A (ko) | 반도체장치 및 그 제조방법 | |
| JPH0351313B2 (ja) | ||
| JP2006041339A (ja) | Ｃｍｏｓ集積回路 | |
| US5219770A (en) | Method for fabricating a MISFET including a common contact window | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
| JP2886186B2 (ja) | 半導体装置 | |
| JPS60180169A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
| JPH0252463A (ja) | 半導体集積回路装置 | |
| JPS6165470A (ja) | 半導体集積回路装置 | |
| JP3516336B2 (ja) | 可変のスレッショルド電圧を有するトランジスタおよびその作製方法 | |
| JPS597231B2 (ja) | 絶縁ゲイト型電界効果半導体装置の作製方法 | |
| JPH0221648A (ja) | 半導体装置の製造方法 | |
| JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH0620129B2 (ja) | 半導体装置 | |
| JPH0423428B2 (ja) | ||
| JPH065754B2 (ja) | 半導体装置 | |
| RU2105382C1 (ru) | Способ изготовления мдп ис | |
| JPS6050955A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |