JPH06310677A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH06310677A JPH06310677A JP5096045A JP9604593A JPH06310677A JP H06310677 A JPH06310677 A JP H06310677A JP 5096045 A JP5096045 A JP 5096045A JP 9604593 A JP9604593 A JP 9604593A JP H06310677 A JPH06310677 A JP H06310677A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】半導体記憶装置の製造方法に関し、更に詳しく
言えば、ＤＲＡＭの製造方法における、ビット線間の浮
遊容量の減少を目的とする。 【構成】ワード線（ＷＬ）を形成したのちにビット線
（ＢＬ）を形成する工程と、該ビット線（ＢＬ）を形成
したのちに容量電極（ＳＮ）、誘電体膜（Ｙ）を順次形
成する工程と、その後対向電極（ＳＰ）を隣接する前記
ビット線（ＢＬ）の間の領域に形成する工程を有する。
言えば、ＤＲＡＭの製造方法における、ビット線間の浮
遊容量の減少を目的とする。 【構成】ワード線（ＷＬ）を形成したのちにビット線
（ＢＬ）を形成する工程と、該ビット線（ＢＬ）を形成
したのちに容量電極（ＳＮ）、誘電体膜（Ｙ）を順次形
成する工程と、その後対向電極（ＳＰ）を隣接する前記
ビット線（ＢＬ）の間の領域に形成する工程を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、更に詳しく言えば、ＤＲＡＭの製造方法にお
ける、ビット線間の浮遊容量の減少を目的とする。
法に関し、更に詳しく言えば、ＤＲＡＭの製造方法にお
ける、ビット線間の浮遊容量の減少を目的とする。
【０００２】
【従来の技術】以下で、従来例に係る半導体記憶装置の
製造方法について図５〜図７を参照しながら説明する。
まず、Ｐ型の半導体基板（１）上に熱酸化法によって厚
いSiO2膜からなる素子分離層（２）を形成し、さらに熱
酸化などによって薄膜SiO2からなるゲート絶縁膜（３）
を形成する。
製造方法について図５〜図７を参照しながら説明する。
まず、Ｐ型の半導体基板（１）上に熱酸化法によって厚
いSiO2膜からなる素子分離層（２）を形成し、さらに熱
酸化などによって薄膜SiO2からなるゲート絶縁膜（３）
を形成する。
【０００３】次に、ポリシリコン膜を形成し、所要のパ
ターンにパターニングすることで、ゲート電極となる第
１，第２のワード線（ＷＬ１，ＷＬ２）を形成し、該第
１，第２のワード線（ＷＬ１，ＷＬ２）とゲート絶縁膜
（３）とをマスクにして、Ａｓ等のｎ型不純物を注入し
て、第１，第２のソース／ドレイン〔以下Ｓ／Ｄと称す
る〕領域（Ｄ１，Ｄ２）を形成する。
ターンにパターニングすることで、ゲート電極となる第
１，第２のワード線（ＷＬ１，ＷＬ２）を形成し、該第
１，第２のワード線（ＷＬ１，ＷＬ２）とゲート絶縁膜
（３）とをマスクにして、Ａｓ等のｎ型不純物を注入し
て、第１，第２のソース／ドレイン〔以下Ｓ／Ｄと称す
る〕領域（Ｄ１，Ｄ２）を形成する。
【０００４】その後、全面にSiO2膜などの第１の絶縁膜
（４）を形成し、第２のＳ／Ｄ領域（Ｄ２）上のゲート
絶縁膜（３）及び第１の絶縁膜（４）を選択除去し、第
２のＳ／Ｄ領域（Ｄ２）を露出し、全面にポリシリコン
を形成して所望のパターンにパターニングすることによ
りストレージノード（ＳＮ）を形成し、その上にSiO2膜
からなる、誘電体膜（６）を形成し、全面にポリシリコ
ン膜（ＰＳ）を形成する（図５）。
（４）を形成し、第２のＳ／Ｄ領域（Ｄ２）上のゲート
絶縁膜（３）及び第１の絶縁膜（４）を選択除去し、第
２のＳ／Ｄ領域（Ｄ２）を露出し、全面にポリシリコン
を形成して所望のパターンにパターニングすることによ
りストレージノード（ＳＮ）を形成し、その上にSiO2膜
からなる、誘電体膜（６）を形成し、全面にポリシリコ
ン膜（ＰＳ）を形成する（図５）。
【０００５】次に、ポリシリコン膜（ＰＳ）を所要のパ
ターンにパターニングして、セルプレート（ＳＰ1 ）を
形成して、ストレージノード（ＳＮ），誘電体層
（６），セルプレート（ＳＰ1 ）からなるキャパシタを
形成し、全面に第２の絶縁膜（７）を形成し（図６）、
第１のＳ／Ｄ領域（Ｄ１）上の絶縁膜（７），絶縁膜
（４）及びゲート絶縁膜（３）を選択除去して第１のＳ
／Ｄ領域（Ｄ１）を露出し、全面にスパッタ法によって
Al膜を形成し、所要のパターンにパターニングして、ビ
ット線（ＢＬ）を形成する（図７）。
ターンにパターニングして、セルプレート（ＳＰ1 ）を
形成して、ストレージノード（ＳＮ），誘電体層
（６），セルプレート（ＳＰ1 ）からなるキャパシタを
形成し、全面に第２の絶縁膜（７）を形成し（図６）、
第１のＳ／Ｄ領域（Ｄ１）上の絶縁膜（７），絶縁膜
（４）及びゲート絶縁膜（３）を選択除去して第１のＳ
／Ｄ領域（Ｄ１）を露出し、全面にスパッタ法によって
Al膜を形成し、所要のパターンにパターニングして、ビ
ット線（ＢＬ）を形成する（図７）。
【０００６】以上の工程により、図７に示すようないわ
ゆるスタックト・キャパシタ型ＤＲＡＭが形成される。
その上面図を図８に示す。なお、図７は図８のＡ−Ａ線
断面図である。しかし、この構造のままでは隣接するビ
ット線間に静電容量が寄生してしまうので、それを抑止
するために、上記の工程で形成された半導体記憶装置の
全面に絶縁膜を形成し、その上に、隣接するビット線間
に寄生する静電容量，いわゆる浮遊容量を抑止するため
のシールド導電層を形成していた（特開平４−７３９６
４）。
ゆるスタックト・キャパシタ型ＤＲＡＭが形成される。
その上面図を図８に示す。なお、図７は図８のＡ−Ａ線
断面図である。しかし、この構造のままでは隣接するビ
ット線間に静電容量が寄生してしまうので、それを抑止
するために、上記の工程で形成された半導体記憶装置の
全面に絶縁膜を形成し、その上に、隣接するビット線間
に寄生する静電容量，いわゆる浮遊容量を抑止するため
のシールド導電層を形成していた（特開平４−７３９６
４）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、隣接するビット線（ＢＬ）の間に寄
生する静電容量（以下浮遊容量と称する）を抑止するた
めのシールド導電層を形成する必要があった。このた
め、（１）ビット線上に絶縁層を形成する工程、（２）
シールド導電層を形成する工程、（３）シールド導電層
をパターニングする工程、（４）シールド導電層の電位
を固定するための配線を形成する工程、の計４工程が必
要となるので、工程が増え、かつ煩雑になるという問題
が生じる。
来の方法によると、隣接するビット線（ＢＬ）の間に寄
生する静電容量（以下浮遊容量と称する）を抑止するた
めのシールド導電層を形成する必要があった。このた
め、（１）ビット線上に絶縁層を形成する工程、（２）
シールド導電層を形成する工程、（３）シールド導電層
をパターニングする工程、（４）シールド導電層の電位
を固定するための配線を形成する工程、の計４工程が必
要となるので、工程が増え、かつ煩雑になるという問題
が生じる。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、ワード線
（ＷＬ）を形成したのちにビット線（ＢＬ）を形成し、
該ビット線（ＢＬ）を形成したのちに容量電極（Ｓ
Ｎ）、誘電体膜（１６）を順次形成し、その後対向極
（ＳＰ）を隣接する前記ビット線（ＢＬ）の間の領域に
形成することにより、工程数の減少を図ることが可能に
なる半導体記憶装置の製造方法を提供するものである。
に鑑み成されたもので、図１に示すように、ワード線
（ＷＬ）を形成したのちにビット線（ＢＬ）を形成し、
該ビット線（ＢＬ）を形成したのちに容量電極（Ｓ
Ｎ）、誘電体膜（１６）を順次形成し、その後対向極
（ＳＰ）を隣接する前記ビット線（ＢＬ）の間の領域に
形成することにより、工程数の減少を図ることが可能に
なる半導体記憶装置の製造方法を提供するものである。
【０００９】
【作 用】本発明に係る半導体記憶装置の製造方法によ
れば、ワード線（ＷＬ）を形成したのちにビット線（Ｂ
Ｌ）を形成し、ビット線（ＢＬ）を形成したのちに容量
電極（ＳＮ）、誘電体膜（１６）、対向電極（ＳＰ）を
順次形成して容量成分（Ｃ）を形成し、かつ対向電極
（ＳＰ）を、隣接するビット線（ＢＬ）の間に形成して
いる。
れば、ワード線（ＷＬ）を形成したのちにビット線（Ｂ
Ｌ）を形成し、ビット線（ＢＬ）を形成したのちに容量
電極（ＳＮ）、誘電体膜（１６）、対向電極（ＳＰ）を
順次形成して容量成分（Ｃ）を形成し、かつ対向電極
（ＳＰ）を、隣接するビット線（ＢＬ）の間に形成して
いる。
【００１０】この対向電極（ＳＰ）は、メモリセルキャ
パシタの一方の電極としての役目を果たすために、その
電位が一定に保たれるように結線されている。よって、
この対向電極（ＳＰ）がビット線（ＢＬ）間の浮遊容量
を抑止するシールド導電層の役目を果たす。これによ
り、改めてシールド導電層を形成する必要がないので、
煩雑な工程が不要になり、工程数の減少が可能になる。
よって省力化が実現できる。
パシタの一方の電極としての役目を果たすために、その
電位が一定に保たれるように結線されている。よって、
この対向電極（ＳＰ）がビット線（ＢＬ）間の浮遊容量
を抑止するシールド導電層の役目を果たす。これによ
り、改めてシールド導電層を形成する必要がないので、
煩雑な工程が不要になり、工程数の減少が可能になる。
よって省力化が実現できる。
【００１１】
【実施例】以下に本発明の実施例に係る半導体記憶装置
の製造方法を図面を参照しながら説明する。図１〜図３
は、本発明の実施例に係る半導体記憶装置の製造方法を
示す断面図である。本発明の実施例に係る半導体記憶装
置は、いわゆるスタックト・キャパシタ型ＤＲＡＭであ
る。その製造方法はまず、シリコン単結晶からなるＰ型
半導体基板（１１）上に熱酸化により厚いSiO2膜よりな
る素子分離層（１２）を形成し、さらに熱酸化などによ
って薄膜SiO2からなるゲート絶縁膜（１３）を形成す
る。
の製造方法を図面を参照しながら説明する。図１〜図３
は、本発明の実施例に係る半導体記憶装置の製造方法を
示す断面図である。本発明の実施例に係る半導体記憶装
置は、いわゆるスタックト・キャパシタ型ＤＲＡＭであ
る。その製造方法はまず、シリコン単結晶からなるＰ型
半導体基板（１１）上に熱酸化により厚いSiO2膜よりな
る素子分離層（１２）を形成し、さらに熱酸化などによ
って薄膜SiO2からなるゲート絶縁膜（１３）を形成す
る。
【００１２】次に、ポリシリコン膜を形成し、所要のパ
ターンにパターニングすることで、ＭＯＳ型トランジス
タのゲート電極になる第１，第２のワード線（ＷＬ11，
ＷＬ12）を形成する。次いで第１，第２のワード線（Ｗ
Ｌ11，ＷＬ12）と素子分離層（１２）とをマスクとして
Ａｓ等のｎ型不純物を注入して、第１，第２のＳ／Ｄ領
域（Ｄ11，Ｄ12）を形成したのちに第１の絶縁膜（１
４）を形成し、その後第１の絶縁膜（１４），ゲート絶
縁膜（１３）を共に選択除去することにより、第１のＳ
／Ｄ領域（Ｄ11）を露出する。次いで、ＷSiX 膜をＣＶ
Ｄ法によって形成し、所要のパターンにパターニングす
ることで、ビット線（ＢＬ）を形成する（図１）。
ターンにパターニングすることで、ＭＯＳ型トランジス
タのゲート電極になる第１，第２のワード線（ＷＬ11，
ＷＬ12）を形成する。次いで第１，第２のワード線（Ｗ
Ｌ11，ＷＬ12）と素子分離層（１２）とをマスクとして
Ａｓ等のｎ型不純物を注入して、第１，第２のＳ／Ｄ領
域（Ｄ11，Ｄ12）を形成したのちに第１の絶縁膜（１
４）を形成し、その後第１の絶縁膜（１４），ゲート絶
縁膜（１３）を共に選択除去することにより、第１のＳ
／Ｄ領域（Ｄ11）を露出する。次いで、ＷSiX 膜をＣＶ
Ｄ法によって形成し、所要のパターンにパターニングす
ることで、ビット線（ＢＬ）を形成する（図１）。
【００１３】次いで、SiO2膜を形成し、所望のパターン
にパターニングすることにより、第２の絶縁膜（１５）
を形成した後に、該第２の絶縁膜（１５），ゲート絶縁
膜（１３）を共に選択除去することにより、第２のＳ／
Ｄ領域（Ｄ12）を露出する。その後、ポリシリコン膜を
形成し、所要のパターンにパターニングすることによ
り、第２のＳ／Ｄ領域（Ｄ12）上にストレージノード
（ＳＮ）を形成し、その上にSiO2膜からなる誘電体膜
（１６）を形成し、全面にポリシリコン膜（１７）を形
成する（図２）。
にパターニングすることにより、第２の絶縁膜（１５）
を形成した後に、該第２の絶縁膜（１５），ゲート絶縁
膜（１３）を共に選択除去することにより、第２のＳ／
Ｄ領域（Ｄ12）を露出する。その後、ポリシリコン膜を
形成し、所要のパターンにパターニングすることによ
り、第２のＳ／Ｄ領域（Ｄ12）上にストレージノード
（ＳＮ）を形成し、その上にSiO2膜からなる誘電体膜
（１６）を形成し、全面にポリシリコン膜（１７）を形
成する（図２）。
【００１４】その後、ポリシリコン膜（１７）を所要の
パターンにパターニングすることにより、セルプレート
（ＳＰ11）を形成する（図３）このとき、セルプレート
（ＳＰ）は隣接するビット線間に存在するように形成す
る。こうして、ストレージノード（ＳＮ），誘電体膜
（１６）及びセルプレート（ＳＰ11）からなるキャパシ
タが形成され、スタックト・キャパシタ型のＤＲＡＭが
形成される。こうして形成されたＤＲＡＭを上面から見
ると、図４に示すようになる。なお、図４は図３のＸ−
Ｘ線断面図である。
パターンにパターニングすることにより、セルプレート
（ＳＰ11）を形成する（図３）このとき、セルプレート
（ＳＰ）は隣接するビット線間に存在するように形成す
る。こうして、ストレージノード（ＳＮ），誘電体膜
（１６）及びセルプレート（ＳＰ11）からなるキャパシ
タが形成され、スタックト・キャパシタ型のＤＲＡＭが
形成される。こうして形成されたＤＲＡＭを上面から見
ると、図４に示すようになる。なお、図４は図３のＸ−
Ｘ線断面図である。
【００１５】以上説明したように、本発明の実施例に係
る半導体記憶装置の製造方法によれば、図４に示すよう
に、隣接するビット線の間に、両者を隔てるようにセル
プレート（ＳＰ）を形成している。このため、このセル
プレート（ＳＰ11）がビット線（ＢＬ）間に寄生する浮
遊容量を低減するシールド層として作用するので、従来
のように、その上層にさらにシールド導電層を形成する
必要がない。
る半導体記憶装置の製造方法によれば、図４に示すよう
に、隣接するビット線の間に、両者を隔てるようにセル
プレート（ＳＰ）を形成している。このため、このセル
プレート（ＳＰ11）がビット線（ＢＬ）間に寄生する浮
遊容量を低減するシールド層として作用するので、従来
のように、その上層にさらにシールド導電層を形成する
必要がない。
【００１６】これにより、その分の工程数の減少（従来
に比して４工程減少する）が可能になり、省力化が可能
となる。なお、本実施例において、ストレージノード
（ＳＮ）は容量電極の一例であり、セルプレート（Ｓ
Ｐ）は対向電極の一例である。
に比して４工程減少する）が可能になり、省力化が可能
となる。なお、本実施例において、ストレージノード
（ＳＮ）は容量電極の一例であり、セルプレート（Ｓ
Ｐ）は対向電極の一例である。
【００１７】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置の製造方法によれば、ワード線を形成したの
ちにビット線を形成し、ビット線を形成したのちに容量
成分を形成し、かつ対向電極を、隣接するビット線間に
形成しているので、改めてシールドのための導電層を形
成する必要がなく、工程数の減少及び省力化が可能にな
る。
体記憶装置の製造方法によれば、ワード線を形成したの
ちにビット線を形成し、ビット線を形成したのちに容量
成分を形成し、かつ対向電極を、隣接するビット線間に
形成しているので、改めてシールドのための導電層を形
成する必要がなく、工程数の減少及び省力化が可能にな
る。
【図１】本発明の実施例に係る半導体記憶装置の製造方
法を説明する第１の断面図である。
法を説明する第１の断面図である。
【図２】本発明の実施例に係る半導体記憶装置の製造方
法を説明する第２の断面図である。
法を説明する第２の断面図である。
【図３】本発明の実施例に係る半導体記憶装置の製造方
法を説明する第３の断面図である。
法を説明する第３の断面図である。
【図４】本発明の実施例に係る半導体記憶装置を説明す
る上面図である。
る上面図である。
【図５】従来例に係る半導体記憶装置の製造方法を説明
する第１の断面図である。
する第１の断面図である。
【図６】従来例に係る半導体記憶装置の製造方法を説明
する第２の断面図である。
する第２の断面図である。
【図７】従来例に係る半導体記憶装置の製造方法を説明
する第３の断面図である。
する第３の断面図である。
【図８】従来例に係る半導体記憶装置の上面図である。
Claims (1)
- 【請求項１】 ワード線（ＷＬ）を形成したのちにビッ
ト線（ＢＬ）を形成する工程と、 該ビット線（ＢＬ）を形成したのちに容量電極（Ｓ
Ｎ）、誘電体膜（１６）を順次形成する工程と、 その後対向電極（ＳＰ）を隣接する前記ビット線（Ｂ
Ｌ）の間の領域に形成する工程を有することを特徴とす
る半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096045A JPH06310677A (ja) | 1993-04-22 | 1993-04-22 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096045A JPH06310677A (ja) | 1993-04-22 | 1993-04-22 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310677A true JPH06310677A (ja) | 1994-11-04 |
Family
ID=14154513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096045A Pending JPH06310677A (ja) | 1993-04-22 | 1993-04-22 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310677A (ja) |
-
1993
- 1993-04-22 JP JP5096045A patent/JPH06310677A/ja active Pending
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