JPH0330471A - 半導体メモリ素子およびその製造方法 - Google Patents
半導体メモリ素子およびその製造方法Info
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- JPH0330471A JPH0330471A JP1167558A JP16755889A JPH0330471A JP H0330471 A JPH0330471 A JP H0330471A JP 1167558 A JP1167558 A JP 1167558A JP 16755889 A JP16755889 A JP 16755889A JP H0330471 A JPH0330471 A JP H0330471A
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- 238000004519 manufacturing process Methods 0.000 title description 7
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリセルおよびその製造方法に関す
る。
る。
半導体メモリ素子、特にシリコンダイナミックメモリ素
子は、近年さらに高集積化され、メモリセル面積は益々
縮小されて来ている。ところが、一つのセルに蓄積する
電荷量は、センス増幅器の？生 嘔 感度、α線耐輸によって制限させるため、縮小する事が
できない。このため、従来よりセル面積が縮小されても
蓄積電荷量を縮小しないメモリセル構造が種々提案され
てきている。
子は、近年さらに高集積化され、メモリセル面積は益々
縮小されて来ている。ところが、一つのセルに蓄積する
電荷量は、センス増幅器の？生 嘔 感度、α線耐輸によって制限させるため、縮小する事が
できない。このため、従来よりセル面積が縮小されても
蓄積電荷量を縮小しないメモリセル構造が種々提案され
てきている。
例えば、インターナショナル・エレクトロン・デバイセ
ズ・ミーティング・テクニカル・ダイジェスト （Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ Ｍｅｅｔ−ｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ） １９ ｇ ２年６００頁〜６０３頁に「
スタックド キャパシタ セルズフォー ハイ デンシ
ティ−ダイナミック ラムズ」と題して発表された論文
がある。
ズ・ミーティング・テクニカル・ダイジェスト （Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ Ｍｅｅｔ−ｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉ
ｇｅｓｔ） １９ ｇ ２年６００頁〜６０３頁に「
スタックド キャパシタ セルズフォー ハイ デンシ
ティ−ダイナミック ラムズ」と題して発表された論文
がある。
この論文には、第３図（ａ）、 （ｂ）Ｗに示した構造
のメモリセルが提案されている。この構造は、ダイナミ
ックメモリ素子のノイズ耐性を確保するための”フォー
ルデイラドビット線構成“と呼ばれるレイアウトを採用
しており、メモリセル中に、当該メモリセルをオンオフ
するための第１のワード線３０２とワード線に平行な方
向に隣接するメモリセルをオンオフするための第２のワ
ード線３０３が形成されている。そして、キャパシタと
して、トレンチ３０４内に、電荷蓄積ポリシリコン３０
５と対向電極３１３から形成されるスタックトキャｌバ
シタを形成し、従来知られているスタックトキャｌパシ
タにトレンチキャパシタを組合せた構造の物を採用して
いることを特徴としている。従って、メモリセルのセル
面積が縮小された時にも、単純なスタックトキャｌバシ
タ、あるいは単純なトレンチ３０４バシタに比べて、蓄
積容量を確保することが容易と成る構造であると言うこ
とができる。また、ビット線コンタクトホール３０６を
通してビット線３０８が形成されている。ビット線３０
８の下部には、層間絶縁膜３０７が形成されている。
のメモリセルが提案されている。この構造は、ダイナミ
ックメモリ素子のノイズ耐性を確保するための”フォー
ルデイラドビット線構成“と呼ばれるレイアウトを採用
しており、メモリセル中に、当該メモリセルをオンオフ
するための第１のワード線３０２とワード線に平行な方
向に隣接するメモリセルをオンオフするための第２のワ
ード線３０３が形成されている。そして、キャパシタと
して、トレンチ３０４内に、電荷蓄積ポリシリコン３０
５と対向電極３１３から形成されるスタックトキャｌバ
シタを形成し、従来知られているスタックトキャｌパシ
タにトレンチキャパシタを組合せた構造の物を採用して
いることを特徴としている。従って、メモリセルのセル
面積が縮小された時にも、単純なスタックトキャｌバシ
タ、あるいは単純なトレンチ３０４バシタに比べて、蓄
積容量を確保することが容易と成る構造であると言うこ
とができる。また、ビット線コンタクトホール３０６を
通してビット線３０８が形成されている。ビット線３０
８の下部には、層間絶縁膜３０７が形成されている。
しかしながら、上に述べたよう泊従来例では、第３図ら
）に示したように、トレンチキャパシタがセル中に形成
される２本のワード線の間に形成されるため、） ｌ／
ンチの開口部を大きく取ることができず、思ったほど容
量を確保することができないという欠点があった。これ
は、全てのワード線を１度に形成するという製造プロセ
スを採用しているために、当該セルの第２のワード線と
、ビット線に平行な方向に隣接するセルの第２のワード
線に該当するワード線が、平面的にある間隔をもって配
置され、結果としてメモリセル内の２本のワード線の間
隔が短（なってしまうことが原因である。
）に示したように、トレンチキャパシタがセル中に形成
される２本のワード線の間に形成されるため、） ｌ／
ンチの開口部を大きく取ることができず、思ったほど容
量を確保することができないという欠点があった。これ
は、全てのワード線を１度に形成するという製造プロセ
スを採用しているために、当該セルの第２のワード線と
、ビット線に平行な方向に隣接するセルの第２のワード
線に該当するワード線が、平面的にある間隔をもって配
置され、結果としてメモリセル内の２本のワード線の間
隔が短（なってしまうことが原因である。
本発明の目的は、メモリセル中に形成される２本のワー
ド線の間隔を広くとり、２本のワード線間に形成される
トレンチの開口部を太き（シ、蓄積容量を確保した半導
体メモリセル及びその製造方法を提供することにある。
ド線の間隔を広くとり、２本のワード線間に形成される
トレンチの開口部を太き（シ、蓄積容量を確保した半導
体メモリセル及びその製造方法を提供することにある。
本発明の半導体メモリセルは、半導体メモリ素子の１部
分を構成するメモリセルの内の一つのセルをオンオフす
るための第１のワード線と、前記第１のワード線に平行
な方向に隣接するセルをオンオフするための第２のワー
ド線の２本のワード線が形成されている構造をもった半
導体メモリセルにおいて、前記第２のワード線の上部あ
るいは下部に、ビット線に平行な方向に隣接するメモリ
セル中の第２のワード線に該当するワード線が形成され
ている。
分を構成するメモリセルの内の一つのセルをオンオフす
るための第１のワード線と、前記第１のワード線に平行
な方向に隣接するセルをオンオフするための第２のワー
ド線の２本のワード線が形成されている構造をもった半
導体メモリセルにおいて、前記第２のワード線の上部あ
るいは下部に、ビット線に平行な方向に隣接するメモリ
セル中の第２のワード線に該当するワード線が形成され
ている。
本発明の半導体メモリ素子の製造方法は、半導体メモリ
セルを形成するプロセスの内、当該セルをオンオフする
ための第１のワード線を形成する工程と、前記第１のワ
ード線に平行な方向に隣接するセルをオンオフするため
の第２のワード線を形成する工程を含んんで構成される
。
セルを形成するプロセスの内、当該セルをオンオフする
ための第１のワード線を形成する工程と、前記第１のワ
ード線に平行な方向に隣接するセルをオンオフするため
の第２のワード線を形成する工程を含んんで構成される
。
第１図（ａ）、 （ｂ）は、本発明のメモリセルの一実
施例を示す平面図、及びＡ−Ａ’線断面模式図である。
施例を示す平面図、及びＡ−Ａ’線断面模式図である。
この実施例では、素子領域と素子分離領域の境界を示す
１０１で囲まれた素子領域１；対して、当該セルをオン
オフするための第１のワード線１０２が形成されており
、ワード線に平行な方向に隣接するセルをオンオフする
ための第２のワード線１０３は、素子分離領域上に形成
された他のメモリセルのための第１のワード線１０２の
上に形成されている。トレンチ１０４は、第１のワード
線１０２と第２のワード線１０３の間に形成されている
。このトレンチの中に、電荷蓄積ポリシリ７）ン１０５
が形成され、さらにビット線コンタクトホール１０６を
通してビット線１０８が形成されている。ビット線１０
８の下部には、層間ｗ！Ａ縁膜１０７が形成されている
。
１０１で囲まれた素子領域１；対して、当該セルをオン
オフするための第１のワード線１０２が形成されており
、ワード線に平行な方向に隣接するセルをオンオフする
ための第２のワード線１０３は、素子分離領域上に形成
された他のメモリセルのための第１のワード線１０２の
上に形成されている。トレンチ１０４は、第１のワード
線１０２と第２のワード線１０３の間に形成されている
。このトレンチの中に、電荷蓄積ポリシリ７）ン１０５
が形成され、さらにビット線コンタクトホール１０６を
通してビット線１０８が形成されている。ビット線１０
８の下部には、層間ｗ！Ａ縁膜１０７が形成されている
。
第２図（ａ）〜（ｅ）は本発明の半導体メモリセルの製
造方法の一実施例を説明するための工程順に示した断面
図である。
造方法の一実施例を説明するための工程順に示した断面
図である。
まず、第２図（ａ）に示すように、シリコン基板１００
上に素子分離酸化膜１３０を形成し、第１のワード線１
０２．更にＬＤＤ構造のための酸化膜１１０を形成した
後、Ｐ−層１２０を形成する。
上に素子分離酸化膜１３０を形成し、第１のワード線１
０２．更にＬＤＤ構造のための酸化膜１１０を形成した
後、Ｐ−層１２０を形成する。
次に、第２図（ｂ）に示すように、第２のワード線１０
３を形成Ｌ、Ｐ＋ｒｇ！１２１ヲ形成シタ後、Ｐ−層の
上部を薄い酸化膜１１２で覆い、厚いポリシリコン１４
０を堆積するこの厚いポリシリコン１４０は、スタック
ドキャパシタの電荷蓄積量を増加させるため通常用いら
れる物である。
３を形成Ｌ、Ｐ＋ｒｇ！１２１ヲ形成シタ後、Ｐ−層の
上部を薄い酸化膜１１２で覆い、厚いポリシリコン１４
０を堆積するこの厚いポリシリコン１４０は、スタック
ドキャパシタの電荷蓄積量を増加させるため通常用いら
れる物である。
次に、第２図（Ｃ）に示すように、第１のワード線と第
２のワード線の間にトレンチ１０４を形成し、電荷Ｍ積
ポリシリコン１０５を堆積する。
２のワード線の間にトレンチ１０４を形成し、電荷Ｍ積
ポリシリコン１０５を堆積する。
次に、第２図（ｄ）に示すように、電荷蓄積ポリシリコ
ン１０５をエツチング加工した後、対向電極１１３、層
間絶縁膜１０７を堆積する。
ン１０５をエツチング加工した後、対向電極１１３、層
間絶縁膜１０７を堆積する。
次に、第２図（ｅ）に示すように、層間絶縁膜１０７と
対、内電極１１３をエツチング加工してビット線に駐が
る部分を露出させる。
対、内電極１１３をエツチング加工してビット線に駐が
る部分を露出させる。
以上述べたように本発明では、当該セルをオンオフする
ための第１のワード線を形成する工程に引き続いて、ワ
ード線に平行な方向に隣接するセルをオンオフするため
の第２のワード線を形成する工程を行なう事で、第２の
ワード線の上部あるいは下部に、ビット線に平行な方向
に隣接するセルの中の第２のワード線に該当するワード
線が形成された構造を取る事ができ、当該メモリセル中
に形成される２本のワード線の間隔を広くとり、２本の
ワード線間に形成されるトレンチの開口部を大きくし、
蓄積容量を確保することが可能となる。
ための第１のワード線を形成する工程に引き続いて、ワ
ード線に平行な方向に隣接するセルをオンオフするため
の第２のワード線を形成する工程を行なう事で、第２の
ワード線の上部あるいは下部に、ビット線に平行な方向
に隣接するセルの中の第２のワード線に該当するワード
線が形成された構造を取る事ができ、当該メモリセル中
に形成される２本のワード線の間隔を広くとり、２本の
ワード線間に形成されるトレンチの開口部を大きくし、
蓄積容量を確保することが可能となる。
第１図（ａ）、 （ｂ）は本発明のメモリセルの一実施
例を示す平面図及びＡ−Ａ’線断面模式図、第２図（ａ
）〜（ｅ）は本発明のメモリセルの製造方法の一実施ま
従来のメモリセルの平面図及びＢ−Ｂ’線断面模式図で
ある。 １００．３００・・・・・・シリコン基板、１０１゜３
０１・・・・・・素子領域と素子分離領域の境界、１０
２．３０２・・・・・・第１のワード線、１０３゜３０
３・・・・・・第２のワード線、１０４，３０４・・・
・・・トレンチ、１０５，３０５・・・・・・電荷蓄積
ポリシリコン、１０６．３０６・・・・・・ビット線コ
ンタクト、１０７．３０７・・・・・・層間絶縁膜、１
０８，３０８・・・・・・ビット線、１１０，１１１・
・・・・・ＬＤＤ形成用酸化膜、１１２・・・・・・酸
化膜、１１３・・・・・・対向電極、１２０・・・・・
・Ｐ−層、１２１・・・・・・Ｐ＋層、１３０゜３３０
・・・・・・素子分離酸化膜、１４０・・・・・・ポリ
シリコン。
例を示す平面図及びＡ−Ａ’線断面模式図、第２図（ａ
）〜（ｅ）は本発明のメモリセルの製造方法の一実施ま
従来のメモリセルの平面図及びＢ−Ｂ’線断面模式図で
ある。 １００．３００・・・・・・シリコン基板、１０１゜３
０１・・・・・・素子領域と素子分離領域の境界、１０
２．３０２・・・・・・第１のワード線、１０３゜３０
３・・・・・・第２のワード線、１０４，３０４・・・
・・・トレンチ、１０５，３０５・・・・・・電荷蓄積
ポリシリコン、１０６．３０６・・・・・・ビット線コ
ンタクト、１０７．３０７・・・・・・層間絶縁膜、１
０８，３０８・・・・・・ビット線、１１０，１１１・
・・・・・ＬＤＤ形成用酸化膜、１１２・・・・・・酸
化膜、１１３・・・・・・対向電極、１２０・・・・・
・Ｐ−層、１２１・・・・・・Ｐ＋層、１３０゜３３０
・・・・・・素子分離酸化膜、１４０・・・・・・ポリ
シリコン。
Claims (2)
- （１）半導体メモリ素子の１部分を構成するメモリセル
の内の一つのセルをオンオフするための第１のワード線
と、前記第１のワード線に平行な方向に隣接するメモリ
セルをオンオフするための第２のワード線の２本のワー
ド線が形成されている構造をもった半導体メモリセルに
おいて、前記第２のワード線の上部あるいは下部に、ビ
ット線に平行な方向に隣接するメモリセル中の第２のワ
ード線に該当するワード線が形成されていることを特徴
とする半導体メモリセル。 - （２）半導体メモリセルを形成するプロセスの内、メモ
リセル中に形成される２本のワード線の内、該当セルを
オンオフするための第１のワード線を形成する工程と、
前記第１のワード線に平行な方向に隣接するセルをオン
オフするための第２のワード線を形成する工程とを含む
ことを特徴とする半導体メモリセルの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167558A JP2503661B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体メモリ素子およびその製造方法 |
| US07/542,427 US5065215A (en) | 1989-06-28 | 1990-06-22 | Semiconductor memory cell and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167558A JP2503661B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体メモリ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330471A true JPH0330471A (ja) | 1991-02-08 |
| JP2503661B2 JP2503661B2 (ja) | 1996-06-05 |
Family
ID=15851953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167558A Expired - Fee Related JP2503661B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体メモリ素子およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5065215A (ja) |
| JP (1) | JP2503661B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR970001894B1 (en) * | 1991-09-13 | 1997-02-18 | Nippon Electric Kk | Semiconductor memory device |
| JP2850879B2 (ja) * | 1995-09-18 | 1999-01-27 | 現代電子産業株式会社 | 半導体素子のワード線製造方法 |
| WO1997036330A1 (en) * | 1996-03-28 | 1997-10-02 | Intel Corporation | Memory cell design with vertically stacked crossovers |
| US6150211A (en) | 1996-12-11 | 2000-11-21 | Micron Technology, Inc. | Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry |
| DE10119873A1 (de) * | 2001-04-24 | 2002-10-31 | Infineon Technologies Ag | Verfahren zur Herstellung von Metall/Halbleiter-Kontakten |
| CN116113237B (zh) * | 2020-08-18 | 2024-11-15 | 长鑫存储技术有限公司 | 存储器及其制作方法 |
Citations (2)
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| JPH02106964A (ja) * | 1988-10-17 | 1990-04-19 | Seiko Epson Corp | 半導体記憶装置 |
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|---|---|---|---|---|
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| JPS60145655A (ja) * | 1984-01-09 | 1985-08-01 | Toshiba Corp | 半導体記憶装置 |
| JPS61127161A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61136256A (ja) * | 1984-12-07 | 1986-06-24 | Hitachi Ltd | 半導体装置 |
| JPS61274358A (ja) * | 1985-05-29 | 1986-12-04 | Toshiba Corp | ダイナミツク型メモリ |
| JPS62136069A (ja) * | 1985-12-10 | 1987-06-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS62249477A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
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| JPH0666437B2 (ja) * | 1987-11-17 | 1994-08-24 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
| JP2511485B2 (ja) * | 1988-01-12 | 1996-06-26 | 沖電気工業株式会社 | 半導体記憶装置 |
| US4927779A (en) * | 1988-08-10 | 1990-05-22 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor |
-
1989
- 1989-06-28 JP JP1167558A patent/JP2503661B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-22 US US07/542,427 patent/US5065215A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187360A (ja) * | 1985-07-19 | 1986-05-02 | Hitachi Ltd | 半導体メモリ |
| JPH02106964A (ja) * | 1988-10-17 | 1990-04-19 | Seiko Epson Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2503661B2 (ja) | 1996-06-05 |
| US5065215A (en) | 1991-11-12 |
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