JPH06311152A

JPH06311152A - データ識別回路及びこれを用いた光受信機

Info

Publication number: JPH06311152A
Application number: JP213894A
Authority: JP
Inventors: Hiroyuki Mutsukawa; 裕幸六川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-02-26
Filing date: 1994-01-13
Publication date: 1994-11-04

Abstract

(57)【要約】【目的】信号の識別を行うデータ識別回路に関し、簡易
な回路構成で、データとクロックとの位相関係を適切な
状態で確定した識別データ出力を可能にする。【構成】位相の異なるクロック信号を生成するクロック
分配部（４）と、各々に異なるクロック信号が入力さ
れ、且つ共通にデータが入力される第一、第二のデータ
識別／判定部（１、２）と第一のクロック信号により識
別した識別データ及びデータと第一のクロック信号との
位相関係に基づく識別判定結果、及び第二のクロック信
号により識別した識別データ及びデータと第二のクロッ
ク信号との位相関係に基づく識別判定結果を入力し、両
識別判定結果に基づき、第一、又は第二の識別データの
いずれかを選択する識別データ選択部（３）とを有す
る。

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術（図２２）発明が解決しようとする課題課題を解決するための手段作用実施例（図１）本発明の動作原理（図２、図３）実施例の動作説明（図４乃至９）実施例各部の具体例（図７乃至図２０）本発明の適用例（図２１、図２２）発明の効果

【０００２】

【産業上の利用分野】本発明は、ディジタル信号を識別
するデータ識別回路及びこれを用いた光受信機に係り、
特に、簡易な構成で正確な識別が可能なデータ識別回路
とこれを用いた光受信機に関する。

【０００３】光通信技術の発展に伴い、光伝送技術を導
入して、幹線系のみならず加入者宅へも光ファイバを敷
設して動画像等の広帯域情報伝送を行う、いわゆるファ
イバ・トゥ・ザ・ホーム（ＦＴＴＨ）等が注目され検討
されている。このように、光伝送システムを加入者系に
導入する場合には、低コストであることが非常に重要な
要件となるる。このため送信機や受信機の構成を、幹線
系で使用しているものよりも大幅に簡単化し、出来るだ
け調整部分を少なくする必要がある。

【０００４】特に、受信機においては、光ファイバを伝
送されてきた光信号を電気信号に変換した後にディジタ
ルの「１」又は「０」の識別を行うデータ識別回路にお
いて、データと識別クロックとの間の位相を適切な関係
に保つ必要がある。

【０００５】この部分についても出来るだけ個別の調整
をせずに済むよう、ＬＳＩ化に適するように簡単化が重
要である。更にはＬＳＩ化する場合でも出来るだけ簡単
な構成にすることにより、回路規模の縮小或いは消費電
力の低減等、加入者系に導入するためにいくつかの課題
を解決する必要がある。

【０００６】

【従来の技術】従来の技術による光受信機の構成を、幹
線系における端局間伝送を行う光中継器の場合につい
て、図２３（１）に示す。従来の光受信機においては、
光ファイバ２０を伝送されてきた光信号を受光素子２１
で光信号を電気信号に変換し、それを等化増幅回路２２
で識別可能なレベルまで増幅して、識別再生回路２３と
タイミング回路２４に印加する。

【０００７】タイミング回路２４においては識別用クロ
ックを抽出し、識別再生回路２３に入力する。この時、
識別再生回路２３に入力される信号とタイミング回路２
４からのクロックとの位相関係は、各回路内での伝搬時
間ばらつき等によって一意には定まらないために、適切
な位相関係を確保するために何らかの形で位相関係の調
整部を設けるのが通常である。

【０００８】前述の光受信機等の場合には、タイミング
回路と識別再生回路の間に同軸ケーブル２５等を用い、
その同軸ケーブル２５の長さを適切に調節することで所
望の位相関係を得るようにしているものが多い。

【０００９】又、近年のＩＣ技術の進展に伴い、位相関
係を自動的に調整する回路を光受信機に設けたものもあ
る。図２３（２）は、そのような位相自動調整回路の例
を示したものである（出典： Peter Cochrane et al.,
IEEE Journal on SelectedAreas in Communications,
Vol. SAC-4, No. 9, December, 1986 ）。

【００１０】図２３（２）に示した回路は、識別前の信
号と識別後の信号とを、それぞれＳ−Ｒラッチ２６、２
７に入力して、出力される信号パルスを積分し、そのレ
ベルと基準となるレベルとの差電圧を電圧制御位相シフ
タ２８にフィードバックしてクロックの位相を所定の値
に保とうとするものである。

【００１１】この図２３（２）に示した回路では、図２
３（１）の同軸ケーブルを用いる場合と比較して、回路
の温度特性や経時的な特性変化によって最適な位相関係
が変化しても、フィードバックにより一定の位相関係を
保つことができる。

【００１２】このような回路は、連続的にクロック位相
を制御することによって適正な位相に保とうとするもの
であるが、回路的に複雑になり、又多くの場合消費電力
が大きくなる。このため、構成の簡単化と低消費電力化
を実現しなければ、加入者系に導入することは困難であ
る。

【００１３】ところで、加入者系においては、端局間伝
送に比べて伝送距離が非常に短い（１〜数 Km 程度）の
で、光受信機に入力する光レベルは方式的に大きくとる
ことが可能である。

【００１４】結果として、識別回路では受信した信号に
おいて、所望の特性を確保できるだけの位相余裕がとれ
る。従って、前述のような連続的な位相制御ではなく、
例えば複数のいくつかの異なる位相を有するクロックか
ら１つの位相のクロックを選択して、そのクロックを用
いて識別をすることにより、所望の識別特性を得ること
が可能になる。

【００１５】そのようなデータ識別回路の構成例として
は、「特開平１─２３３８５０」或いは「特開平１─１
８８０５０」等がある。このうち、「特開平１─２３３
８５０」では、わずかにタイミングの違う二種類のクロ
ックで同じデータを識別し、結果が異なればクロック位
相が適切でないと判断してクロックの位相を反転するよ
うにしている。

【００１６】又「特開平１─１８８０５０」では、デー
タ速度の２倍の周波数のクロックを用意して、データが
入力するとその立ち上がりエッジでＴ−Ｆ／Ｆをリセッ
トして２倍周波数のクロックを分周し、データの立ち上
がりよりある程度の時間遅れを有するクロックでデータ
を識別するようにしている。

【００１７】これらはいずれも、クロックの位相調整回
路そのものはロジック回路で構成でき、例えばゲートア
レイ等で構成することが可能であるため、回路の簡略化
及び低コスト化が図れる。

【００１８】しかし、「特開平１─２３３８５０」で
は、例えば二種類のクロックがいずれも「０」のデータ
を「１」と誤って識別した場合にも適切なクロックと判
断する上、前記２種類のクロック同士の時間差と、入力
するデータを分岐して二つの識別部（Ｄ─Ｆ／Ｆ）に入
力する際の時間差により識別結果が影響を受けるため、
非常に微妙なタイミング設計が要求される等の欠点を有
する。

【００１９】又，「特開平１─１８８０５０」では、２
倍の周波数のクロックを扱うため、伝送系の伝送速度の
２倍の周波数のクロックを用意しなければならず、シス
テム全体の構成に親和性を欠くだけでなく、クロック逓
倍回路を持たなければならないことにより、結果として
回路が大規模化するという欠点を有する。

【００２０】

【発明が解決しようとする課題】従って、従来の技術
は、安定且つ確実にデータとクロックの位相関係を適切
に保ちつつ識別を行う方式は構成できなかったり、或い
は可能であっても必然的に回路が複雑化したり、規模が
増大するという欠点を避けられないものになるという問
題を内包している。

【００２１】本発明は、比較的簡易な回路構成で、デー
タとクロックとの位相関係を適切な状態で確定し、正確
に識別されたデータの出力を可能にするデータ識別回
路、及び該データ識別回路を用いた光受信機を提供する
ことを目的とする。

【００２２】

【課題を解決するための手段】本発明に従うデータ識別
回路では、位相の異なる第一及び第二のクロック信号を
生成するクロック分配部、このクロック分配部からそれ
ぞれ第一及び第二のクロック信号が入力され、且つ共通
にデータが入力される第一及び第二のデータ識別／判定
部を有する。この第一のデータ識別／判定部は、第一の
クロック信号により第一のデータ識別／判定部において
識別した第一の識別データ、及び入力データと第一のク
ロック信号との位相関係に基づき第一の識別判定結果を
生成する。又、第二のデータ識別／判定部は、第二のク
ロック信号により第二のデータ識別／判定部において識
別した第二の識別データ、及びデータと第二のクロック
信号との位相関係に基づき第二の識別判定結果を生成す
る。

【００２３】更に、この第一及び第二の識別判定結果に
基づき、第一の識別データ又は第二の識別データのいず
れかを選択して出力する識別データ選択部とを有する。
更に本発明のデータ識別回路は、前記第一及び第二のデ
ータ識別／判定部の各々は、データ識別部、データ／ク
ロック位相関係検出判定部及び位相関係判定結果処理部
を有する。データ識別部は、前記データ入力部から入力
するデータを前記クロック分配部から入力するクロック
を用いて識別する。データ／クロック位相関係検出判定
部は、識別されたデータとデータ入力部からの入力デー
タとの位相関係を用いて入力データとクロックとの位相
関係を検出判定する。

【００２４】位相関係判定結果処理部は、データ／クロ
ック位相関係検出判定部により出力される位相関係の検
出判定結果と入力データとから、前記識別データ選択部
に印加する、識別データの選択制御信号を生成する。

【００２５】更に本発明に従う光受信機は、光信号受信
部、この光信号受信部からの電気信号に変換された受信
信号を所定レベルに増幅する等化増幅器、タイミング抽
出回路及び更に上記のデータ識別回路を有する。この等
化増幅器の出力をデータ識別回路のデータ入力とし、タ
イミング抽出回路の出力をデータ識別回路のクロック入
力とする。

【００２６】

【作用】本発明のデータ識別回路は、位相の異なる第一
及び第二のクロック信号により共通に入力される入力デ
ータを第一及び第二のデータ識別／判定部において、識
別する。更に、第一及び第二のデータ識別／判定部では
それぞれ識別した第一の識別データ及び入力データとク
ロック信号との位相関係に基づき識別判定結果を生成す
る。

【００２７】この第一及び第二の識別判定結果に基づ
き、識別データ選択部において、第一の識別データ、第
二の識別データのいずれかを選択して出力する。従っ
て、本発明では、第一、又は第二のデータ識別／判定部
のいずれかにおいて入力データと識別クロックとの正し
い位相関係が得られ、適性に識別された識別データを出
力することができる。

【００２８】更に、この入力データと識別クロックとの
位相関係を検出判定するために、各々のデータ識別／判
定部は、データ識別部、データ／クロック位相関係検出
判定部及び位相関係判定結果処理部を有している。そし
て、これら各々の機能部は、クロックによってデータの
識別、検出を行う論理回路で実現が可能である。

【００２９】

【実施例】図１は、本発明のデータ識別回路の実施例で
ある。１、２は、好ましくは、同一に構成されるデータ
識別／判定部である。３は識別データ選択部であり、４
はクロック分配部である。５はデータ入力部、６はクロ
ック信号（ＣＬＫ）の入力部である。

【００３０】データ入力部５から入力される入力データ
は、例えば後に説明する光受信機の光受光部により受光
された光信号が電気信号に変換され、更に識別可能なレ
ベルまで増幅されている。

【００３１】この入力データは、データ識別／判定部
１、２に入力される。データ識別／判定部１、２には、
更にクロック信号入力部６から入力されるクロック信号
に基づきクロック分配部４により生成された所定位相の
クロックが入力される。

【００３２】ここでデータ識別／判定部１、２は、入力
された入力データをクロック分配部４から供給されるク
ロックにより識別し、その識別データ及び入力データと
クロックの位相関係に基づき生成される識別データ及び
判定結果をそれぞれ出力する。

【００３３】３は識別データ選択部であり、データ識別
／判定部１、２の各々から識別データと判定結果が入力
される。そして、データ識別／判定部１、２のいずれか
一方からの識別データを有効として識別データ出力部７
に出力する。

【００３４】次にデータ識別／判定部１、２の詳細構成
をデータ識別／判定部１を例にして説明する。データ識
別／判定部１は、データ識別部１０、データ／クロック
位相関係検出判定部１１、位相関係判定結果処理部１２
及び判定クロック位相制御部１３を有して構成される。
データ入力部５から入力されるデータは、データ識別部
１０に入力される。データ識別部１０は、図１の実施例
では、遅延型フリップフロップＤ−ＦＦで構成され、デ
ータはそのＤ端子に入力される。又、Ｃ端子には、クロ
ック分配部４から第一の位相のクロックが入力される。
従って、Ｄ−ＦＦ１０において、この第一の位相のクロ
ックによりデータの「１」、「０」レベルが識別され
る。

【００３５】Ｄ−ＦＦ１０により識別されたデータは、
データ／クロック位相関係検出判定部１１に入力され
る。データ／クロック位相関係検出判定部１１では、デ
ータ識別部１０で識別された識別データと、データ入力
部５からの入力データとの位相関係を検出する。更に、
この位相関係についての情報をもとに、入力データとこ
れを識別する第一の位相のクロックの位相関係が適切で
あるか否かを判定するものである。

【００３６】ついで、データ／クロック位相関係検出判
定部１１の出力は、位相関係判定結果処理部１２におい
て処理される。位相関係判定結果処理部１２は、処理の
結果に基づき識別データ選択部３においてデータ識別／
判定部１、２のいずれか一方の識別データを有効として
識別データ出力部７に出力するための制御信号を生成す
る。

【００３７】尚、図１においてデータ識別／判定部２の
構成は、データ識別／判定部１と同様である。従ってデ
ータ識別／判定部２内の記号、１３（２）、１１１
（２）、１０Ｃ（２）及び１０Ｄ（２）のそれぞれは、
データ識別／判定部１の１３、１１１、１０Ｃ及び１０
Ｄと対応する部位に接続されていることを意味してい
る。

【００３８】図２、３は、図１の実施例の動作をよりよ
く理解するために用意された、本発明の動作原理を説明
する図である。先ず、クロック分配部４からのクロック
の立ち上がり位相（この位相においてデータを識別す
る）は、典型的なケースとしてデータに対し、その前半
部にあるか、後半部にあるか、又その前半部又は後半部
の期間中の前半部にあるか、後半部にあるかの４つの位
相関係が想定できる。

【００３９】一方、データには、Ｄ−ＦＦ１０のセット
アップ／ホールドタイムやクロック、データのジッタに
より、データ切り替わり位相の前後に識別が不確定にな
る期間が存在する。図２及び図３（１）に示す入力デー
タの前／後部の斜線部分が識別不確定期間である。この
ような識別不確定期間にクロックの立ち上がりがある場
合は、データの識別が出来ないことがある。

【００４０】図２は、（１）データに対し、（２）ＣＬ
Ｋの立ち上がり位相がデータの前部の不確定期間にある
場合であり、図３は、（１）データに対し、（２）ＣＬ
Ｋの立ち上がり位相がデータの後半部の確定期間にある
場合である。

【００４１】図２において、（２）ＣＬＫは、クロック
分配部４からデータ識別／判定部１に入力される第一の
位相のクロックの立ち上がりを示し、（３）1/2TS-ＣＬ
Ｋは、クロック分配部４からデータ識別／判定部１及び
２に入力される第二の位相のクロックの立ち上がりを示
す。

【００４２】クロック信号である（２）ＣＬＫと（３）
1/2TS-ＣＬＫは、所定の位相差を有しており、図１の実
施例では、１／２タイムスロット分の位相差を有する例
である。（２）ＣＬＫの立ち上がりで、データ識別／判
定部１に入力されるデータが識別される。識別されたデ
ータは、図２（４）の如くなる。

【００４３】ついでこの（４）識別データと（１）デー
タとのＥＸＯＲ論理がとられる。その結果により、
（１）データと（２）ＣＬＫとの位相関係が検出され、
図２（５）の如きパルス幅を有するパルス出力が得られ
る。この時の検出結果は、パルス幅の大きさで位相関係
が示される。これは、後に説明する図３（５）と比較す
ると容易に理解できる。

【００４４】更に、位相関係検出結果である図２（５）
のパルスは、第二の位相のクロック（３）1/2TS-ＣＬＫ
の立ち上がり位相で識別判定される。この識別判定結果
の論理レベルは、“Ｌ" となり〔図２（６）Ａ参照〕、
（２）ＣＬＫの立ち上がり位相が入力データ（１）の前
半部にあることを意味する。

【００４５】そしてこの場合は、第二の位相のクロック
（３）1/2TS-ＣＬＫから更に１／４周期遅れた第三の位
相のクロック（７）3/4TS-ＣＬＫで、再度、位相関係検
出結果である図２（５）のパルスを識別判定する。この
識別判定結果も論理レベルは、“Ｌ" となり〔図２
（８）Ｂ参照〕、（２）ＣＬＫの立ち上がりが入力デー
タ（１）の前半部の更に前半部、即ち識別不能期間にあ
ることを意味する。従って、かかる位相のクロックによ
り識別されるデータを採用することはできない。

【００４６】次に図３において、識別クロックの立ち上
がりがデータの後半の確定期間にある場合について説明
する。（２）ＣＬＫ及び（３）1/2TS-ＣＬＫは、上記図
２に関する説明と同様である。

【００４７】識別クロック（２）ＣＬＫの立ち上がり位
相で、データ識別／判定部１に入力される入力データが
識別され、識別データは図３（４）の如くになる。つい
でこの（４）識別データと（１）データとのＥＸＯＲ論
理がとられる。その結果は、図２（５）のパルス幅を有
するパルス出力が得られる。

【００４８】更に、位相関係検出結果である図２（５）
のパルスは、第二の位相のクロック（３）1/2TS-ＣＬＫ
の立ち上がりで識別判定される。この識別判定結果の論
理レベルは、図２の場合と相違し、“Ｈ" となる〔図３
（６）Ａ参照〕。

【００４９】従って、この場合は、（２）ＣＬＫの立ち
上がりが（１）データの後半部にあることを意味する。
そしてこの場合は、第二の位相のクロック（３）1/2TS-
ＣＬＫの位相から１／４周期進んだ判定クロック（７）
1/4TS-ＣＬＫにより、位相関係検出結果である図３
（５）のパルスを識別判定する。この識別判定結果の論
理レベルは、“Ｌ"となる〔図３（８）Ｂ参照〕。従っ
て、この場合はクロック（２）ＣＬＫの立ち上がりが入
力データ（１）の後半部内の前半部にあることを意味す
る。

【００５０】図２の場合と相違して、二つの識別判定結
果Ａは論理“Ｈ" 、Ｂは論理“Ｌ"であり、識別クロッ
ク（２）ＣＬＫの立ち上がり位相が入力データの後半部
の角形期間にあることを意味する。かかる位相のクロッ
クにより識別されるデータは正しく識別されたものとし
て採用が可能である。

【００５１】上記の動作原理に基づき動作する本発明の
実施例について、再度図１に戻り、図４及び図５のタイ
ムチャートを参照して説明する。図４は、第一の位相の
識別クロック（２）ＣＬＫの立ち上がりが（１）データ
の前半部の確定期間にある場合を示し、図５は、（１）
データの後部の不確定期間にある場合を示している。従
って、図２及び図３の動作原理説明図の場合を含めて、
上記のように（１）データと（２）ＣＬＫの立ち上がり
の関係として４つの典型的な位相関係が示されているこ
とになる。

【００５２】図４に戻り、（１）データはデータ入力部
５から、データ識別／判定部１のデータ識別部１０及び
及びデータ識別／判定部２の対応するデータ識別部１０
（２）に入力される。

【００５３】クロック入力部６からクロック分配部４に
入力されるクロックは、所定の位相に調整されて、各部
に供給される。クロック分配部４から図４（２）に示す
位相の第一の位相の識別クロックがデータ識別部１０の
Ｃ端子に入力される。一方、データ識別／判定部２のデ
ータ識別部１０（２）のＣ端子には、図４（２）に示す
第一の位相クロックと所定の位相差を持ったクロックが
入力される。所定の位相差は、典型的な場合として、後
に図６について記載される説明から理解できるように、
１／２タイムスロット（1/2TS)の位相差を有している。

【００５４】したがって、図５（２）は、図４（２）に
示す第一の位相の識別クロックから１／２タイムスロッ
ト分遅れた位相の識別クロックであり、以降の説明で
は、かかる図５（２）のクロックがデータ識別部１０
（２）に入力するものと考える。

【００５５】データ識別部１０において、ＣＬＫ（２）
の立ち上がりタイミングで（１）データが識別され、図
４（３）の識別データとなる。この識別データは、図１
の実施例では識別データ選択部３内の選択回路３０に導
かれる。同時に（１）データは、位相関係検出判定部１
１内のデータ／クロック位相関係検出部（以下位相関係
検出部と略称する）１１０に入力される。

【００５６】ここで位相関係検出部１１０は、種々の構
成が考えられるが、具体的には位相関係をパルス幅とし
て出力するために、図１０（１）乃至（５）に示すよう
に、インバータ７１とＥＸＯＲ論理回路７２の組合せ
〔図１０（１）〕、ＮＯＲ回路７３〔図１０（２）〕、
インバータ７４とＡＮＤ回路７５の組合せ〔図１０
（３）〕、ＡＮＤ回路７６〔図１０（４）〕或いはＥＸ
ＯＲ論理回路７７とＤ−ＦＦ１１１のクロックを反転
するインバータ７８の組合せ〔図１０（５）〕のいずれ
かを選択採用することが可能である。又、図示を省略し
ているが、ＳＲ−ＦＦ（セット・リセットフリッフフロ
ップ）で構成することも可能である。

【００５７】以下図１に示す実施例の動作の詳細説明に
おいて、位相関係検出部１１０として図１０（３）の構
成を用いた例によって説明する。尚、図１０（３）でＡ
ＮＤ回路７５の一方の入力には、入力データをインバー
タ７４を通し、もう一方の入力にはデータ識別部１０の
Ｑ出力が入力される構成である。図４、図５の（１）デ
ータは、反転しないデータを示している。

【００５８】このような関係において、位相関係検出部
１１０により、（１）データと（３）識別データの位相
関係、従って（１）データと（２）ＣＬＫの位相関係が
検出される。この検出される位相関係はパルス幅によっ
て示される。即ち、図４において、（４）位相関係パル
ス１が位相関係検出部１１０から検出結果として出力さ
れる。

【００５９】この（４）位相関係パルス１のパルス幅
は、先の図２及び図３に基づく説明からも理解できるよ
うに、（１）データに対する（２）ＣＬＫの立ち上が
り位相に応じて変化する。

【００６０】（４）位相関係パルス１は更にＤ−ＦＦ１
１１に入力される。Ｄ−ＦＦ１１１には、第二の位相の
クロック（５）ＣＬＫ２が入力される。この（５）ＣＬ
Ｋ２は、図４、図５において（２）ＣＬＫと１／２タイ
ムスロットの位相差を有している。

【００６１】Ｄ−ＦＦ１１１において、（４）位相関係
パルス１は（５）ＣＬＫ２の立ち上がり位相で識別され
る。その識別結果は、図４（６）に示されるものであ
る。即ち、論理レベルが“Ｌ”である。一方、位相関係
検出部１１０からの出力は、他のＤ−ＦＦ１１２のＤ入
力端子に入力される。Ｄ−ＦＦ１１２のＣ入力端子に
は、判定クロック位相制御回路１３を介して位相制御さ
れた第三の位相の判定クロック（７）ＣＬＫ3 が入力さ
れる。

【００６２】この（７）ＣＬＫ3 は、Ｄ−ＦＦ１１１で
の識別結果、即ち図４（６）に示されるクロック位相制
御信号により、（５）ＣＬＫ2 に対し、更に１／４タイ
ムスロット分の位相遅れを与えられたクロックである。
即ち、（６）判定クロック位相制御信号の論理レベルが
“Ｌ”である時、（２）ＣＬＫ2 の立ち上がりが（１）
データの前半部にあるとして検出した結果に基づき、１
／４タイムスロット分の位相遅れを判定クロック位相制
御回路１３で与えるように制御している。

【００６３】Ｄ−ＦＦ１１２は、従って（４）位相関係
パルス１を（７）ＣＬＫ3 の立ち上がり位相で識別する
ことになる。その識別結果は、（８）位相関係パルス２
として出力される。この（８）位相関係パルス２は、Ｄ
−ＦＦ１１１からの（６）判定クロック位相制御信号と
ともに位相関係判定結果処理部１２のＥＸＯＲ回路１２
１に入力される。

【００６４】ＥＸＯＲ回路１２１において、（６）判定
クロック位相制御信号と（８）位相関係パルス２のＥＸ
ＯＲ論理がとられると、その論理出力は、図４（９）に
示す如くになる。次いでこの（９）ＥＸＯＲは、Ｄ−Ｆ
Ｆ１２２のＤ入力端子に入力される。

【００６５】Ｄ−ＦＦ１２２のＣ入力端子には、（１）
データに所定の遅延を与えて反転した（１０）反転デー
タが入力される。したがって、ＥＸＯＲ回路１２１のＥ
ＸＯＲ論理出力（９）は、（１０）反転データの立ち上
がり位相、即ち（１）データの立ち下がり位相で識別さ
れる。

【００６６】Ｄ−ＦＦ１２２で識別された結果は、（１
１）識別データ選択信号となる。この信号は、識別デー
タ選択部３の切り換え制御部である、ＳＲ−ＦＦ３１の
Ｓ入力端子に印加される。更に、識別データ選択部３
は、マルチプレクサ等で構成される選択切り換え器３０
を有し、第一、第二のデータ識別／判定部１、２からの
識別データを受ける。

【００６７】選択切り換え器３０に入力した二つの
（３）識別データは、切り換え制御部３１により制御さ
れ、そのいずれかが選択されて出力される。図４の例で
は、（２）ＣＬＫの位相は、適正に（１）データを識
別できる位相にあるので、第一のデータ識別／判定部１
からの（３）識別データが選択切り換え器３０から出力
される〔図４（１２）参照〕。

【００６８】図５は、（１）データの後部に（２）ＣＬ
Ｋの立ち上がり位相がある場合の動作タイムチャートで
ある。この場合は、図２について説明したと同様に
（１）データの正常な識別が出来ない場合である。

【００６９】図４で説明したように、（２）ＣＬＫの立
ち上がり位相により識別された、（３）識別データ
（３）と（１）データの位相関係が検出される。この位
相関係は（４）位相関係パルス１により示される。更に
この位相関係パルス１は、（５）ＣＬＫ２により識別さ
れる。

【００７０】図５の場合は、（２）ＣＬＫの立ち上が
り位相が図４の場合と異なるので、（５）ＣＬＫ2 によ
る識別により出力される（６）判定クロック位相制御信
号は、図４の場合と異なり、論理レベルが“Ｈ”になり
うる。この場合は、Ｄ−ＦＦ１１１からの（６）判定ク
ロック位相制御信号により、判定クロック位相制御部１
３は、クロック位相を１／４タイムスロット分進める。

【００７１】１／４タイムスロット進められた（７）Ｃ
ＬＫ３により、Ｄ−ＦＦ１１２において、（４）位相関
係検出パルス１が識別される。この識別結果は、Ｄ−Ｆ
Ｆ１１２の出力（８）であり、同様に論理レベルが
“Ｈ”になる期間がある。従って、Ｄ−ＦＦ１１１の出
力である（６）判定クロック位相制御信号とＤ−ＦＦ１
１２の出力（８）位相関係パルス２とのＥＸＯＲ出力で
ある（９）ＥＸＯＲがＥＸＯＲ回路１２１から出力され
る。

【００７２】この（９）ＥＸＯＲは、位相関係判定結果
処理部１２のＤ−ＦＦ１２２において、（１０）反転デ
ータにより識別される。この結果は、（１１）識別デー
タ選択信号であり、図４の場合と異なり、その論理レベ
ルは“Ｌ”である。

【００７３】（１１）識別データ選択信号の論利レベル
が“Ｌ”である場合、（３）識別データは採用されず、
他方のデータ識別／判定部からの識別データが出力され
るように識別データ選択部３が制御される。

【００７４】ここで、図２及び図３において説明したと
同様に（５）ＣＬＫ２及び（７）ＣＬＫ３により識別さ
れた結果の論理レベルを比較する。図４の場合は、Ａ＝
“Ｌ”、Ｂ＝“Ｈ”であり、図５の場合は、Ａ＝
“Ｈ”、Ｂ＝“Ｈ”である。

【００７５】従って、Ａ及びＢの論理レベルが異なる時
は、データに対して、識別クロックの立ち上がり位相
は、正しくデータを識別できる関係にある。他方、Ａ及
びＢの論理レベルが“Ｌ”又は“Ｈ”において、一致す
る場合は、識別クロックの立ち上がり位相が入力データ
（１）の前部又は後部の識別不確定期間にあり、正しく
データを識別出来ない関係にある。

【００７６】本発明の実施例では、図４に示す構成の位
相関係判定結果処理部１２により、上記関係を判断し
て、データ識別／判定部１又は２のいずれかの識別デー
タを出力するようにしている。従って、上記論理レベル
の関係を利用することにより、図１の構成以外の構成を
採用することも可能である。

【００７７】図６は、本発明のデータ識別回路の第二の
実施例である。図６において、図１と同じ構成の部位に
は同じ符号を使用して表示することにする。１（２）は
データ識別／判定部であり、４（２）は第二のクロック
分配部である。５はデータ入力部、６はクロック信号の
入力部、７（２）は識別データの出力部である。又、８
はクロック選択制御部である。

【００７８】上記のデータ識別／判定部１（２）はデー
タ識別部１０、位相関係検出判定部１１、位相関係判定
結果処理部１２（２）、判定クロック位相制御部１３を
有して構成される。

【００７９】又、データ識別部１０はＤ−ＦＦで構成さ
れ、位相関係検出判定部は、図１０に示される位相関係
検出部と、二個のＤ−ＦＦ１１１及び１１２によって構
成され、位相関係判定結果処理部はデータに所定の遅延
を与えて反転する反転回路１２０と、前記二個のＤ−Ｆ
Ｆ１１１、１１２の出力のＥＸＯＲ論理をとるＥＸＯＲ
回路１２１と、Ｄ−ＦＦ１２２とを有して構成される。

【００８０】更に、クロック選択制御部８は、Ｄ−ＦＦ
１２２の出力を受けて動作するＳＲ−ＦＦ８１と、反転
データとＳＲ−ＦＦ８１の出力のＡＮＤをとるＡＮＤ回
路８２と、該ＡＮＤ回路の出力を受けてトグル動作をす
るＴ−ＦＦ８３とを有して構成される。

【００８１】図６の構成の特徴は、図１の構成が二つの
データ識別／判定部において、各々二つの異なる位相の
クロックによって二つの識別データを生成するととも
に、入力データと二つのクロックの位相関係が適正な方
の識別データを識別データ選択部において選択して出力
するのに対して、二つの位相が異なるクロックとデータ
の位相関係を判定して、識別クロック選択制御部におい
て適正な位相関係のクロックを選択するように制御して
データを識別する点にある。従って、図１の構成でも回
路の簡易化が図られているが、図６の構成は一層簡略化
できる利点を有する。

【００８２】さて、図６と図１を比較すれば明らかなよ
うに、図６のデータ識別／判定部１（２）は、図１のデ
ータ識別／判定部１と殆ど同じ構成である。上におい
て、本発明の実施例の動作について詳述してあるので、
図６の本発明の第二の実施例の動作についてはできるだ
け重複を避けて説明する。

【００８３】図７は、本発明の第二の実施例の動作タイ
ムチャートで、図４と同様に識別クロックである（２）
ＣＬＫの立ち上がり位相がデータの前半部の確定期間に
ある場合を示している。この場合には図７において
（１）から（10）までの動作は図４と全く同じである。
（９）ＥＸＯＲを反転データの立ち上がり（データの立
ち下がり）で識別した出力がＳＲ−ＦＦ８１に入力され
ると、該ＳＲ−ＦＦ８１のＱ出力である（11）位相関係
判定結果は“Ｌ”に確定される。このＳＲ−ＦＦ８１の
Ｑ出力と反転データのＡＮＤはやはり“Ｌ”であるの
で、Ｔ−ＦＦ８３はトグルせず、従って、クロック分配
部４（２）に対してはクロック切り替えの制御信号は出
力しない。つまり、データと識別クロックの位相が適正
であるので、現状のクロックの位相のままで識別を継続
する。

【００８４】図８は、本発明の第二の実施例のタイムチ
ャートで、図５と同様に識別クロックの立ち上がりがデ
ータの後半部の不確定期間にある場合を示している。こ
の場合にも、Ｄ−ＦＦ１２２において（10）反転データ
で（９）ＥＸＯＲを識別するまでは図５と同じである。
この場合にはＤ−ＦＦ１２２のＱ出力は“Ｌ”であるの
で、ＳＲ−ＦＦ８１のＱ出力である（11）位相関係判定
結果は“Ｈ”である。そして、（11）位相関係判定結果
と（10）反転データのＡＮＤをとることにより、（12）
の波形が得られ、これがＴ−ＦＦ８３に入力される。こ
れにより、Ｔ−ＦＦ８３はトグルして、“Ｈ”出力をク
ロック分配部に出力し、適正な位相の識別クロックを選
択するように制御する。

【００８５】従って、図８（１２）の波形にＴ１を付し
た立ち上がりのタイミングに識別クロックである（２）
ＣＬＫは１／２タイムスロット位相が変化する。これに
伴って、第二の位相のクロックである（５）ＣＬＫ２
と、第二の位相のクロックから１／４タイムスロット遅
れたクロックである（７）ＣＬＫ３も１／２タイムスロ
ット位相が変化する。この後は、図７と同様な動作に移
行して識別と位相関係の判定を行う。そして、図８（1
0）の波形にＴ２を付した立ち上がりのタイミングには
（11）位相関係判定結果が“Ｌ”に下がるので、ＡＮＤ
回路８２の出力である（12）が“Ｌ”を継続し、Ｔ−Ｆ
Ｆ８３の出力は先に適正な位相の識別クロックを選択す
るように制御した状態を保ったままでいる。

【００８６】さて、これまでの説明では、本発明の実施
例の第一のデータ識別／判定部１、２における第一の位
相の識別クロック同士の位相関係と、本発明の第二の実
施例における第一のクロックと第二のクロックの位相関
係は、典型的場合として１／２タイムスロットの位相差
であるとの説明の他、位相関係についての具体的説明は
していない。従って、ここで図９に基づいて検討する。

【００８７】図１又は図６の構成では、データ識別部１
０に入力するデータの速度は、識別クロックの、データ
に対する位相関係によって決まる。例えば、第９図に示
すように、１タイムスロット（クロック周期）をＴ、二
つのクロックの入力データに対する位相の差を△ｔｃと
すると、前述のジッタやセットアップ・ホールド時間の
ための識別不可能な領域の時間的な長さをｔｕとした時
に、二つのクロックのうち少なくとも一方は不確定期間
を外れていなければならない。即ち、二つのクロックの
立ち上がりが同一の不確定期間に入らないために、ｔｕ≦△ｔｃが要請され、二つのクロックの立ち上がりがデータの前
後の不確定期間に同時に入らないために、ｔｕ≦Ｔ−△ｔｃが要請される。

【００８８】従って、これら２式より、△ｔｃについてｔｕ≦△ｔｃ≦Ｔ−△ｔｕという条件が得られる。

【００８９】最高のデータ速度は最少のＴを与える条件
で決まるから、２ｔｕ≦△ｔｃ＋ｔｕ≦Ｔより、Ｔはｔｕ＝△ｔｃの時最少となり、不確定期間の
２倍で与えられる。

【００９０】即ち、できるだけ高速の信号の識別に本発
明を適用しようとした場合、前述の識別不能な領域が１
タイムスロットの１／２以下であることを前提として、
本発明の実施例における第一のデータ識別／判定部１及
び第二のデータ識別／判定部２におけるデータ識別部で
ある１０、１０（２）に入力する識別クロックの相対的
な位相差と、本発明の第二の実施例における第一のクロ
ックと第二のクロックの位相差が、識別すべきデータの
最高ビットレートに対し、少なくとも１／２タイムスロ
ット以上であることが条件となる。例えば、６２２Ｍｂ
／ｓの信号の識別に使用するためには、１／６２２（Ｍ
ｂ／ｓ）×１／２＝８０４ｐｓだけの位相差を有するこ
とが必要である。

【００９１】又、図４又は図７において、識別クロック
である（２）ＣＬＫに対する、Ｄ−Ｆ／Ｆ１１１で
（４）位相関係パルス１を識別する第二の位相のクロッ
クである（５）ＣＬＫ2 の位相関係は、（１）データに
対する位相の相対関係としてみた時に、（２）ＣＬＫの
立ち上がりと（１）データの変化点との間の位相差が、
その（２）ＣＬＫと（５）ＣＬＫ２との間の位相関係と
比べて大きいかどうかを判定する基準となる。

【００９２】従って、図１に示すように、同じ構成から
成る二つの系統を有するこの構成では、二つの系統が互
いに対称に動作し、図６の構成では、二つのクロックが
互いに対称に動作するので、（２）ＣＬＫと（５）ＣＬ
Ｋ２との間の位相関係は、（１）データの変化点に対す
る位相の相対関係としてみた時に、少なくとも識別すべ
きデータの最高ビットレートに対して１／２タイムスロ
ット異なるように設定するのが適切である。

【００９３】この場合、Ｄ−Ｆ／Ｆ１１２で位相関係パ
ルス１を識別する第三の位相クロックである（７）ＣＬ
Ｋ３は、（５）ＣＬＫ２による識別で、（２）ＣＬＫが
（１）データの１タイムスロットに対して、前半部にあ
るか後半部にあるかを判定することになる。

【００９４】従って前述したようにその前半部もしくは
後半部の中での位相関係を更に細かく判定するために
は、（５）ＣＬＫ２による識別、即ちＤ−Ｆ／Ｆ１１１
の識別結果に応じて判定クロック位相制御部１３で位相
を変化させ、位相関係パルス１をＤ−Ｆ／Ｆ１１２にお
いて識別するようにする。

【００９５】この場合、Ｄ−Ｆ／Ｆ１１１の識別結果に
応じて変化するクロックの位相は、上に述べたのと同じ
理由で、（１）データの変化点に対する位相の相対関係
としてみた時に、少なくとも識別すべきデータの最高ビ
ットレートに対して１／２タイムスロット分異なるよう
に設定すると、二つの位相のクロックを対称に作用させ
ることができる。

【００９６】又、Ｄ−Ｆ／Ｆ１１１における識別によっ
ては、第一の位相の識別クロックである（２）ＣＬＫ
が、（１）データの１タイムスロットに対して、前半部
にあるか後半部にあるかが判定されるが、それと同様
に、Ｄ−Ｆ／Ｆ１１２における識別では、その前半部も
しくは後半部の中での、識別クロックとデータ間の位相
関係を、Ｄ−Ｆ／Ｆ１１１に入力するクロックとＤ−Ｆ
／Ｆ１１２に入力するクロックとの間の、データの変化
点に対する位相関係の差を基準にして判定することにな
る。

【００９７】従って、Ｄ−Ｆ／Ｆ１１１に入力する第二
の位相のクロックである（５）ＣＬＫ２とＤ−Ｆ／Ｆ１
１２に入力する第三の位相のクロックである（７）ＣＬ
Ｋ３との間の、データの変化点に対する位相関係の差
は、少なくとも、識別すべきデータの最高ビットレート
に対して１／２タイムスロット分の更に１／２、即ち１
／４タイムスロット異なるように設定すると、２つの位
相のクロックが、Ｄ−Ｆ／Ｆ１１２における識別に対し
て対称に作用するので、最も設計ビットレートを高速の
ものにすることができる。

【００９８】ここまで述べてきたような、互いに所定の
位相差を有するような複数のクロックを生成する、本発
明の実施例におけるクロック分配部４、及び本発明の第
二の実施例におけるクロック分配部４（２）を構成する
回路としては、種々のものが考えられる。

【００９９】本発明の実施例においては、例えば、図１
１では、クロック分配部４に、クロック用の入力バッフ
ァ４１と、クロックバッファ４２と、インバータ４３と
をそれぞれ有する構成とする。クロックバッファ４２と
インバータ４３とから出力される信号が、互いに反転し
た関係にあることを利用して、互いに１／２タイムスロ
ット分の位相差を有する識別クロックとして、それぞれ
第一のデータ識別判定部１及び第二のデータ識別／判定
部２におけるデータ識別部１０及び第一のデータ／クロ
ック位相関係判定部であるＤ−Ｆ／Ｆ１１１に入力する
構成としている。

【０１００】又、図１２（１）に示す構成では、インバ
ータ４３を用いる代わりに、遅延手段４４を有する構成
として、第一のデータ識別／判定部１及び第二のデータ
識別／判定部２におけるデータ識別分１０、１０（２）
及び第一のデータ／クロック位相関係判定部であるＤ−
Ｆ／Ｆ１１１に入力するクロック間の位相差を、遅延手
段４４に対応する遅延時間で与えている。

【０１０１】又、図１２（２）に示す構成では、第一の
データ識別／判定部１及び第二のデータ識別／判定部２
におけるデータ識別部１０、１０（２）及びＤ−Ｆ／Ｆ
１１１に入力するクロックの駆動回路が、互いに対称に
なるように、遅延手段４４とインバータ４６、４７とを
有する。データ識別部１０、１０（２）に入力するクロ
ック相互の位相関係を遅延手段４４で、又データ識別部
１０と第一のデータ／クロック位相関係判定部であるＤ
−Ｆ／Ｆ１１１に入力するクロックの相互の関係をイン
バータ４６、４７で、それぞれ与えている。

【０１０２】本発明の第二の実施例については、基本的
には上記と同様であるが、識別クロック選択制御部の出
力によって異なった位相の識別クロックを出力する機能
が必要である点が異なっている。

【０１０３】図１３（１）に示す構成は図１１の構成に
対応し、バッファゲート４１、４２と、インパータ４３
に加えて識別クロック位相制御部４８を有する。そして
識別クロック選択制御部の出力によって識別クロックの
位相を制御する識別クロック位相制御部４８の出力を分
岐し、バッファゲート４１の出力をデータ識別部１０に
供給し、インバータ４３の出力をＤ−ＦＦ１１１に供給
する。

【０１０４】図１３（２）に示す構成は、図１２（１）
の構成に対応し、インバータ４３を用いる代わりに、遅
延手段４４を有する構成として、上記と同じ機能を実現
する。

【０１０５】ここで、図１２及び図１３に挙げた遅延手
段４４としては、論理的なゲート素子か、又は、固定又
は可変の遅延素子（受動素子）のいずれかを用いること
になる。論理的なゲート素子で実現する場合は、例え
ば、富士通製ＭＢ８１０シリーズのＯＲ−ＮＯＲゲート
素子を使用出来る。この素子を使用する場合は約４００
ｐｓの遅延量が得られ、先に言及した６２２Ｍｂ／ｓの
信号速度に対して最適である。

【０１０６】さて、図１３における識別クロック位相制
御部を構成する回路としては、図１４に示すものが考え
られる。図１４（１）はＥＸＯＲ回路で構成する例、図
１４（２）はＯＲ−ＮＯＲ回路とセレクタ又はマルチプ
レクサを用いて構成する例である。ここでは、図１３
（１）に適用するものとして説明すると、図１４（１）
はＥＸＯＲ回路４８１の一方の入力端子にバッファゲー
ト４１の出力を印加し、もう一方の入力端子に識別クロ
ック位相選択制御部の出力を印加する。識別クロック位
相選択制御部の出力が“Ｌ”であれば、パッファゲート
４１の出力の位相のままでＥＸＯＲ回路から出力され、
“Ｈ”であれば、バッファゲート４１の出力の位相が逆
転されて出力される。

【０１０７】図１４（２）においては、ＯＲ−ＮＯＲ回
路４８２でバッファゲート４１の出力と同相の出力と逆
相の出力が生成され、セレクタ又はマルチプレクサ４８
３においてこの二つの出力を識別クロック位相選択制御
部の出力によって選択されて、出力される。

【０１０８】次に、本発明の実施例における第一のデー
タ識別／判定部１及び第二のデータ識別／判定部２にお
いて、第二のデータ／クロック位相関係判定部１１２に
入力する第三の位相のクロックである判定クロックの位
相を、第一のデータ／クロック位相関係判定部１１１に
おける判定結果を元に制御する判定クロック位相制御部
１３としては、図１５と図１６の構成が採用できる。

【０１０９】図１５（１）に示す構成では、遅延手段１
３０及び１３０（２）を用いて、第二の位相関係判定部
１１２に入力するクロック位相について、第一の位相関
係判定部１１１に入力するクロックに対して、所定の位
相差を与えるか、図１５（２）に示すように、インバー
タ１３２を用いて互いに反転した位相で１／２タイムス
ロット分異なるようにする。

【０１１０】そして第一の位相関係判定部１１１におけ
る判定結果（“Ｌ”又は“Ｈ”）に応じて、ＥＸＯＲ
ゲート１３１、１３１（２）において、それぞれに入力
してくるクロックの極性を、反転させるかしないかを制
御するようにしている。

【０１１１】又、図１６に示す構成では、ＥＸＯＲゲ
ートの代わりに、マルチプレクサ又はセレクタ１３５、
１３５（２）を有し、遅延手段１３３及び１３３（２）
で、それぞれ所定の位相を設定された２種のクロック
を、第一の位相関係判定部１１１における判定結果
（“Ｌ”又は“Ｈ”）に応じて、選択して出力するよう
にしている。

【０１１２】本発明の第二の実施例における判定クロッ
ク位相制御部としては、図１７に示す構成の回路を採用
できる。図１７（１）に示す構成では、データ識別部１
０と第二のデータ／クロック位相関係判定部１１２のそ
れぞれに入力するクロックの位相差に相当する遅延手段
１３０を有し、第一のデータ／クロック位相関係判定部
１１１の判定結果をＥＸＯＲ回路１３１にの一方の入力
端子に印加して、第二のデータ／クロック位相判定部に
入力するクロックの位相を切り替える。

【０１１３】図１７（２）に示す構成では、データ識別
部１０に入力する２種類のクロックの位相差に応じて、
遅延手段１３０の出力と、該出力を遅延手段１３６によ
ってデータ識別部に入力する２種類の識別クロックの位
相差に応じて遅延させた出力のうちから、第一のデータ
／クロック位相関係判定部１１１での判定結果をセレク
タ又はマルチプレクサ１３７に入力していずれかのクロ
ックを選択する。

【０１１４】又、図１７（３）に示す構成では、遅延手
段１３０の出力と、該出力をインバータ１３８で反転し
た出力のうちから、第一のデータ／クロック位相関係判
定部１１１での判定結果をセレクタ又はマルチプレクサ
１３７に入力していずれかのクロックを選択する。

【０１１５】ここで、図１５乃至図１７中に示した遅延
手段１３０、１３０（２）、１３３、１３３（２）及び
１３６は、図１２と図１３において説明したと同様に論
理的なゲート素子か、又は、固定又は可変の遅延素子
（受動素子）のいずれかを用いることで構成できる。

【０１１６】尚、上に述べた説明では、全てロジック処
理によっている。又、データ「１」が存在する時にのみ
判定を行うので、データ「０」を「１」と誤る場合の対
策は考えなくてよい。

【０１１７】以上述べてきた本発明の実施例において、
本発明の原理に従い、適切な位相のクロックで識別した
データを選択的に出力する識別回路を実現できるが、実
際の受信機等で用いられるロジック回路においては、例
えばフレーム同期回路においては、フレームを検出する
ために同期保護回路を設けている。従って、本発明によ
るデータ識別回路においても、その場合と同様に、同期
保護回路を設けてもよい。

【０１１８】図１８は、本発明の実施例における識別デ
ータ選択部３に同期保護回路３２を設けた概念図であ
る。ここで同期保護回路としては、シフトレジスタを使
用したものが通常使用され、所定回数連続して適切と判
定した位相のクロックの識別データを選択出力するよう
にすることになる。

【０１１９】しかし、高速の信号の識別処理、或いは、
内部回路のばらつきや不安定性により、所定回数連続し
ての判定が確定しない場合も考慮する必要があることも
考えると、図１９のような構成が好ましい。即ち、同期
保護回路に、カウンタを使用し、連続ではなくとも、所
定回数適切という判定が先に出た方の系統の識別データ
を選択する。

【０１２０】図１９に示す構成では、図１に示した構成
に対応して２系統の同期保護回路３２０、３２０（２）
を示している。ここでは、Ｄ−Ｆ／Ｆ１２２及び１２２
（２）にそれぞれ対応して、同期保護回路３２０、３２
０（２）を有し、それぞれはカウンタ３２５、３２６を
有する。

【０１２１】二つのカウンタ３２５、３２６は、それぞ
れＤ−Ｆ／Ｆ１２２、１２２（２）の相反するデータを
カウントする。これにより適正という判定だけでなく、
不適正であるという判定結果もカウントする。所定回数
不適正であるという結果が出た場合には、反対の位相の
クロックで識別したデータを出力するように、ＮＯＲゲ
ート３２７、ＯＲゲート３２９、ＯＲ／ＮＯＲゲート３
２８で構成された識別データ選択信号処理部３３０によ
り制御する。これによりある一定数以下のデータ長に対
して、必ず識別位相が確定するようにしている。

【０１２２】又、二つの系統のそれぞれ二つずつ、合計
４つのカウンタ３２５、３２６、３２５（２）、３２６
（２）のうちどれか一つのＱ出力が“Ｈ”になった場合
には、ＡＮＤゲート３３１の出力が“Ｌ”になって、カ
ウンタに入力するパルスを止めるようにＡＮＤゲート３
２１、３２２、３２３によって構成される。これにより
一度安定化した位相をそのまま保持するようにしてい
る。

【０１２３】図２０に示す構成は、図６に示した構成に
おいて、Ｄ−ＦＦ１２２に対応して識別クロック選択制
御部に同期保護回路８４を設けたもので、基本的には図
１９の構成と同じである。同期保護回路８４は、カウン
タ８４４、８４５を有する。この二つのカウンタは、そ
れぞれＤ−ＦＦ１２２の相反する出力をカウントするこ
とによって、適正という判定だけではなく、不適正であ
るという判定結果もカウントし、所定回数不適正である
という結果が出た場合には、反対の位相の識別クロック
を選択するようにインバータ８４６、ＯＲ−ＮＯＲ回路
８４７を組み合わせて、ＳＲ−ＦＦ８１に入力する信号
の極性で、クロック位相の選択信号を得るようにしてい
る。この構成によって、或る一定数以下のデータ長に対
して、必ず識別位相が確定するようにできる。又、二つ
のカウンタのうちどちらか一つのＱ出力が“Ｈ”になっ
た場合には、ＡＮＤゲート８４８の出力が“Ｌ”になっ
て、カウンタに入力するパルスを止めることによって、
一旦適正であると判定した識別クロックの位相を保持す
るようになっている。

【０１２４】以上のようにして、受信機におけるデータ
識別回路部分において、ロジック回路のみで構成され、
互いに反転した関係にある２種類のクロックを使用して
データの識別を行い、どちらか適切な方のクロックで識
別したデータを出力するという機能を実現する、データ
識別回路が実現される。

【０１２５】図２１は本発明の実施例を光受信機に適用
した実施例構成図であり、光受信機のブロック構成を示
している。図中、図１と同一のものは同一の番号で示し
てある。従って、第一及び第二のデータ識別／判定部
１、２は識別データ選択処理部、識別データ出力部３及
びクロック分配部４の構成は図１において説明したと同
様に動作する。

【０１２６】図１と異なるのは、フォトダイオード（Ｐ
Ｄ）８、等化増幅器９及びクロック抽出部６１を有する
ことである。ＰＤ８に入力した光信号は電気信号に変換
され、等化増幅器９によって識別可能なレベルまで増幅
される。等化増幅器９の出力は、データ入力部５よりデ
ータ識別部１０、１０（２）に入力すると同時に、タイ
ミング回路であるクロック抽出部６１に入力され、クロ
ックが抽出され、クロック入力部６より識別部に入力さ
れる。

【０１２７】データ入力部５及びクロック入力部６より
入力したデータ及びクロックは、上述した原理により、
適切なクロック位相で識別した方の識別データを識別デ
ータ選択部３より出力する。

【０１２８】尚、上記図２１の実施例において、図１
８、図１９により説明したと同様の同期保護回路を加え
て構成することはもちろん可能である。又、図２１に示
す光受信機を複数並列配置し、複数の伝送路から並行し
て入力する光信号を受信する並列光受信機を構成するこ
とも可能である。

【０１２９】その場合には、タイミング回路は少なくと
も１つの受信回路に付随していればよい。場合によって
は、クロックを別の光伝送路でデータと並列して伝送す
るクロック別線伝送を行ってもよい。

【０１３０】更に並列したデータのビット位相を揃える
必要がある場合は、図２２に示すように共通のクロック
発生部１５からのクロックによりビット同期部１４にお
いてチャンネル出力対応に配置されるＤ−ＦＦを用いて
ビット同期を行う。尚図２２においてＲ１、Ｒ２・・・
Ｒｎは、並列に配置されたｎ個の並列受信部である。

【０１３１】或いは一方のクロックで識別したデータだ
けを、反転したクロックで識別しなおすことによってビ
ット位相を揃える処理を実現する構成としてもよい。
又、システム構成によっては、全く別のシステムクロッ
クが存在して、それがクロック入力部５から入力する構
成としてもよい。

【０１３２】上記は、本発明の実施例を光受信機及び光
並列受信機に適用した例であるが、本発明の第二の実施
例も、同様に、光受信機及び光並列受信機に適用するこ
とができることは言うまでもない。

【０１３３】

【発明の効果】以上説明したように、本発明によれば、
ディジタル信号伝送系を構成する受信機において、信号
の識別を行うデータ識別回路を、ロジック回路のみで構
成可能となる。これによりゲートアレイ等による低コス
トなデータ識別回路及び該識別回路を用いた、簡単な構
成の光受信機を提供することが可能となり、例えば光加
入者系等の近距離光伝送系における回路構成の簡単な光
受信機の実現に寄与する所が大きい。

【図面の簡単な説明】

【図１】本発明の実施例のブロックダイヤグラムであ
る。

【図２】本発明の動作原理説明図（その１）である。

【図３】本発明の動作原理説明図（その２）である。

【図４】本発明の実施例の動作タイムチャート（その
１）である。

【図５】本発明の実施例の動作タイムチャート（その
２）である。

【図６】本発明の第二の実施例のブロックダイヤグラム
である。

【図７】本発明の第二の実施例の動作タイムチャート
（その１）である。

【図８】本発明の第二の実施例の動作タイムチャート
（その２）である。

【図９】識別クロック（ＣＬＫ）位相と入力データの関
係図である。

【図１０】データ／ＣＬＫ位相関係検出部の実施例であ
る。

【図１１】本発明の実施例におけるクロック分配部の実
施例（その１）である。

【図１２】本発明の実施例におけるクロック分配部の実
施例（その２）である。

【図１３】本発明の第二の実施例におけるクロック分配
部の実施例である。

【図１４】本発明の第二の実施例における識別クロック
位相制御部の実施例である。

【図１５】本発明の実施例における判定クロック位相制
御部の実施例（その１）である。

【図１６】本発明の実施例における判定クロック位相制
御部の実施例（その２）である。

【図１７】本発明の第二の実施例における判定クロック
位相制御部の実施例である。

【図１８】本発明の実施例において同期保護回路を用い
た実施例である。

【図１９】同期保護回路の実施例である。

【図２０】同期保護回路の第二の実施例である。

【図２１】本発明を光受信機に適用した実施例のブロッ
クダイヤグラムである。

【図２２】並列受信機の構成例である。

【図２３】従来例である。

【符号の説明】

１第一のデータ識別／判定部２第二のデータ識別／判定部３識別データ選択部４クロック分配部５データ入力部６クロック（ＣＬＫ）入力部１０データ識別部１１データ／クロック位相関係検出判定部１２位相関係判定結果処理部１３判定クロック位相制御部

Claims

【特許請求の範囲】

【請求項１】位相の異なる第一及び第二のクロック信号
を生成するクロック分配部（４）と、該クロック分配部（４）からそれぞれ該第一及び第二の
クロック信号が入力され、且つデータ入力部（５）から
共通に入力データが入力される第一及び第二のデータ識
別／判定部（１、２）と、該第一のクロック信号により該第一のデータ識別／判定
部（１）において識別した第一の識別データ及び該入力
データと該第一のクロック信号との位相関係に基づき生
成した第一の識別判定結果、及び該第二のクロック信号
により該第二のデータ識別／判定部（２）において識別
した第二の識別データ及び該入力データと該第二のクロ
ック信号との位相関係に基づき生成した第二の識別判定
結果を入力し、該第一及び第二の識別判定結果に基づ
き、該第一の識別データ又は該第二の識別データのいず
れかを選択して出力する識別データ選択部（３）とを有
することを特徴とするデータ識別回路。
【請求項２】位相の異なる第一及び第二のクロック信号
を生成する第二のクロック分配部（４（２））と、該第二のクロック分配部（４（２））から該第１のクロ
ック信号が入力され、且つデータ入力部（５）から入力
データが入力される第三のデータ識別／判定部（１
（２））と、該第一のクロック信号により該第三のデータ識別／判定
部（１（２））において識別した識別データ及び該入力
データと該第一のクロック信号との位相関係に基づき生
成した識別判定結果を入力し、該識別判定結果に基づ
き、該第一のクロック信号又は該第二のクロック信号の
いずれかを選択する信号を出力する識別クロック選択制
御部（８）とを有することを特徴とするデータ識別回
路。
【請求項３】請求項１において、前記第１及び第２のデ
ータ識別／判定部（１、２）の各々は、前記データ入力部（５）から入力する入力データを前記
クロック分配部（４）から入力するクロックを用いて識
別するデータ識別部（１０）と、該データ識別部（１０）で識別されたデータと該データ
入力部からの入力データとの位相関係から、該入力デー
タと該クロックとの位相関係を検出判定するデータ／ク
ロック位相関係検出判定部（１１）と、該データ／クロック位相関係検出判定部（１１）により
出力される位相関係の検出判定結果と該入力データとか
ら、前記識別データ選択部（３）に対する選択制御信号
を生成する位相関係判定結果処理部（１２）とを有する
ことを特徴とするデータ識別回路。
【請求項４】請求項２において、前記第三のデータ識別
／判定部（１（２））は、前記データ入力部（５）から入力する入力データを前記
第二のクロック分配部（４（２））から入力するクロッ
クを用いて識別するデータ識別部（１０）と、該データ識別部（１０）で識別されたデータと該入力デ
ータとの位相関係から、該入力データと該クロックとの
位相関係を検出判定するデータ／クロック位相関係検出
判定部（１１）と、該データ／クロック位相関係検出判定部（１１）により
出力される位相関係の検出判定結果と該入力データとか
ら、前記識別クロック選択制御部（８）において識別ク
ロックの選択制御信号を生成するための信号を出力する
位相関係判定結果処理部（１２）とを有することを特徴
とするデータ識別回路。
【請求項５】請求項３、４において、前記データ／クロ
ック位相関係検出判定部（１１）は、データ／クロック
位相関係検出部（１１０）及び第一及び第二の位相関係
判定部（１１１、１１２）を有し、該データ／クロック位相関係検出部（１１０）は、前記
データ識別部（１０）で識別されたデータと前記入力デ
ータとの位相差に対応するパルス幅を生成し、該第一の
データ／クロック位相関係判定部（１１１）において、
該パルス幅から該入力データと前記クロックの位相関係
を判定した結果に基づき、該第二のデータ／クロック位
相関係判定部（１１２）に入力されるクロックの位相を
制御するように構成したことを特徴とするデータ識別回
路。
【請求項６】請求項３乃至５において、前記データ識別部（１０）、前記第一及び第二のデータ
クロック位相関係判定部（１１１、１１２）は、Ｄ−Ｆ
Ｆで構成することを特徴とするデータ識別回路。
【請求項７】請求項３、４において、前記位相関係判定結果処理部（１２）は、入力データに
所定の遅延を与えた信号を反転するインバータ（１２
０）と、前記第一及び第二のデータ／クロック位相関係
判定部（１１１、１１２）の出力が入力されるＥＸＯＲ
回路（１２１）と、Ｄ入力端子に該ＥＸＯＲ回路（１２
１）の出力が入力され、Ｃ入力端子に該インバータ（１
２０）の出力が入力されるＤ−ＦＦ（１２２）とを有す
ることを特徴とするデータ識別回路。
【請求項８】請求項３において、前記識別データ選択部（３）は、前記第一及び第二のデ
ータ識別／判定部（１、２）の出力が入力されるマルチ
プレクサ又はセレクタ（３０）及びＳＲ−ＦＦ（３１）
を有し、該ＳＲ−ＦＦ（３１）のＳ入力端子には、前記
第一のデータ識別／判定部（１）の出力が、該ＳＲ−Ｆ
Ｆ（３１）のＲ入力端子には、前記第二のデータ識別／
判定部（２）の出力が入力され、該ＳＲ−ＦＦ（３１）
の出力により、該マルチプレクサ又はセレクタ（３０）
を制御して、該第一のデータ識別／判定部（１）又は第
二のデータ識別／判定部（２）の出力を選択して出力す
るように構成することを特徴とするデータ識別回路。
【請求項９】請求項４において、前記識別クロック選択制御部（８）は、前記Ｄ−ＦＦ
（１２２）の正相出力端子にＲ端子を接続し、該Ｄ−Ｆ
Ｆ（１２２）の逆相出力端子にＳ端子を接続したＳＲ−
ＦＦ（８１）と、該ＳＲ−ＦＦ（８１）の出力と前記イ
ンバータ（１２０）の出力とを入力されるＡＮＤ回路
（８２）と、該ＡＮＤ回路（８２）の出力をＣ端子に入
力されるＴ−ＦＦとを有することを特徴とするデータ識
別回路。
【請求項１０】請求項１において、前記第一、第二のデータ識別／判定部（１、２）に入力
される第一及び第二のクロックの位相差が少なくとも互
いに１／２タイムスロット異なっていることを特徴とす
るデータ識別回路。
【請求項１１】請求項１、２において、前記第一、第二及び第三のデータ識別／判定部（１、
２、１（２））内のデータ識別部（１０）に入力する第
一の位相のクロックと前記データ／クロック位相関係検
出判定部（１１）内のＤ−ＦＦ（１１１）に入力する第
二の位相のクロックの位相差が少なくとも１／２タイム
スロット異なり、該データ／クロック位相関係検出判定部（１１）内のＤ
−ＦＦ（１１２）に入力する第三の位相のクロックは、
少なくとも１／２タイムスロット異なっている二種類の
クロックを有し、且つ該Ｄ−ＦＦ（１１１）の識別結果
に応じて該二種類のクロックのいずれかを選択的に出力
する、第一、第二のデータ識別／判定部（１、２）にお
いては第一の判定クロック位相制御部（１３、１３
（２））を、第三のデータ識別／判定部（１（２））に
おいては第二の判定クロック位相制御部（１３（３））
を有することを特徴とするデータ識別回路。
【請求項１２】請求項１１において、前記第一、第二及び第三のデータ識別／判定部（１、
２、１（２））の各々において、Ｄ−ＦＦ（１１１）及
びＤ−ＦＦ（１１２）に入力するクロックの入力データ
に対する位相差が、互いに１／４タイムスロット異なる
ように設定され、且つ前記判定クロック位相制御部（１
３、１３（２）、１３（３））において、該Ｄ−ＦＦ
（１１１）の識別結果に応じて、該Ｄ−ＦＦ（１１２）
に入力されるクロックの位相が１／４タイムスロット遅
れ、又は進むように制御することを特徴とするデータ識
別回路。
【請求項１３】請求項１において、前記クロック分配部（４）は、クロック入力部（６）か
らクロックを入力する少なくとも一個の入力バッファ
（４１）とインバータ（４３）とを有し、前記第一及び第二のデータ識別／判定部（１、２）のデ
ータ識別部（１０）及び前記第一のデータ／クロック位
相関係判定部（１１１）に対し、それぞれ互いに反転し
たクロックを入力するように構成することを特徴とする
データ識別回路。
【請求項１４】請求項１において、前記クロック分配部（４）は、クロック入力部（６）か
らクロックを入力する少なくとも一個の入力バッファ
（４１）、クロックバッファ（４２）、遅延手段（４
４）及び該遅延手段（４４）から出力される遅延クロッ
クに対応するクロックバッファ（４５）を有し、前記第一及び第二のデータ識別／判定部（１、２）のデ
ータ識別部（１０）及び前記第一のデータ／クロック位
相関係判定部（１１１）に対し、それぞれのクロック間
の位相差が該遅延手段（４４）における遅延時間に対応
するように構成することを特徴とするデータ識別回路。
【請求項１５】請求項１において、前記クロック分配部（４）は、クロック入力部（６）か
らクロックを入力する少なくとも一個の入力バッファ
（４１）、クロックバッファ（４２）、遅延手段（４
４）、該遅延手段（４４）から出力される遅延クロック
に対応するクロックバッファ（４５）及びインバータ
（４６、４７）を有し、前記第一及び第二のデータ識別／判定部（１、２）のデ
ータ識別部（１０）及び前記第一のデータ／クロック位
相関係判定部（１１１）に対し、それぞれのクロック間
の位相差が該遅延手段（４４）における遅延時間に対応
するとともに、前記第一及び第二のデータ識別／判定部
（１、２）のデータ識別部（１０）及び前記第一のデー
タ／クロック位相関係判定部（１１１）に対し、それぞ
れ互いに反転したクロックを入力するように構成するた
ことを特徴とするデータ識別回路。
【請求項１６】請求項２において、前記クロック分配部（４（２））は、クロック入力部
（６）からクロックを入力する少なくとも一個の入力バ
ッファ（４１）と、該入力バッファ（４１）の出力の位
相を前記識別クロック選択処理部の出力によって所定量
制御する識別クロック位相制御部（４８）と、該識別ク
ロック位相制御部（４８）の出力端子に接続されるバッ
ファゲート（４２）と、インバータ（４３）とを有し、前記データ識別部（１０）と、前記Ｄ−ＦＦ（１１１）
とに互いに逆相のクロックを供給するように構成するこ
とを特徴とするデータ識別回路。
【請求項１７】請求項２において、前記クロック分配部（４（２））は、クロック入力部
（６）からクロックを入力する少なくとも一個の入力バ
ッファ（４１）と、該入力バッファ（４１）の出力の位
相を前記識別クロック選択処理部（８）の出力によって
所定量制御する識別クロック位相制御部（４８）と、該
識別クロック位相制御部（４８）の出力端子に接続され
るバッファゲート（４２）と、遅延手段（４４）及びバ
ッファゲート（４５）とを有し、前記データ識別部（１０）と、前記Ｄ−ＦＦ（１１１）
とに互いに逆相のクロックを供給するように構成するこ
とを特徴とするデータ識別回路。
【請求項１８】請求項１４、１５、１７において、前記遅延手段（４４）は、半導体ゲート素子又は、固定
または可変の遅延量を有する遅延素子で構成されたこと
を特徴とするデータ識別回路。
【請求項１９】請求項１６、１７において、前記識別クロック位相制御部（４８）は、ＥＸＯＲ回路
（４８１）を有し、前記識別クロック選択処理部（８）の出力を該ＥＸＯＲ
回路（４８１）の一方の入力端子に印加し、該ＥＸＯＲ
回路（４８１）のもう一方の入力端子にクロックを入力
するように構成することを特徴とするデータ識別回路。
【請求項２０】請求項１６、１７において、前記識別クロック位相制御部（４８）は、クロックを入
力とするＯＲ−ＮＯＲ回路（４８２）と、該ＯＲ−ＮＯ
Ｒ回路（４８２）の二つの出力を入力とし、前記識別ク
ロック選択処理部（８）の出力によって該二つの入力の
うち一方を選択するマルチプレクサ又はセレクタ（４８
３）とを有することを特徴とするデータ識別回路。
【請求項２１】請求項１１において、前記第一及び第二のデータ識別／判定部（１、２）の前
記判定クロック位相制御部（１３、１３（２））は、ク
ロック入力部（６）からのクロックが入力されるバッフ
ァ（４０）と、該バッファ（４０）の出力が入力される
第一及び第二の遅延手段（１３０、１３０（２））及び
それぞれ一の入力端に該第一及び第二の遅延手段（１３
０、１３０（２））の出力が入力される第一及び第二の
ＥＸＯＲ回路（１３１、１３１（２））を有し、前記第
一の位相関係判定部（１１１、１１１（２））の判定結
果がそれぞれ対応する該第一及び第二のＥＸＯＲ回路
（１３１、１３１（２））の他方の入力端に入力される
ように構成することを特徴とするデータ識別回路。
【請求項２２】請求項１１において、前記第一及び第二のデータ識別／判定部（１、２）の前
記クロック位相制御部（１３、１３（２））は、クロッ
ク入力部（６）からのクロックが入力されるバッファ
（４０）、該バッファ（４０）の出力が入力される遅延
手段（４４）、該遅延手段（４４）の出力が入力される
インバータ（１３２）及び、それぞれ一の入力端に該イ
ンバータ（１３２）及び該遅延手段（４４）の出力が入
力される第一及び第二のＥＸＯＲ回路（１３１、１３１
（２））を有し、前記第一の位相関係判定部（１１１、
１１１（２））の判定結果が対応する該第一及び第二の
ＥＸＯＲ回路（１３１、１３１（２））の他方の入力端
に入力されるように構成することを特徴とするデータ識
別回路。
【請求項２３】請求項１１において、前記第一及び第二のデータ識別／判定部（１、２）の前
記判定クロック位相制御部（１３、１３（２））は、ク
ロック入力部（６）からのクロックが入力されるバッフ
ァ（４０）、該バッファ（４０）の出力が入力される第
一及び第二の遅延手段（１３３、１３３（２））、該第
一及び第二の遅延手段（１３３、１３３（２））の出力
が入力される第一及び第二のクロックバッファ（１３
４、１３４（２））及び、該第一及び第二のクロックバ
ッファ（１３４、１３４（２））の出力が入力される第
一及び第二のマルチプレクサ又はセレクタ（１３５、１
３５（２））を有し、前記第一の位相関係判定部（１１
１、１１１（２））の判定結果が対応する該第一及び第
二のマルチプレクサ又はセレクタ（１３５、１３５
（２））に入力し、それぞれ該判定結果に対応して、該
第一及び第二のクロックバッファ（１３４、１３４
（２））の出力を選択的に出力するように構成すること
を特徴とするデータ識別回路。
【請求項２４】請求項１１において、前記第三のデータ識別／判定部（１（２））の前記判定
クロック位相制御部（１３（３））は、クロック入力部
（６）からのクロックが入力されるバッファ（４０）、
該バッファ（４０）の出力が入力される遅延手段（１３
０）、該遅延手段の出力が一方の入力端子に入力される
ＥＸＯＲ回路（１３１）を有し、該ＥＸＯＲ回路のもう一方の入力端子に前記第一の位相
関係判定部（１１１）の判定結果が入力して、該第一の
位相関係判定部（１１１）の出力によって、前記第二の
位相関係判定部（１１２）に供給するクロックの位相を
制御するように構成することを特徴とするデータ識別回
路。
【請求項２５】請求項１１において、前記第三のデータ識別／判定部（１（２））の前記判定
クロック位相制御部（１３（３））は、クロック入力部
（６）からのクロックが入力されるバッファ（４０）、
該バッファ（４０）の出力が入力される遅延手段（１３
０）、該遅延手段（１３０）の出力を一方の入力端子に
入力され、該遅延手段（１３０）の出力を所定量遅延さ
せる遅延手段（１３６）の出力をもう一方の入力端子に
入力されるマルチプレクサ又はセレクタ（１３７）を有
し、前記第一の位相関係判定部（１１１）の出力によって、
該マルチプレクサ又はセレクタ（１３７）の二つの入力
のうち一方を選択するように構成することを特徴とする
データ識別回路。
【請求項２６】請求項１１において、前記第三のデータ識別／判定部（１（２））の前記判定
クロック位相制御部（１３（３））は、クロック入力部
（５）からのクロックが入力されるバッファ（４０）、
該バッファ（４０）の出力が入力される遅延手段（１３
０）、該遅延手段（１３０）の出力を一方の入力端子に
入力され、該遅延手段（１３０）の出力を反転させるイ
ンバータ（１３８）の出力をもう一方の入力端子に入力
されるマルチプレクサ又はセレクタ（１３７）を有し、前記第一の位相関係判定部（１１１）の出力によって、
該マルチプレクサ又はセレクタ（１３７）の二つの入力
のうち一方を選択するように構成することを特徴とする
データ識別回路。
【請求項２７】請求項２０乃至２５において、前記遅延手段（４４、１０３、１３０（２）、１３３、
１３３（２）、１３６）は、半導体ゲート素子又は、固
定または可変の遅延量を有する遅延素子で構成されたこ
とを特徴とするデータ識別回路。
【請求項２８】請求項５において、前記データ／クロック位相関係検出部（１１０）は、イ
ンバータ（７１）とＥＸＯＲ回路（７２）、ＮＯＲ回
路（７３）、インバータ（７１）とＡＮＤ回路（７
４）、又はＡＮＤ回路（７４）の組み合わせのいずれか
により構成し、該ＥＸＯＲ回路（７２）の一方の入力端
子には該インバータ（７１）を介し、該ＮＯＲ回路（７
３）の一方の入力端子には直接データ入力部（５）より
の入力データを入力し、且つ該ＥＸＯＲ回路（７２）の
もう一方の入力端子及び該ＮＯＲ回路（７３）のもう一
方の入力端子に前記データ識別部（１０）からの識別デ
ータの逆相出力を入力し、更に該ＡＮＤ回路（７４）の
一方の入力端子には、該データ入力部（５）よりの入力
データを該インバータ（７１）を介し、又は直接に入力
し、且つ該ＡＮＤ回路（７４）のもう一方の入力端子に
該データ識別部（１０）からの識別データの正相出力を
入力するように構成することを特徴とするデータ識別回
路。
【請求項２９】請求項５において、前記データ／クロック位相関係検出部（１１０）は、Ｅ
ＸＯＲ回路（７２）を有し、該ＥＸＯＲ回路（７２）の
一方の入力端子には、前記データ入力部（５）よりの入
力データを入力し、もう一方の入力端子には、前記デー
タ識別部（１０）からの識別データの逆相出力を入力
し、且つ前記判定クロック位相制御部（１３）の力を反
転して前記第一の位相関係判定部（１１１）に入力する
ように構成したことを特徴とするデータ識別回路。
【請求項３０】請求項１において、前記識別データ選択部（３）は、前記位相関係判定結果
処理部（１２）からの出力を入力する同期保護回路（３
２）を備えることを特徴とするデータ識別回路。
【請求項３１】請求項２において、前記識別クロック選択制御部（８）は、前記位相関係結
果処理部（１２）からの出力を入力する同期保護回路
（８４）を備えることを特徴とするデータ識別回路。
【請求項３２】請求項２９において、前記同期保護回路（３２）は、カウンタ（３２０）を有
し、該カウンタ（３２０）が前記位相関係結果処理部
（１２）の出力を、少なくとも所定回数計数したことを
条件に、対応する第一又は第二のデータ識別／判定部
（１、２）からの前記識別データを選択的に出力するよ
うに構成することを特徴とするデータ識別回路。
【請求項３３】請求項３０において、前記同期保護回路（８４）は、カウンタ（８４４、８４
５）を有し、該カウンタ（８４４、８４５）は、各々前
記位相関係結果処理部（１２）のＤ−ＦＦ（１２２）の
正相出力と逆相出力を計数し、該カウンタ（８４４）の
正相出力にインバータ（８４６）を介してＯＲ−ＮＯＲ
回路（８４７）の一方の入力端子を接続し、該カウンタ
（８４５）の正相出力に該ＯＲ−ＮＯＲ回路のもう一方
の入力端子を接続し、該ＯＲ−ＮＯＲ回路（８４７）の
ＮＯＲ側出力を前記ＳＲ−ＦＦ（８１）のＲ端子に接続
し、該ＯＲ−ＮＯＲ回路（８４７）のＯＲ側出力を該Ｓ
Ｒ−ＦＦ（８１）のＳ端子に接続し、少なくとも所定回数計数したことを条件に、該ＳＲ−Ｆ
Ｆ（８１）から識別クロックを選択する制御信号を出力
するように構成することを特徴とするデータ識別回路。
【請求項３４】光信号受信部（８）、該光信号受信部
（８）からの電気信号に変換された受信信号を所定レベ
ルに増幅する等化増幅器（９）、タイミング抽出回路
（６１）及び請求項１、２に記載のデータ識別回路を有
し、該等化増幅器（９）の出力を該データ識別回路のデ
ータ入力とし、該タイミング抽出回路（６１）の出力を
該データ識別回路のクロック入力とする構成を有するこ
とを特徴とする光受信機。