JPH06314237A - Ｍｓ間接アドレッシング方式 - Google Patents
Ｍｓ間接アドレッシング方式Info
- Publication number
- JPH06314237A JPH06314237A JP5105266A JP10526693A JPH06314237A JP H06314237 A JPH06314237 A JP H06314237A JP 5105266 A JP5105266 A JP 5105266A JP 10526693 A JP10526693 A JP 10526693A JP H06314237 A JPH06314237 A JP H06314237A
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- JP
- Japan
- Prior art keywords
- address
- cache
- processor
- area
- data
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュを備えたプロセッサで、ＭＳを常に
キャッシュ経由にてアクセスするような情報処理システ
ムにおいて、キャッシュを経由せずにＭＳをアクセスす
る手段を提供する。 【構成】アドレス変換制御手段３は、プロセッサが接続
されるアドレスバス１上のアドレスをデコ−ドし、非キ
ャッシュアドレスエリアのアドレスが発行されると、ア
ドレス変換情報手段４に予め設定されたアドレス変換情
報を、非キャッシュアドレスエリアの該アドレスの上位
ビットと置き換え、所望のＭＳアドレスへ変換する。
キャッシュ経由にてアクセスするような情報処理システ
ムにおいて、キャッシュを経由せずにＭＳをアクセスす
る手段を提供する。 【構成】アドレス変換制御手段３は、プロセッサが接続
されるアドレスバス１上のアドレスをデコ−ドし、非キ
ャッシュアドレスエリアのアドレスが発行されると、ア
ドレス変換情報手段４に予め設定されたアドレス変換情
報を、非キャッシュアドレスエリアの該アドレスの上位
ビットと置き換え、所望のＭＳアドレスへ変換する。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理システムにお
けるＭＳアクセス方式に係り、特に、キャッシュを備え
たプロセッサで、ＭＳを常にキャッシュ経由にてアクセ
スするような情報処理システムに関する。
けるＭＳアクセス方式に係り、特に、キャッシュを備え
たプロセッサで、ＭＳを常にキャッシュ経由にてアクセ
スするような情報処理システムに関する。
【０００２】
【従来の技術】キャッシュを備えたプロセッサでは、Ｍ
Ｓに対するライトデ−タは、一旦、キャッシュにストア
され、直接ＭＳへはストアされない。
Ｓに対するライトデ−タは、一旦、キャッシュにストア
され、直接ＭＳへはストアされない。
【０００３】ＭＳへのストアは、キャッシュの制御方式
に関わらず、キャッシュのデ−タブロック（ライン：プ
ロセッサのデ−タバス幅の整数倍）単位に行われる。従
って、ストアされるキャッシュのラインに対応するＭＳ
上のデ−タは、前記キャッシュのラインのストアにより
すべて書き替えられる。
に関わらず、キャッシュのデ−タブロック（ライン：プ
ロセッサのデ−タバス幅の整数倍）単位に行われる。従
って、ストアされるキャッシュのラインに対応するＭＳ
上のデ−タは、前記キャッシュのラインのストアにより
すべて書き替えられる。
【０００４】
【発明が解決しようとする課題】前記従来技術は、キャ
ッシュからＭＳへのデ−タライトの最小単位がラインサ
イズであるため、プロセッサがキャッシュラインの一部
のみを書き替えた場合であっても、前記キャッシュライ
ン内のデ−タがＭＳへ書き戻される際には、前記キャッ
シュラインの全デ−タがＭＳへストアされるため、前記
キャッシュラインに対応するＭＳ上のデ−タはすべて書
き替えられる。
ッシュからＭＳへのデ−タライトの最小単位がラインサ
イズであるため、プロセッサがキャッシュラインの一部
のみを書き替えた場合であっても、前記キャッシュライ
ン内のデ−タがＭＳへ書き戻される際には、前記キャッ
シュラインの全デ−タがＭＳへストアされるため、前記
キャッシュラインに対応するＭＳ上のデ−タはすべて書
き替えられる。
【０００５】従って、プロセッサと入出力装置がＭＳの
同一ラインを共有し、かつ前記共有ラインのデ−タがキ
ャッシュ内に存在する状態で、前記入出力装置のＤＭＡ
（Direct Memory Access）によりＭＳの前記共有ライン
へデ−タがライトされた後、キャッシュ内の前記共有ラ
インのデ−タがＭＳへ書き戻されると、前記入出力装置
のＤＭＡによりライトされたＭＳ上のデ−タは、前記キ
ャッシュ内の古いデ−タにより、書き替えられる。
同一ラインを共有し、かつ前記共有ラインのデ−タがキ
ャッシュ内に存在する状態で、前記入出力装置のＤＭＡ
（Direct Memory Access）によりＭＳの前記共有ライン
へデ−タがライトされた後、キャッシュ内の前記共有ラ
インのデ−タがＭＳへ書き戻されると、前記入出力装置
のＤＭＡによりライトされたＭＳ上のデ−タは、前記キ
ャッシュ内の古いデ−タにより、書き替えられる。
【０００６】このため、入出力装置がＤＭＡによりデ−
タライトを行う、ＭＳ上のラインに対して、キャッシュ
を装備したプロセッサが、ライトアクセスをすることが
できないという問題点を有している。
タライトを行う、ＭＳ上のラインに対して、キャッシュ
を装備したプロセッサが、ライトアクセスをすることが
できないという問題点を有している。
【０００７】本発明の目的は、前記従来技術の問題点を
解決するため、非キャッシュアドレスエリアからＭＳへ
のアクセスを行うことにより、前記プロセッサのストア
命令により指定されたデ−タサイズで、ＭＳへのライト
アクセスを可能とするＭＳアクセス方式を提供すること
である。
解決するため、非キャッシュアドレスエリアからＭＳへ
のアクセスを行うことにより、前記プロセッサのストア
命令により指定されたデ−タサイズで、ＭＳへのライト
アクセスを可能とするＭＳアクセス方式を提供すること
である。
【０００８】
【課題を解決するための手段】本発明によれば前記目的
は、アドレス変換情報手段と、アドレス変換制御手段を
設け、前記アドレス変換情報手段に、アドレス変換のた
めの変換情報を予めセットし、アドレス変換制御手段
は、この変換情報を用いて、キャッシュを備えたプロセ
ッサの非キャッシュアドレスエリアの一部を、所望する
任意のＭＳアドレスエリアに写像変換することにより達
成できる。
は、アドレス変換情報手段と、アドレス変換制御手段を
設け、前記アドレス変換情報手段に、アドレス変換のた
めの変換情報を予めセットし、アドレス変換制御手段
は、この変換情報を用いて、キャッシュを備えたプロセ
ッサの非キャッシュアドレスエリアの一部を、所望する
任意のＭＳアドレスエリアに写像変換することにより達
成できる。
【０００９】これにより、プロセッサから非キャッシュ
アドレスエリアの該アドレスが発行されると、アドレス
変換制御手段がそれを検出し、アドレス変換情報手段に
予め設定された値に基づき、非キャッシュアドレスエリ
アの該アドレスを、ＭＳアクセスアドレスに変換する。
アドレスエリアの該アドレスが発行されると、アドレス
変換制御手段がそれを検出し、アドレス変換情報手段に
予め設定された値に基づき、非キャッシュアドレスエリ
アの該アドレスを、ＭＳアクセスアドレスに変換する。
【００１０】なお、アドレス変換対象とする非キャッシ
ュアドレスエリア（ＭＳ間接アドレッシグエリア）は、
アドレス変換情報手段の設定値により、任意の先頭アド
レス、空間サイズで実現できる。
ュアドレスエリア（ＭＳ間接アドレッシグエリア）は、
アドレス変換情報手段の設定値により、任意の先頭アド
レス、空間サイズで実現できる。
【００１１】
【作用】アドレス変換制御手段は、前記プロセッサが接
続されるプロセッサバス上のアドレスをデコ−ドし、非
キャッシュアドレスエリアの該アドレスが発行される
と、フリップフロップ、ＲＯＭ等の記憶手段から成る前
記アドレス変換情報手段に予め設定されたアドレス変換
情報を、非キャッシュアドレスエリアの該アドレスの上
位ビットと置き換え、所望のＭＳアドレスへ変換する。
続されるプロセッサバス上のアドレスをデコ−ドし、非
キャッシュアドレスエリアの該アドレスが発行される
と、フリップフロップ、ＲＯＭ等の記憶手段から成る前
記アドレス変換情報手段に予め設定されたアドレス変換
情報を、非キャッシュアドレスエリアの該アドレスの上
位ビットと置き換え、所望のＭＳアドレスへ変換する。
【００１２】これにより、非キャッシュアドレスエリア
から、キャッシュアドレスエリアであるＭＳアドレスエ
リアへ、間接的にアクセスする、ＭＳ間接アドレッシン
グが可能となる。
から、キャッシュアドレスエリアであるＭＳアドレスエ
リアへ、間接的にアクセスする、ＭＳ間接アドレッシン
グが可能となる。
【００１３】
【実施例】以下、本発明によるＭＳ間接アドレッシング
方式の一実施例を図面により詳細に説明する。
方式の一実施例を図面により詳細に説明する。
【００１４】図１は本発明の一実施例のブロック構成を
示す図、図２はＭＳ間接アドレッシングを説明する図で
ある。第一図において、１はアドレスバス、２はデ−タ
バス、３はアドレス変換制御手段、３ａはアドレスデコ
−ダ、３ｂはセレクタ−、４はアドレス変換情報手段、
４ａはレジスタ、５はＭＳアクセス制御手段である。
示す図、図２はＭＳ間接アドレッシングを説明する図で
ある。第一図において、１はアドレスバス、２はデ−タ
バス、３はアドレス変換制御手段、３ａはアドレスデコ
−ダ、３ｂはセレクタ−、４はアドレス変換情報手段、
４ａはレジスタ、５はＭＳアクセス制御手段である。
【００１５】なお、以下に説明する本発明の一実施例
は、非キャッシュアドレスエリアのＦ０Ｆ０００００番
地から１ＭＢ分の領域をＭＳ間接アドレッシングエリア
とし、前記ＭＳ間接アドレッシングエリア内アドレス
を、キャッシュアドレスエリアであるＭＳアクセスアド
レスへ変換するものとする。
は、非キャッシュアドレスエリアのＦ０Ｆ０００００番
地から１ＭＢ分の領域をＭＳ間接アドレッシングエリア
とし、前記ＭＳ間接アドレッシングエリア内アドレス
を、キャッシュアドレスエリアであるＭＳアクセスアド
レスへ変換するものとする。
【００１６】図１に示す本発明の一実施例において、ア
ドレスバス１、デ−タバス１は、図示ＭＳアクセス制御
手段５と、前記ＭＳアクセス制御手段５を搭載する情報
処理装置の図示しないプロセッサとを接続するプロセッ
サバスを構成しており、それぞれ３２ビット幅を有して
いる。アドレス変換制御手段３は、ＭＳ間接アドレッシ
ングエリア内アドレスを、ＭＳアクセスアドレスへ変換
する手段であり、アドレスデコ−ダ３ａと、セレクタ−
３ｂとにより構成されている。
ドレスバス１、デ−タバス１は、図示ＭＳアクセス制御
手段５と、前記ＭＳアクセス制御手段５を搭載する情報
処理装置の図示しないプロセッサとを接続するプロセッ
サバスを構成しており、それぞれ３２ビット幅を有して
いる。アドレス変換制御手段３は、ＭＳ間接アドレッシ
ングエリア内アドレスを、ＭＳアクセスアドレスへ変換
する手段であり、アドレスデコ−ダ３ａと、セレクタ−
３ｂとにより構成されている。
【００１７】アドレスデコ−ダ３ａは、前記３２ビット
のアドレスバス１上の全ビット２の３１乗〜２の０乗
（Ａ３１〜Ａ０）をデコ−ドする。また、セレクタ３ｂ
は、前記アドレスバス上のビット２の３１乗〜２の０乗
（Ａ３１〜Ａ０）である、通常のＭＳアクセスアドレス
または、前記アドレスバスの２の１９乗〜２の０乗（Ａ
１９〜Ａ０）に、前記アドレス変換情報手段４に予め設
定されている１２ビットのアドレス変換情報を上位ビッ
トとして付加したＭＳ間接アドレッシング時のアドレス
のどちらかを、前記ＭＳアクセス制御手段へ出力するた
めのセレクタ−である。前記セレクタ−３ｂのセレクト
信号は、前記アドレスバス１上アドレスが、前記ＭＳ間
接アドレッシングエリア内アドレスであるときに真とな
る、アドレスデコ−ダ３ａの出力である。
のアドレスバス１上の全ビット２の３１乗〜２の０乗
（Ａ３１〜Ａ０）をデコ−ドする。また、セレクタ３ｂ
は、前記アドレスバス上のビット２の３１乗〜２の０乗
（Ａ３１〜Ａ０）である、通常のＭＳアクセスアドレス
または、前記アドレスバスの２の１９乗〜２の０乗（Ａ
１９〜Ａ０）に、前記アドレス変換情報手段４に予め設
定されている１２ビットのアドレス変換情報を上位ビッ
トとして付加したＭＳ間接アドレッシング時のアドレス
のどちらかを、前記ＭＳアクセス制御手段へ出力するた
めのセレクタ−である。前記セレクタ−３ｂのセレクト
信号は、前記アドレスバス１上アドレスが、前記ＭＳ間
接アドレッシングエリア内アドレスであるときに真とな
る、アドレスデコ−ダ３ａの出力である。
【００１８】アドレス変換情報手段４は、アドレス変換
に必要なアドレス変換情報を設定するための手段であ
り、レジスタ４ａを備えている。
に必要なアドレス変換情報を設定するための手段であ
り、レジスタ４ａを備えている。
【００１９】レジスタ４ａは、本ＭＳアクセス制御手段
を搭載する情報処理装置のプロセッサが発行する、ある
特定の非キャッシュアドレス（本発明の一実施例ではＦ
ＦＦＦ００００Ｈとする）へのライト命令により、前記
デ−タバス２上の３２ビットデ−タをラッチする２０ビ
ットのレジスタであり、前記プロセッサは、前記ＭＳア
クセス制御手段に対するアクセスを行う以前に、予め該
レジスタに前記ライト命令により、アドレス変換情報を
設定しておく。
を搭載する情報処理装置のプロセッサが発行する、ある
特定の非キャッシュアドレス（本発明の一実施例ではＦ
ＦＦＦ００００Ｈとする）へのライト命令により、前記
デ−タバス２上の３２ビットデ−タをラッチする２０ビ
ットのレジスタであり、前記プロセッサは、前記ＭＳア
クセス制御手段に対するアクセスを行う以前に、予め該
レジスタに前記ライト命令により、アドレス変換情報を
設定しておく。
【００２０】なお、該レジスタ４ａのラッチパルスは、
前記アドレスバス１上アドレスＦＦＦＦ００００Ｈをデ
コ−ドすることにより”真”となる、アドレスデコ−ダ
３ａの出力である。
前記アドレスバス１上アドレスＦＦＦＦ００００Ｈをデ
コ−ドすることにより”真”となる、アドレスデコ−ダ
３ａの出力である。
【００２１】次に、前記のように構成される本発明の一
実施例の動作を説明する。
実施例の動作を説明する。
【００２２】前記プロセッサは、ＭＳ間接アドレッシグ
アクセスに先だって、まず、アドレス変換のために必要
なデ−タをアドレス変換情報手段４内のレジスタにセッ
トするための処理を実施する。
アクセスに先だって、まず、アドレス変換のために必要
なデ−タをアドレス変換情報手段４内のレジスタにセッ
トするための処理を実施する。
【００２３】このため、プロセッサは、アドレスバス１
に前述した特定のアドレスの一つである”ＦＦＦＦ００
００Ｈ”を送出すると共に、デ−タバス２上に、アドレ
ス変換に必要な情報である１２ビットの情報、例えば”
００５ＸＸＸＸＸ”（ＸはＤont Ｃare)を送出する。ア
ドレス変換制御手段３ａはアドレスバス１上のアドレス
をデコ−ドし、このアドレスが”ＦＦＦＦ００００Ｈ”
である場合に、アドレス変換情報手段内のレジスタ４ａ
に、セット信号を出力する。
に前述した特定のアドレスの一つである”ＦＦＦＦ００
００Ｈ”を送出すると共に、デ−タバス２上に、アドレ
ス変換に必要な情報である１２ビットの情報、例えば”
００５ＸＸＸＸＸ”（ＸはＤont Ｃare)を送出する。ア
ドレス変換制御手段３ａはアドレスバス１上のアドレス
をデコ−ドし、このアドレスが”ＦＦＦＦ００００Ｈ”
である場合に、アドレス変換情報手段内のレジスタ４ａ
に、セット信号を出力する。
【００２４】これにより、レジスタ４ａは、デ−タバス
２上にプロセッサから送られている１２ビットの情報”
００５ＸＸＸＸＸＨ”を取り込み保持する。
２上にプロセッサから送られている１２ビットの情報”
００５ＸＸＸＸＸＨ”を取り込み保持する。
【００２５】前述した動作により、プロセッサは、アド
レス変換のために必要な１２ビットの情報”００５Ｈ”
を、アドレス変換情報手段４内のレジスタ４ａにセット
できたことになる。
レス変換のために必要な１２ビットの情報”００５Ｈ”
を、アドレス変換情報手段４内のレジスタ４ａにセット
できたことになる。
【００２６】その後、プロセッサは、キャッシュを介さ
ないＭＳアクセスをおこなうため、非キャッシュアドレ
スエリア内のＭＳ間接アドレッシングエリアとした、”
Ｆ０Ｆ０００００Ｈ〜Ｆ０ＦＦＦＦＦＦＨ”をアドレス
として使用したアクセス命令により、ＭＳアクセス制御
手段に対するアクセスを行う。
ないＭＳアクセスをおこなうため、非キャッシュアドレ
スエリア内のＭＳ間接アドレッシングエリアとした、”
Ｆ０Ｆ０００００Ｈ〜Ｆ０ＦＦＦＦＦＦＨ”をアドレス
として使用したアクセス命令により、ＭＳアクセス制御
手段に対するアクセスを行う。
【００２７】アドレス変換制御手段３内のアドレスデコ
−ダは３ａは、アドレスバス１上のアドレス”Ｆ０ＦＸ
ＸＸＸＸ”（ＸはＤont Ｃare)を検出して、セレクタ４
ｂに対する出力を”０”とする。この結果、アドレス変
換情報手段４内のレジスタ４ａに保持されていた、アド
レス変換のための変換情報”００５Ｈ”とアドレスバス
１上のビット２の１９乗〜２の３１乗（Ａ１９〜Ａ３
１）からなる、３２ビットのアドレスが、ＭＳアクセス
アドレスとして、ＭＳアクセス制御手段５へ入力され
て、ＭＳのアクセスに使用される。
−ダは３ａは、アドレスバス１上のアドレス”Ｆ０ＦＸ
ＸＸＸＸ”（ＸはＤont Ｃare)を検出して、セレクタ４
ｂに対する出力を”０”とする。この結果、アドレス変
換情報手段４内のレジスタ４ａに保持されていた、アド
レス変換のための変換情報”００５Ｈ”とアドレスバス
１上のビット２の１９乗〜２の３１乗（Ａ１９〜Ａ３
１）からなる、３２ビットのアドレスが、ＭＳアクセス
アドレスとして、ＭＳアクセス制御手段５へ入力され
て、ＭＳのアクセスに使用される。
【００２８】前述した本発明の一実施例は、ＭＳ間接ア
ドレッシングエリアとして、Ｆ０Ｆ０００００番地から
の１ＭＢの空間を割り当てたが、ＭＳ間接アドレッシン
グエリアの先頭番地、空間サイズを、アドレス変換情報
手段に設定することにより、それぞれ可変とすることも
できる。
ドレッシングエリアとして、Ｆ０Ｆ０００００番地から
の１ＭＢの空間を割り当てたが、ＭＳ間接アドレッシン
グエリアの先頭番地、空間サイズを、アドレス変換情報
手段に設定することにより、それぞれ可変とすることも
できる。
【００２９】
【発明の効果】以上説明したように本発明によれば、簡
単な回路を付加することにより、キャッシュを備えたプ
ロセッサで、ＭＳを常にキャッシュ経由にてアクセスす
る情報処理システムにおいて、キャッシュアドレスエリ
アであるＭＳアドレスエリアへのアクセスを、非キャッ
シュアドレスエリアからアクセスできるので、前記プロ
セッサが発行するストア命令により指定されたデ−タサ
イズで、ＭＳへのデ−タライトが可能となる。
単な回路を付加することにより、キャッシュを備えたプ
ロセッサで、ＭＳを常にキャッシュ経由にてアクセスす
る情報処理システムにおいて、キャッシュアドレスエリ
アであるＭＳアドレスエリアへのアクセスを、非キャッ
シュアドレスエリアからアクセスできるので、前記プロ
セッサが発行するストア命令により指定されたデ−タサ
イズで、ＭＳへのデ−タライトが可能となる。
【００３０】これにより、プロセッサと入出力装置がＭ
Ｓの同一ラインを共有し、前記ＭＳ上の共有ラインのデ
−タの一部に対して、前記プロセッサと前記入出力装置
のそれぞれがライトアクセスを行う必要があるデ−タ構
造を有する入出力装置が、前記情報処理システムで利用
することができる。
Ｓの同一ラインを共有し、前記ＭＳ上の共有ラインのデ
−タの一部に対して、前記プロセッサと前記入出力装置
のそれぞれがライトアクセスを行う必要があるデ−タ構
造を有する入出力装置が、前記情報処理システムで利用
することができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例のＭＳ間アドレッシングを説
明する図である。
明する図である。
１……アドレスバス、２……デ−タバス、３……アドレ
ス変換制御手段、３ａ……アドレスデコ−ダ、３ｂ……
セレクタ、４……アドレス変換情報手段、４ａ……レジ
スタ、５……ＭＳアクセス制御手段
ス変換制御手段、３ａ……アドレスデコ−ダ、３ｂ……
セレクタ、４……アドレス変換情報手段、４ａ……レジ
スタ、５……ＭＳアクセス制御手段
Claims (1)
- 【請求項１】プロセッサと、キャッシュと、主記憶(以
下、ＭＳとする。)とからなる情報処理システムにおい
て、アドレス変換のための変換情報が予めセットされる
アドレス変換情報手段と、該変換情報を用いて前記プロ
セッサの非キャッシュアドレスエリアの一部を、所望す
る任意のＭＳアドレスエリアに写像変換するアドレス変
換制御手段と、該ＭＳアドレスエリアを用いてＭＳアク
セスを行なうＭＳアクセス制御手段とを有し、キャッシ
ュを介さずにＭＳを間接的にアドレッシングできること
を特徴とするＭＳ間接アドレッシング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105266A JPH06314237A (ja) | 1993-05-06 | 1993-05-06 | Ｍｓ間接アドレッシング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5105266A JPH06314237A (ja) | 1993-05-06 | 1993-05-06 | Ｍｓ間接アドレッシング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314237A true JPH06314237A (ja) | 1994-11-08 |
Family
ID=14402864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5105266A Pending JPH06314237A (ja) | 1993-05-06 | 1993-05-06 | Ｍｓ間接アドレッシング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314237A (ja) |
-
1993
- 1993-05-06 JP JP5105266A patent/JPH06314237A/ja active Pending
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