JPH0730076A

JPH0730076A - 不揮発性半導体記憶装置およびその動作制御方法

Info

Publication number: JPH0730076A
Application number: JP17340093A
Authority: JP
Inventors: Natsuo Ajika; 夏夫味香; Yuuichi Kunori; 勇一九ノ里; Kiyohiko Sakakibara; 清彦榊原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-13
Filing date: 1993-07-13
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】高性能かつ高信頼性のフラッシュメモリを提
供する。【構成】この発明に基づくフラッシュメモリは、メモ
リトランジスタのコントロールゲート１３に接続された
ワード線ドライブ手段２０と、ｐ型不純物領域１に接続
された基板ドライブ手段２２と、メモリトランジスタの
ソース領域３に接続されたソース線ドライブ手段２１
と、パルス制御手段２３とを備える。パルス制御手段２
３は、遅延手段２４およびパルス幅変換手段２５を備え
る。この遅延手段２４によって、ソース線ドライブ手段
２１によるソース領域３への電圧の印加時期を、ワード
線ドライブ手段２０および基板ドライブ手段２２による
コントロールゲート１３およびｐ型不純物領域１への電
圧の印加時期に対して遅らせる。パルス幅変換手段２５
によって、ソース領域３に印加される電圧パルスのパル
ス幅が変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に書込および
消去を行なうことが可能な不揮発性半導体記憶装置およ
びその動作制御方法に関するものである。

【０００２】

【従来の技術】従来から、データを自由に書込むことが
でき、しかも電気的に消去可能なメモリデバイスとして
フラッシュメモリは知られている。このフラッシュメモ
リの一例として、１つのトランジスタで構成され、書込
まれた情報電荷を電気的に一括消去することが可能なＥ
ＥＰＲＯＭが米国特許第４，８６８，６１９号や“Ａｎ
Ｉｎ−ＳｙｓｔｅｍＲｅｐｒｏｇｒａｍｍａｂｌｅ
３２Ｋ×８ＣＭＯＳＦｌａｓｈＭｅｍｏｒｙ”ｂｙ
ＶｉｒｇｉｌＮｉｌｅｓＫｙｎｅｔｔｅｔａ
ｌ．，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−
ＳｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２３，Ｎｏ．
５，Ｏｃｔｏｂｅｒ１９８８で提案されている。

【０００３】図１４は、フラッシュメモリの一般的な構
成を示したブロック図である。図１４を参照して、フラ
ッシュメモリは、メモリセルアレイ１０１と、Ｘアドレ
スデコーダ１０２と、Ｙゲート１０３と、Ｙアドレスデ
コーダ１０４と、アドレスバッファ１０５と、書込回路
１０６と、センスアンプ１０７と、入出力バッファ１０
８と、コントロールロジック１０９とを含む。

【０００４】メモリセルアレイ１０１は、行列状に配置
された複数個のメモリトランジスタをその内部に有して
いる。このメモリセルアレイ１０１には、Ｘアドレスデ
コーダ１０２およびＹゲート１０３が接続されている。
このＸアドレスデコーダ１０２およびＹゲート１０３に
よって、メモリセルアレイ１０１の行および列が選択さ
れる。Ｙゲート１０３には、列の選択情報を与えるＹア
ドレスデコーダ１０４が接続されている。Ｘアドレスデ
コーダ１０２とＹアドレスデコーダ１０４には、それぞ
れアドレス情報が一時格納されるアドレスバッファ１０
５が接続されている。

【０００５】Ｙゲート１０３には、データ入力時に書込
動作を行なうための書込回路１０６と、データ出力時に
流れる電流値から「０」と「１」とを判定するセンスア
ンプ１０７が接続されている。書込回路１０６とセンス
アンプ１０７にはそれぞれ入出力データを一時格納する
入出力バッファ１０８が接続されている。

【０００６】アドレスバッファ１０５と入出力バッファ
１０８には、フラッシュメモリの動作制御を行なうため
のコントロールロジック１０９が接続されている。この
コントロールロジック１０９は、チップイネーブル信
号、アウトプットイネーブル信号およびプログラム信号
に基づいた制御を行なう。

【０００７】図１５は、図１４に示されたメモリセルア
レイ１０１の概略構成を示す等価回路図である。このよ
うなメモリセルアレイ１０１を有するフラッシュメモリ
は、ＮＯＲ型フラッシュメモリと呼ばれる。

【０００８】図１５を参照して、行方向に延びる複数本
のワード線ＷＬ₁，ＷＬ₂，…，ＷＬ₃と、列方向に延
びる複数本のビット線ＢＬ₁，ＢＬ₂，…，ＢＬ_jとが
互いに交差するように配置されている。各ワード線と各
ビット線の交点には、それぞれフローティングゲートを
有するメモリトランジスタＱ１１，Ｑ１２，…，Ｑｉｊ
が配設されている。

【０００９】各メモリトランジスタのドレインは各ビッ
ト線に接続されている。メモリトランジスタのコントロ
ールゲートは各ワード線に接続されている。メモリトラ
ンジスタのソースは各ソース線Ｓ１，Ｓ２，…，Ｓｉに
接続されている。同一行に属するメモリトランジスタの
ソースは、図１５に示されるように、相互に接続され、
ソースラインを形成している。

【００１０】図１６は、上記のようなＮＯＲ型フラッシ
ュメモリ内の１つのメモリトランジスタの断面構造を示
す断面図である。図１７は、ＮＯＲ型フラッシュメモリ
の概略平面図である。図１８は、図１７におけるＸＶＩ
ＩＩ−ＸＶＩＩＩ線に沿う断面図である。これらの図を
用いてＮＯＲ型フラッシュメモリの構造について説明す
る。

【００１１】図１６および図１８を参照して、シリコン
基板上に設けられたｐ型不純物領域１１０の主表面上に
ｎ型不純物領域、たとえば、ドレイン領域１１１とソー
ス領域１１２とが間隔を隔てて形成されている。これら
のドレイン領域１１１とソース領域１１２との間に挟ま
れた領域には、チャネルが形成されるようにコントロー
ルゲート１１３とフローティングゲート１１４とが形成
されている。

【００１２】フローティングゲート１１４はｐ型不純物
領域１１０の上に、膜厚１００Å程度の薄いトンネル酸
化膜１１５を介在して形成されている。コントロールゲ
ート１１３はフローティングゲート１１４から電気的に
分離されるように、フローティングゲート１１４上に絶
縁膜１１６を介在して形成されている。

【００１３】フローティングゲート１１４は多結晶シリ
コンから形成されている。コントロールゲート１１３は
多結晶シリコンあるいは多結晶シリコンと高融点金属の
積層構造によって構成されている。

【００１４】酸化膜１１７は、フローティングゲート１
１４およびコントロールゲート１１３を覆うように形成
されている。また、この酸化膜１１７上には、図１８に
示されるように、スムースコート膜１２１が形成されて
いる。

【００１５】次に、図１７を参照して、コントロールゲ
ート１１３は相互に接続されて横方向（行方向）に延び
るように形成されている。このコントロールゲート１１
３がワード線１１３を構成する。一方、ビット線１１８
は、ワード線１１３と直交するように配置される。この
ビット線１１８は、ドレインコンタクト１２０を介して
各ドレイン領域１１１に電気的に接続されている。

【００１６】図１８に示されるように、ビット線１１８
は、スムースコート膜１２１上に形成されている。ま
た、ビット線１１８は、ドレインコンタクト１２０を通
じて、メモリトランジスタ１２２ａ，１２２ｂに共通の
ドレイン領域１１１と電気的に接続されている。

【００１７】次に、再び図１７を参照して、ソース領域
１１２は、ワード線（コントロールゲート）１１３が延
びる方向に沿って延在し、ワード線１１３とフィールド
酸化膜１１９とに囲まれた領域に形成されている。ま
た、ドレイン領域１１１も、ワード線１１３とフィール
ド酸化膜１１９とによって囲まれた領域に形成されてい
る。

【００１８】次に、上記の構造を有するＮＯＲ型フラッ
シュメモリの動作について図１６を用いて説明する。

【００１９】まず書込動作について説明する。上記のＮ
ＯＲ型フラッシュメモリにおいては、フローティングゲ
ート１１４に電子が注入された状態が書込状態となる。
書込動作においては、ドレイン領域１１１に５Ｖ程度の
電圧が印加され、コントロールゲート１１３に１０Ｖ程
度の電圧が印加される。

【００２０】このとき、ソース領域１１２とｐ型不純物
領域１１０は接地電位（０Ｖ）に保たれる。それによ
り、メモリトランジスタのチャネルには数百μＡ程度の
電流が流れる。このようにソース領域１１２からドレイ
ン領域１１１に流れた電子のうちドレイン領域１１１近
傍で加速された電子は、このドレイン領域１１１近傍で
高いエネルギーを有する電子、いわゆるチャネルホット
エレクトロンとなる。

【００２１】この電子は、コントロールゲート１１３に
印加された電圧による電界によって、図１６において矢
印で示されるように、フローティングゲート１１４に
注入される。このようにしてフローティングゲート１１
４に電子の蓄積が行なわれ、メモリトランジスタのしき
い値電圧Ｖ_thがたとえば８Ｖ程度となる。この状態が書
込状態、“０”と呼ばれる。

【００２２】次に、消去動作について説明する。上記の
ＮＯＲ型フラッシュメモリにおいては、フローティング
ゲート１１４から電子を引き抜かれた状態が消去状態と
なる。消去動作においては、ソース領域１１２に５Ｖ程
度の電圧が印加され、コントロールゲート１１３に−１
０Ｖ程度の電圧が印加され、ｐ型不純物領域１１０は接
地電位に保持される。このとき、ドレイン領域１１１は
フローティング状態に保持される。

【００２３】そして、ソース領域１１２に印加された電
圧による電界によって、図１６において矢印に示され
るように、フローティングゲート１１４内の電子は、薄
いトンネル酸化膜１１５をトンネル現象によって通過す
る。

【００２４】このようにしてフローティングゲート１１
４内の電子が引き抜かれることによって、メモリトラン
ジスタのしきい値電圧Ｖ_thがたとえば２Ｖ程度となる。
この状態が消去状態、“１”と呼ばれる。各メモリトラ
ンジスタのソース領域１１２は、図１７に示されるよう
に互いに接続されているので、この消去動作によってす
べてのメモリを一括消去できる。

【００２５】次に、読出動作について説明する。読出動
作においては、コントロールゲート１１３に５Ｖ程度の
電圧が印加され、ドレイン領域１１１に１Ｖ程度の電圧
が印加される。このとき、ソース領域１１２，ｐ型不純
物領域１１０は接地電位に保持される。そして、メモリ
トランジスタのチャネル領域に電流が流れるか否かによ
って、上記の“１”，“０”の判定が行なわれる。

【００２６】すなわち、メモリトランジスタが書込状態
のときにはしきい値電圧Ｖ_thが８Ｖ程度と高くなるため
読出時にチャネルが形成されず電流が流れない。これに
対し、メモリトランジスタが消去状態の場合には、しき
い値電圧Ｖ_thが２Ｖ程度と低いので、読出時にチャネル
が形成され電流が流れる。

【００２７】上記のＮＯＲ型フラッシュメモリでは、チ
ャネルホットエレクトロンを利用してフローティングゲ
ート１１４に電子を注入している。このチャネルホット
エレクトロンによる電子の注入は効率が悪いので、ＮＯ
Ｒ型フラッシュメモリは、消費電力が大きくなるという
問題を有していた。

【００２８】また、上記のＮＯＲ型フラッシュメモリに
は、次のような問題点もあった。図１８を参照して、た
とえばメモリトランジスタ１２２ａ，１２２ｂを順次選
択して書込む場合について考えてみる。

【００２９】この場合には、ドレイン領域１１１に５Ｖ
程度の電圧が印加され、コントロールゲート１１３に１
０Ｖ程度の電圧が印加される。それにより、上述したメ
カニズムによって、メモリトランジスタ１２２ａのフロ
ーティングゲート１１４に電子の注入が行なわれる。す
なわち書込が行なわれることになる。

【００３０】次に、メモリトランジスタ１２２ｂを選択
して書込み動作を行なう。この場合にも、このメモリト
ランジスタ１２２ｂにおけるドレイン領域１１１および
コントロールゲート１１３に上記の場合と同様の電圧が
印加される。このとき、図１８に示されるように、メモ
リトランジスタ１２２ａとメモリトランジスタ１２２ｂ
とは、ドレイン領域１１１を共有している。

【００３１】したがって、メモリトランジスタ１２２ｂ
に書込む際にドレイン領域１１１に電圧を印加すること
によって、メモリトランジスタ１２２ａのフローティン
グゲート１１４に注入された電子がトンネル現象によっ
てドレイン領域１１１に引き抜かれる場合が生じ得るこ
ととなる。

【００３２】上記のような現象をドレインディスターブ
現象という。このドレインディスターブ現象によって、
書込が行なわれたメモリトランジスタのフローティング
ゲートから電子が引き抜かれるので、書込状態であった
はずのメモリトランジスタが消去状態となるといった状
況も考えられる。すなわち、フラッシュメモリの誤動作
の原因となる。

【００３３】上記のようなＮＯＲ型フラッシュメモリの
問題点を解決するものとしてＮＡＮＤ型フラッシュメモ
リが提案されている。このＮＡＮＤ型フラッシュメモリ
は、たとえば、ＮＩＫＫＥＩＥＬＥＣＴＲＯＮＩＣＳ
１９９２．２．１７（ｎｏ．５４７）のｐｐ．１８０
〜１８１に開示されている。

【００３４】このＮＡＮＤ型フラッシュメモリについ
て、図１９〜図２１を用いて以下に説明する。図１９
は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの
一部の等価回路図である。図２０は、ＮＡＮＤ型フラッ
シュメモリのメモリセルアレイの部分断面図である。図
２１は、ＮＡＮＤ型フラッシュメモリに含まれるメモリ
トランジスタの断面構造図である。

【００３５】まず図１９を参照して、ＮＡＮＤ型フラッ
シュメモリにおいては、セレクトゲートトランジスタ１
３９ａ，１３９ｂ，１３９ｃがそれぞれ設けられてい
る。このセレクトゲートトランジスタ１３９ａ，１３９
ｂ，１３９ｃは、それぞれ、一方の不純物領域がビット
線Ｂ１，Ｂ２，Ｂ３に接続され、他方の不純物領域はメ
モリトランジスタ１３８ａ，１３８ｂ，１３８ｃに接続
されている。

【００３６】セレクトゲートトランジスタ１３９ａによ
って、縦方向に直列に８個並んでいるメモリトランジス
タ１３８ａ群が選択される。同様に、セレクトゲートト
ランジスタ１３９ｂ，１３９ｃによって、メモリトラン
ジスタ１３８ｂ群，１３８ｃ群が選択される。上記のメ
モリトランジスタ１３８ａ群，１３８ｂ群，１３８ｃ群
のうちの１つのメモリトランジスタは、それぞれ、セレ
クトゲートトランジスタ１２３ａ，１２３ｂ，１２３ｃ
を通して接地されている。

【００３７】次に、図２０を参照して、シリコン基板１
２６内に形成されたｐ型不純物領域１３０には、不純物
領域１２７が所定間隔を隔てて複数個形成されている。
そして、各不純物領域１２７の間の領域上には、フロー
ティングゲート１２９およびコントロールゲート１２８
を備えるメモリトランジスタ１３８ａが形成されてい
る。

【００３８】次に、図２１を用いて、メモリトランジス
タ１３８ａの構造についてより詳しく説明する。シリコ
ン基板に形成されたｐ型不純物領域１３０の主表面に
は、上記のように、一対の不純物領域１２７が間隔を隔
てて形成されている。この不純物領域１２７によって、
メモリトランジスタのチャネル形成領域が規定される。
そして、一対の不純物領域１２７間の領域上には、トン
ネル絶縁膜１３５を介在して、フローティングゲート１
２９が形成されている。

【００３９】このフローティングゲート１２９上には、
絶縁膜１３６を介在してコントロールゲート１２８が形
成されている。このコントロールゲート１２８およびフ
ローティングゲート１２９を覆うように、酸化膜１３７
が形成されている。

【００４０】上記のような構造を有するＮＡＮＤ型フラ
ッシュメモリの動作について、図１９〜図２１を用いて
以下に説明する。

【００４１】まず書込動作について説明する。図１９を
参照して、たとえばワード線Ｗ₈に接続されるメモリト
ランジスタ１３８ａに書込を行なう場合について説明す
る。まず、セレクトゲートトランジスタの選択ゲートＳ
₂，ビット線Ｂ１，ソース線およびｐ型不純物領域３５
を接地電位に保持する。そして、選択ゲートＳ₁，ビッ
ト線Ｂ２，Ｂ３に１０Ｖ程度の電圧を印加する。

【００４２】そして、ワード線Ｗ₈に２０Ｖ程度の電圧
を印加し、他のワード線Ｗ₁〜Ｗ₇は接地電位に保持す
る。これにより、図２１においてで示されるように、
ワード線Ｗ₈（コントロールゲート１２８）を有するメ
モリトランジスタ１３８ａにおいて、チャネル領域に存
在する電子がチャネルＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈ
ｅｉｍ）によってフローティングゲート１２９に注入さ
れる。それにより、メモリトランジスタ１３８ａに書込
が行なわれる。これが書込状態“０”であり、このとき
のメモリトランジスタのしきい値電圧Ｖ_thは３Ｖ程度と
なっている。

【００４３】次に、消去動作について説明する。再び図
１９を参照して、消去を行なう場合には、ビット線Ｂ
１，Ｂ２，Ｂ３，選択ゲートＳ₁，Ｓ₂，ｐ型不純物領
域１３０に２０Ｖ程度の電圧を印加する。このとき、ワ
ード線Ｗ₁〜Ｗ₈は接地電位に保持される。それによ
り、図２１においてで示されるように、書込状態のメ
モリトランジスタ１３８ａのフローティングゲート１２
９から、チャネルＦＮによって電子がチャネル領域に引
き抜かれる。それにより、メモリトランジスタ１３８ａ
のしきい値電圧Ｖ_thは−２Ｖ程度となる。それにより、
消去が行なわれることとなる。

【００４４】次に、読出動作について説明する。再び図
１９を参照して、たとえばワード線Ｗ₈を有するメモリ
トランジスタ１３８ａを読出す場合について説明する。
この場合には、ビット線Ｂ１に１Ｖ程度の電圧を印加
し、ソース線とｐ型不純物領域１３０とを接地電位に保
つ。そして、ワード線Ｗ₈を接地電位に保ち、ワード線
Ｗ₁〜Ｗ₇に５Ｖ程度の電圧を印加する。また、選択ゲ
ートＳ₁，Ｓ₂に所定の電圧を印加し、セレクトゲート
トランジスタをオンさせておく。

【００４５】ワード線Ｗ₈は接地電位（０Ｖ）に保持さ
れているので、ワード線Ｗ₈に接続されるコントロール
ゲート１２８を有するメモリトランジスタ１３８ａが消
去状態の場合にはメモリトランジスタ１３８ａはオン
し、書込状態の場合にはメモリトランジスタ１３８ａは
オフの状態になる。

【００４６】一方、ワード線Ｗ₁〜Ｗ₇に接続されるコ
ントロールゲート１２８を有するメモリトランジスタ１
３８ａは、ワード線Ｗ₁〜Ｗ₇に５Ｖ程度の電圧が印加
されているので、書込状態、消去状態の如何にかかわら
ずメモリトランジスタ１３８ａはオンしている。

【００４７】したがって、ワード線Ｗ₈に接続されるコ
ントロールゲート１２８を有するメモリトランジスタ１
３８ａが消去状態の場合には、図２０に示される各メモ
リトランジスタ１３８ａのチャネル領域を電流が流れ
る。そして、この電流は、ビット線Ｂ１を通ってセンス
アンプに到達する。

【００４８】これに対し、ワード線Ｗ₈に接続されるコ
ントロールゲート１２８を有するメモリトランジスタ１
３８ａが書込状態の場合には、このメモリトランジスタ
１３８ａのしきい値電圧Ｖ_thが３Ｖ程度に高められてい
るため、このメモリトランジスタ１３８ａには電流が流
れない。すなわち、電流がセンスアンプには導かれない
ことになる。このセンスアンプが電流を感知した場合
に、選択されたメモリトランジスタは消去状態と判定さ
れ、センスアンプが電流を感知しなかった場合には選択
されたメモリトランジスタは書込状態と判定される。

【００４９】上記のチャネルＦＮによるフローティング
ゲートへの電子の注入は、チャネルホットエレクトロン
を用いた場合に比べて効率がよい。したがって、ＮＡＮ
Ｄ型フラッシュメモリは、ＮＯＲ型フラッシュメモリに
比べて消費電力を小さくすることが可能となる。

【００５０】また、ＮＡＮＤ型フラッシュメモリは書込
時にチャネルＦＮを用いている。そのため、メモリトラ
ンジスタのドレイン領域に高電圧を印加する必要がなく
なる。その結果、上記のＮＯＲ型フラッシュメモリにお
いて問題とされていたドレインディスターブ現象を効果
的に回避することも可能となる。

【００５１】しかしながら、上記のＮＡＮＤ型フラッシ
ュメモリにも次のような問題点があった。すなわち、上
記のＮＡＮＤ型フラッシュメモリにおいては、読出動作
時に、直列に並んだ複数のメモリトランジスタのすべて
に電流を通さなければならない。そのため、読出動作が
遅くなるといった問題点があった。また、書込，消去時
において２０Ｖという高い電圧を用いるので、このよう
な高電圧を発生する回路が装置内に必要となる。そのた
め、高集積化が困難になるという問題点をも有してい
た。

【００５２】

【発明が解決しようとする課題】これに対し、上記のＮ
ＯＲ型フラッシュメモリおよびＮＡＮＤ型フラッシュメ
モリが有する各問題点を解決し得る改良例として、ＤＩ
ＮＯＲ型（ＤｉｖｉｄｅｄｂｉｔｌｉｎｅＮＯ
Ｒ）フラッシュメモリと呼ばれる不揮発性半導体記憶装
置が、本願出願人と同一出願人によって、特願平５−１
０３５６０号に提案されている。以下、このＤＩＮＯＲ
型フラッシュメモリについて説明する。

【００５３】図２２は、上記のＤＩＮＯＲ型フラッシュ
メモリの概略構成を示すブロック図である。図２２を参
照して、メモリセルアレイ１６６は、複数のブロック
（ブロック０〜ブロックｎ）に分割されている。このメ
モリセルアレイ１６６はｐウェル領域内に形成される。

【００５４】メモリセルアレイ１６６内には、複数の主
ビット線ＭＢ０，ＭＢｉが配列される。この主ビット線
ＭＢ０，ＭＢｉはそれぞれＹゲート１６７内のＹゲート
トランジスタＹＧ０，ＹＧｉを介してセンスアンプ１５
７および書込回路１５６に接続される。

【００５５】主ビット線ＭＢ０，ＭＢｉに対して、所定
数の副ビット線（図示せず）が設けられる。この副ビッ
ト線に交差するように、ワード線ＷＬ０，ＷＬｉが配列
される。副ビット線とワード線ＷＬ０，ＷＬｉとの交点
にメモリトランジスタが設けられる。

【００５６】各メモリトランジスタのドレイン領域は対
応する副ビット線に接続され、各メモリトランジスタの
コントロールゲートは対応するワード線ＷＬｉに接続さ
れる。また、メモリトランジスタのソース領域はソース
線（図示せず）に接続される。

【００５７】メモリセルアレイ１６６内には、メモリト
ランジスタの他にセレクトゲートトランジスタが形成さ
れる。このセレクトゲートトランジスタを介して副ビッ
ト線が主ビット線に接続される。また、上記のソース線
には、ソーススイッチ１６１が接続される。

【００５８】アドレスバッファ１６０は、外部から与え
られるアドレス信号を受け、Ｘアドレス信号をＸデコー
ダ１６３に与え、Ｙアドレス信号をＹデコーダ１５８に
与える。Ｘデコーダ１６３は、Ｘアドレス信号に応答し
て複数のワード線ＷＬ₀〜ＷＬ_iのうちいずれかを選択
する。Ｙデコーダ１５８は、Ｙアドレス信号に応答して
複数の主ビット線ＭＢｏ〜ＭＢｉをセンスアンプ１５７
および書込回路１５６に接続する。

【００５９】読出時には、センスアンプ１５７が、主ビ
ットＭＢｏ，ＭＢｉ線上に読出されたデータを検知し、
データ入出力バッファ１５１を介して外部に出力する。
また、書込時には、外部から与えられるデータがデータ
入出力バッファ１５１を介して書込回路１５６に与えら
れ、書込回路１５６はそのデータに従って主ビット線Ｍ
Ｂｏ〜ＭＢｉにプログラム電圧を与える。

【００６０】高電圧発生回路１５４，１５５は、外部か
ら電源電圧Ｖｃｃ（たとえば５Ｖ）を受け、高電圧を発
生する。負電圧発生回路１５２，１５３は外部から電源
電圧Ｖｃｃを受け、負電圧を発生する。ベリファイ電圧
発生回路１６４は、外部から与えられる電源電圧Ｖｃｃ
を受け、ベリファイ時に、選択されたワード線ＷＬｉに
所定のベリファイ電圧を与える。

【００６１】ウェル電位発生回路１６５は、消去時に、
ｐウェル領域（メモリセルアレイ１６６）に高電圧を与
える。セレクトゲートデコーダ１６２は、アドレスバッ
ファ１６０からのアドレス信号の一部に応答して、セレ
クトゲートＳＧ₀〜ＳＧ_iを選択的に活性化する。ソー
ススイッチ１６１は、消去時に、ソース線に高電圧を与
える。書込／消去制御回路１５０は、外部から与えられ
る制御信号に応答して、各回路の動作を制御する。

【００６２】次に、上記の構成を有するＤＩＮＯＲ型フ
ラッシュメモリの動作について説明する。まず消去動作
に説明する。ＤＩＮＯＲ型フラッシュメモリにおいて
は、フローティングゲートに電子を注入した状態が消去
状態となる。そして、まず、書込／消去制御回路１５０
にブロック一括消去動作を指定する制御信号が与えられ
る。それにより、高電圧発生回路１５５および負電圧発
生回路１５２が活性化される。

【００６３】高電圧発生回路１５５はＸデコーダ１６３
に高電圧（１０Ｖ）を与える。Ｘデコーダ１６３は、選
択されたブロックのワード線に高電圧（１０Ｖ）を印加
し、それ以外のワード線に０Ｖを印加する。

【００６４】負電圧発生回路１５２は、ソーススイッチ
１６１，Ｙデコーダ１５８およびウェル電位発生回路１
６５に負電圧を与える。Ｙデコーダ１５８はＹゲート１
６７内のＹゲートトランジスタＹＧｏ，ＹＧｉに負電圧
を印加する。それにより、主ビット線ＭＢｏ，ＭＢｉは
フローティング状態になる。

【００６５】ウェル電位発生回路１６５はｐウェル領域
（メモリセルアレイ１６６）に負電圧（−８Ｖ）を印加
する。セレクトゲートデコーダ１６２は、選択されたセ
レクトゲートＳＧｉをオフ状態にする。また、このと
き、選択されたブロック内のソース線には、ソーススイ
ッチ１６１を介して負電圧（−８Ｖ）が印加される。

【００６６】このようにして、上記の各電圧が選択され
たブロック内のメモリトランジスタに印加される。その
結果、選択されたブロック内のすべてのメモリトランジ
スタは消去状態となる。

【００６７】次に、書込動作について説明する。まず、
書込／消去制御回路１５０に、プログラム動作を指定す
る制御信号が与えられる。それにより、高電圧発生回路
１５４および負電圧発生回路１５３が活性化される。負
電圧発生回路１５３は、Ｘデコーダ１６３に負電圧を与
える。Ｘデコーダ１６３は、アドレスバッファ１６０か
ら与えられるＸアドレス信号に応答してワード線ＷＬｉ
を選択する。そして、選択されたワード線ＷＬｉに負電
圧（−８Ｖ）を印加し、非選択のワード線ＷＬｉに０Ｖ
を印加する。

【００６８】高電圧発生回路１５４は、Ｙデコーダ１５
８，書込回路１５６およびセレクトゲートデコーダ１６
２に高電圧を与える。まず、外部からデータ入出力バッ
ファ１５１を介してデータ“０”が書込回路１５６に与
えられラッチされる。Ｙデコーダ１５８は、アドレスバ
ッファ１６０から与えられるＹアドレス信号に応答して
Ｙゲート１６７内の選択されたＹゲートトランジスタＹ
Ｇｉに高電圧を印加し、非選択のＹゲートトランジスタ
ＹＧｉに０Ｖを印加する。それにより、選択されたＹゲ
ートトランジスタＹＧｉがオンする。

【００６９】書込回路１５６は、Ｙゲートトランジスタ
ＹＧｉを介して、主ビット線ＭＢｉにデータ“０”に対
応するプログラム電圧（５Ｖ）を印加する。また、セレ
クトゲートデコーダ１６２は、選択されたセレクトゲー
トＳＧｉをオン状態にし、非選択のセレクトゲートＳＧ
ｉをオフ状態にする。

【００７０】それにより、所定の副ビット線が主ビット
線ＭＢｉに接続される。ソーススイッチ１６１は、ソー
ス線をフローティング状態にする。ウェル電位発生回路
１６５は、ｐウェル領域（メモリセルアレイ１６６）に
０Ｖを印加する。

【００７１】このようにして、所定のメモリトランジス
タに上記のような各電圧が印加される。その結果、この
メモリトランジスタのフローティングゲートから電子が
引き抜かれ、メモリトランジスタのしきい値電圧が降下
する。このとき、非選択のビット線に接続されたメモリ
トランジスタのドレイン領域には０Ｖが印加される。そ
れにより、非選択のメモリトランジスタのしきい値電圧
は、選択されたメモリトランジスタへの書込動作による
影響を受けない。

【００７２】次に、読出動作について説明する。まず、
書込／消去制御回路１５０に、読出動作を指定する制御
信号が与えられる。Ｘデコーダ１６３は、アドレスバッ
ファ１６０から与えられるＸアドレス信号に応答してワ
ード線ＷＬｉを選択し、それに３Ｖを印加する。このと
き、非選択のワード線ＷＬｉは、０Ｖに保たれる。

【００７３】セレクトゲートデコーダ１６２は、選択さ
れたセレクトゲートＳＧｉをオン状態にし、非選択のセ
レクトゲートＳＧｉをオフ状態にする。Ｙデコーダ１５
８は、アドレスバッファ１６０から与えられるＹアドレ
ス信号に応答してＹゲート１６７内のＹゲートトランジ
スタＹＧｉをオンさせる。ソーススイッチ１６１は、所
定のソース線に接地電位を印加する。

【００７４】このようにして、選択されたメモリトラン
ジスタに、上記のような所定の電圧が印加される。それ
により、そのメモリトランジスタの状態が“１”であれ
ば主ビット線ＭＢ_iに読出電流が流れる。この読出電流
がセンスアンプ１５７によって検知され、データ入出力
バッファ１５１を介して外部に出力される。

【００７５】次に、図２３〜図２６を用いて、上記のＤ
ＩＮＯＲ型フラッシュメモリの構造および動作について
より詳しく説明する。図２３は、ＤＩＮＯＲ型フラッシ
ュメモリの模式図である。

【００７６】図２３を参照して、ｐ型シリコン基板１８
０には、メモリセルアレイ領域と周辺領域とが設けられ
る。メモリセルアレイ領域には、メモリトランジスタ１
８７ａ，１８７ｂ，１８７ｃ，１８７ｄが間隔を隔てて
形成されている。ｐ型シリコン基板１８０の主表面のう
ち、メモリセルアレイ領域には、ｎ型のソース領域１８
４ａ，１８４ｂと、ｎ型のドレイン領域１８５ａ，１８
５ｂが間隔を隔てて形成されている。

【００７７】ソース領域１８４ａはメモリトランジスタ
１８７ａと１８７ｂの共通のソース領域となる。また、
ソース領域１８４ｂはメモリトランジスタ１８７ｃと１
８７ｄとの共通のソース領域となる。ドレイン領域１８
５ａはメモリトランジスタ１８７ｂと１８７ｃの共通の
ドレイン領域となり、ドレイン領域１８５ｂはメモリト
ランジスタ１８７ｄのドレイン領域となる。なお、メモ
リトランジスタ１８７ａ，１８７ｂ，１８７ｃ，１８７
ｄは、それぞれフローティングゲート１８９およびコン
トロールゲート１８８を有している。

【００７８】また、メモリセルアレイ領域には、セレク
トゲートトランジスタ１８６が形成される。このセレク
トゲートトランジスタ１８６は、ソース／ドレイン領域
１８３ａ，１８３ｂを有している。そして、このソース
／ドレイン領域１８３ｂは、メモリトランジスタ１８７
ａのドレイン領域の役割も果たしている。

【００７９】メモリトランジスタ１８７ａ，１８７ｂ，
１８７ｃ，１８７ｄ上には、多結晶シリコンからなる副
ビット線１９０が形成されている。副ビット線１９０
は、上記のソース／ドレイン領域１８３ｂと接続されて
いる。また、この副ビット線１９０から分岐した分岐線
１９１ａは、ドレイン領域１８５ａと接続され、分岐線
１９１ｂはドレイン領域１８５ｂと接続されている。

【００８０】副ビット線１９０上には、アルミニウムな
どからなる主ビット線１９２が形成されている。この主
ビット線１９２は、上記のソース／ドレイン領域１８３
ａに接続されている。

【００８１】シリコン基板１８０内には、メモリセルア
レイ領域を囲むようにｐウェル領域１８２が形成されて
いる。このｐウェル領域１８２を囲むようにｎウェル領
域１８１が形成される。周辺領域には、ＭＯＳトランジ
スタ１９３が形成される。

【００８２】次に、図２４を参照して、ＤＩＮＯＲ型フ
ラッシュメモリのメモリセルアレイ領域の構造の一例に
ついてより詳しく説明する。図２４は、ＤＩＮＯＲ型フ
ラッシュメモリのメモリセルアレイ領域の部分断面図で
ある。

【００８３】図２４を参照して、ｐ型シリコン基板２０
１にはｐウェル領域２１０が形成される。このｐウェル
領域２１０上には、メモリトランジスタ２５０〜２５
７，２６１，２６２，セレクトゲートトランジスタ２５
９，２６０がそれぞれ形成されている。

【００８４】ｐウェル領域２１０には、各メモリトラン
ジスタのｎ型のソース領域２２３，ｎ型のドレイン領域
２２４が間隔を隔てて形成されている。また、セレクト
ゲートトランジスタ２５９，２６０は、ｎ型の不純物領
域２４９を共有している。

【００８５】各メモリトランジスタ，セレクトゲートト
ランジスタはシリコン酸化膜２４７で覆われている。ソ
ース領域２２３上の領域は、シリコン酸化膜２４７によ
って塞がれている。これに対し、ドレイン領域２２４お
よび不純物領域２４９上の領域は、シリコン酸化膜２４
７で塞がれていない。また、各メモリトランジスタはフ
ローティングゲート２１９およびコントロールゲート２
２０を備えている。

【００８６】メモリトランジスタ２５０〜２５７の各ド
レイン領域２２４は、１本の副ビット線２２７ａによっ
て電気的に接続されている。メモリトランジスタ２６
１，２６２のドレイン領域２２４は、１本の副ビット線
２２７ｂによって電気的に接続される。

【００８７】不純物領域２４９は、接続導電層２４８と
電気的に接続されている。また、フィールド酸化膜２０
６上には、ダミーゲートトランジスタ（ダミーメモリト
ランジスタ）２５８が形成される。

【００８８】副ビット線２２７ａおよび２２７ｂ上に
は、層間絶縁膜２４５が形成される。層間絶縁膜２４５
上には主ビット線２３３が形成される。主ビット線２３
３は接続導電層２４８と電気的に接続される。主ビット
線２３３上には層間絶縁膜２４６が形成される。層間絶
縁膜２４６上には、アルミニウム配線２３８ａ，２３８
ｂ，２３８ｃ，２３８ｄ，２３８ｅ，２３８ｆ，２３８
ｇが間隔を隔てて形成される。

【００８９】一方、ｐ型シリコン基板２０１中には、ｐ
ウェル領域２１０を覆うようにｎウェル領域２０７が形
成されている。

【００９０】次に、図２５を用いて、メモリセルアレイ
領域の構成について説明する。図２５は、図２４に示さ
れるメモリセルアレイ領域の等価回路図である。

【００９１】図２５を参照して、この図に示される態様
においては、８個のメモリトランジスタ２５０，２５
１，２５２，２５３，２５４，２５５，２５６，２５７
の各ドレイン領域が副ビット線と接続されている。ま
た、各メモリトランジスタのソース領域はソース線に接
続されている。選択ゲート１によって主ビット線と副ビ
ット線との導通／遮断が行なわれる。ワード線１〜８
は、各メモリトランジスタのコントロールゲートとな
る。

【００９２】次に、図２４〜図２６を用いて、メモリト
ランジスタの構造およびその動作についてより詳しく説
明する。図２６は、図２４に示されるＤＩＮＯＲ型フラ
ッシュメモリに含まれるメモリトランジスタを示す断面
図である。

【００９３】図２６を参照して、ｐウェル領域２１０と
フローティングゲート２１９との間にはトンネル絶縁膜
２１３が形成される。フローティングゲート２１９とコ
ントロールゲート２２０の間には、ＯＮＯ膜などからな
る絶縁膜２１５が形成される。

【００９４】次に、上記の図２４〜図２６を参照して、
メモリトランジスタ２５０〜２５７を一括消去する場合
には、主ビット線２３３をフローティング状態に保ち、
セレクトゲートトランジスタ２５９をオフする。これに
より、副ビット線２２７ａもフローティング状態とな
る。

【００９５】そして、ソース線およびｐウェル領域２１
０に−１０Ｖ程度の電圧を印加する。そして、ワード線
１〜ワード線８（副ビット線２２７ａによって各ドレイ
ン領域が互いに電気的に接続される各メモリトランジス
タのコントロールゲート２２０）に１０Ｖ程度の電圧を
印加する。

【００９６】それにより、図２６におけるに示される
ように、メモリトランジスタのチャネル領域にある電子
がトンネル効果の１つであるチャネルＦＮ現象によって
フローティングゲート２１９に注入される。それによ
り、メモリトランジスタのしきい値電圧Ｖ_thの値は〜６
Ｖ程度となる。これが消去状態となる。

【００９７】次に、書込動作について説明する。たとえ
ばメモリトランジスタ２５７を書込状態“０”にするに
は、セレクトゲートトランジスタ２５９をオンし、主ビ
ット線２３３に５Ｖ程度の電圧を印加する。それによ
り、副ビット線２２７ａの電圧も５Ｖ程度になる。

【００９８】そして、ｐウェル領域２１０を接地電位に
保ち、ソース線をフローティング状態にする。そしてさ
らに、ワード線８に−１０Ｖ程度の電圧を印加し、ワー
ド線１〜ワード線７は接地電位に保つ。

【００９９】それにより、図２６のに示されるよう
に、メモリトランジスタ２５７のフローティングゲート
２１９に蓄積された電子が、トンネル効果の１つである
ドレインＦＮ現象によってドレイン領域２２４に引き抜
かれる。それによりメモリトランジスタ２５７のしきい
値電圧Ｖ_thの値は１Ｖ程度になる。これが書込状態
“０”である。

【０１００】次に、読出動作について説明する。たとえ
ばメモリトランジスタ２５７を読出す場合には、セレク
トゲートトランジスタ２５９をオンし、主ビット線２３
３に１Ｖ程度の電圧を印加する。そして、ソース線およ
びｐウェル領域２１０を接地電位に保つ。

【０１０１】そして、ワード線８に３〜５Ｖ程度の電圧
を印加し、ワード線１〜ワード線７を接地電位に保持す
る。このとき、メモリトランジスタ２５７が消去状態
“１”の場合には、チャネルが形成されず、ビット線に
は電流が流れない。これに対し、メモリトランジスタ２
５７が書込状態“０”の場合には、チャネルが形成され
ビット線に電流が流れる。それにより、書込状態／消去
状態の判定が行なわれる。

【０１０２】上記のように、ＤＩＮＯＲ型フラッシュメ
モリにおいては、ｐウェル領域２１０に負の電圧を印加
している。ｐウェル領域２１０の周りにはｎウェル領域
２０７があるので、負の電圧を印加してもｐウェル領域
２１０とｎウェル領域２０７とは逆バイアス状態とな
る。すなわち、ｐウェル領域２１０に負の電圧を印加し
たとしても、周辺回路形成領域に電圧が印加されること
はない。

【０１０３】また、消去動作のとき、ｐウェル領域２１
０に負の電圧を印加し、選択されたワード線（コントロ
ールゲート２２０）に正の電圧を印加している。それに
より、各構成要素に印加する電圧の絶対値を小さくしな
がら、ｐウェル領域２１０とコントロールゲート２２０
間の電位差を相対的に大きくしている。その結果、上記
のようなチャネルＦＮ効果を起こすことが可能となる。

【０１０４】また、図２４に示されるように、メモリト
ランジスタ２５０〜２５７の各ドレイン領域２２４に
は、副ビット線２２７ａが接続されている。このため、
読出動作の際には、読出電流を多くとることができる。
その結果、ＮＡＮＤ型フラッシュメモリに比べて読出動
作を高速に行なうことが可能となる。

【０１０５】さらに、図２６に示されるように、書込動
作を、ドレインＦＮを用いて行なっているので、チャネ
ルホットエレクトロンを用いる場合に比べて高い効率で
書込動作を行なうことが可能となる。それにより、消費
電力を低減することが可能となる。

【０１０６】以上説明したように、ＤＩＮＯＲ型フラッ
シュメモリは、ＮＯＲ型フラッシュメモリおよびＮＡＮ
Ｄ型フラッシュメモリの持つ問題点を解決できる特性を
有している。しかしながら、このＤＩＮＯＲ型フラッシ
ュメモリにおいても、次に説明するような問題点があっ
た。

【０１０７】その問題点について図２７〜図２９を用い
て説明する。図２７は、上記のＤＩＮＯＲ型フラッシュ
メモリにおいて、消去時に、コントロールゲート（ワー
ド線）、ソース線およびｐウェル領域（基板）に印加さ
れる電圧のパルスを示すタイミングチャートである。図
２８は、上記のＤＩＮＯＲ型フラッシュメモリにおける
消去時間としきい値電圧Ｖ_thとの関係を示す図である。
図２９は、上記のＤＩＮＯＲ型フラッシュメモリにおけ
るしきい値電圧Ｖ_thと書換回数との関係を示す図であ
る。

【０１０８】まず図２７を参照して、上記のＤＩＮＯＲ
型フラッシュメモリにおいては、消去時に、コントロー
ルゲートに１０Ｖ程度の高電圧を印加し、、ソース線お
よびｐウェル領域（基板）に−８Ｖ程度の電圧を同時に
印加していた。そのため、消去時には、メモリトランジ
スタのソース／ドレイン間にはチャネルが形成され、そ
のチャネルを流れる電子がドレイン近傍での電界による
エネルギーを受け、フローティングゲートに注入されて
いた。

【０１０９】それにより、図２７に示されるように、Ｐ
ウェル（基板）に−８Ｖ程度の負電圧を印加したとして
も、コントロールゲートに、上記のＮＡＮＤ型フラッシ
ュメモリほどではないが、１０Ｖ程度の比較的高電圧を
印加しなければならなかった。

【０１１０】そのため、ＤＩＮＯＲ型フラッシュメモリ
においては、５Ｖ程度の電源電圧Ｖ _CCから１０Ｖ程度の
比較的高い電圧を発生させるための複雑な構造の昇圧回
路が必要であった。このような昇圧回路を形成する必要
性は、高集積化に際して悪影響を及ぼすといえる。

【０１１１】また、ＤＩＮＯＲ型フラッシュメモリに
は、消去時に、図２７に示される各電圧が印加されるの
で、メモリトランジスタのトンネル絶縁膜に高電界がか
かることになる。そのため、書換回数が、ＮＯＲ型フラ
ッシュメモリあるいはＮＡＮＤ型フラッシュメモリに比
べて劣るといった問題点があった。より具体的には、図
２９に示されるように、１００００回程度の書換で、メ
モリトランジスタのしきい値電圧Ｖ_thが変化してきてい
るのがわかる。

【０１１２】次に、図２８を参照して、上記のＤＩＮＯ
Ｒ型フラッシュメモリにおいては、消去動作を行なうこ
とによってメモリトランジスタのしきい値電圧が７Ｖ程
度になるのに１０^-2秒程度必要となる。フラッシュメモ
リの性能向上という観点からは、フラッシュメモリの動
作にかかる時間は短い方が好ましいといえる。

【０１１３】この発明は上記のような課題を解決するた
めになされたものである。この発明の１つの目的は、デ
ータの書換回数を向上させることが可能となるフラッシ
ュメモリおよびその動作制御方法を提供することにあ
る。

【０１１４】この発明の他の目的は、フローティングゲ
ートへの電子の注入動作を高速化することによって性能
を向上させることが可能となる不揮発性半導体記憶装置
およびその動作制御方法を提供することにある。

【０１１５】この発明のさらに他の目的は、低電圧で動
作可能な不揮発性半導体記憶装置およびその動作制御方
法を提供することにある。

【０１１６】この発明のさらに他の目的は、高集積化に
有利な構造を有する不揮発性半導体記憶装置を提供する
ことにある。

【０１１７】

【課題を解決するための手段】この発明に基づく不揮発
性半導体記憶装置は、一つの局面では、半導体基板上に
形成され複数行および複数列に配置されたメモリセル
と、複数行に対応して設けられた複数のワード線と、複
数のメモリセルに共通に設けられたソース線とを備えて
いる。メモリセルの各々は対応するワード線に接続され
たコントロールゲートと、ソース線に接続された不純物
領域と、フローティングゲートとを含んでいる。そし
て、この発明に基づく不揮発性半導体記憶装置は、さら
に、第１の動作モード時に選択されたワード線に第１の
レベルの電圧を印加するワード線ドライブ手段と、第１
の動作モード時に選択されたメモリセルに対応する半導
体基板の所定領域へ第２のレベルの電圧を印加する基板
ドライブ手段と、第１の動作モード時に選択されたソー
ス線に第３のレベルの電圧を印加するソース線ドライブ
手段と、第１の動作モード時に、ワード線への第１のレ
ベルの電圧の印加時期および半導体基板の所定領域への
第２のレベルの電圧の印加時期に対して、ソース線への
第３のレベルの電圧の印加時期を遅らせる遅延手段とを
備えている。

【０１１８】上記の不揮発性半導体記憶装置は、好まし
くは、ソース線に印加される第３のレベルの電圧パルス
のパルス幅を、ワード線および半導体基板の所定領域に
印加される第１および第２のレベルの電圧パルスのパル
ス幅よりも短くするためのパルス制御手段をさらに備え
ている。また、このパルス制御手段は、好ましくは、１
または複数個の第３のレベルの電圧パルスをソース線に
印加する手段を有している。

【０１１９】この発明に基づく不揮発性半導体記憶装置
は、他の局面では、半導体基板上に形成され複数行およ
び複数列に配置されたメモリセルと、複数行に対応して
設けられた複数のワード線と、複数列に対応して設けら
れた複数のビット線と、メモリセルに共通に設けられた
ソース線とを備える。上記の複数のメモリセルの各々は
対応するワード線に接続されたコントロールゲートと、
対応するビット線に接続されたドレインと、ソース線に
接続されたソースと、フローティングゲートとを含んで
いる。そして、このフローティングゲートに電子を注入
することによって消去状態とし、フローティングゲート
から電子を引き抜くことによって書込状態とする。この
発明に基づく不揮発性半導体記憶装置は、他の局面で
は、以上のような構成を有することを前提とする。

【０１２０】そして、この不揮発性半導体記憶装置は、
さらに、消去モード時に選択されたワード線に正の電圧
を印加するワード線ドライブ手段と、消去モード時に選
択されたメモリセルに対応する半導体基板の所定領域へ
負の電圧を印加する基板ドライブ手段と、消去モード時
に選択されたソース線に負の電圧を印加するソース線ド
ライブ手段と、消去モード時におけるワード線への正の
電圧の印加時期および半導体基板の所定領域への負の電
圧の印加時期に対して、ソース線への負の電圧の印加時
期を遅らせる遅延手段とを備えている。

【０１２１】この発明に基づく不揮発性半導体記憶装置
の動作制御方法は、一つの局面では、不揮発性半導体記
憶装置が、半導体基板上に形成され複数行および複数列
に配置されたメモリセルと、複数行に対応して設けられ
た複数のワード線と、複数のメモリセルに共通に設けら
れたソース線とを備え、メモリセルの各々が対応するワ
ード線に接続されたコントロールゲートと、ソース線に
接続された不純物領域と、フローティングゲートとを含
む構造を有することを前提とする。

【０１２２】そして、この不揮発性半導体記憶装置の動
作制御方法によれば、第１の動作モード時に選択された
ワード線に第１のレベルの電圧を印加し、選択されたメ
モリセルに対応する半導体基板の所定領域に第２のレベ
ルの電圧を印加する。そして、第１の動作モード時に、
ワード線および半導体基板の所定領域に第１および第２
のレベルの電圧を印加した後に、選択されたソース線に
第３のレベルの電圧を印加する。

【０１２３】上記のワード線には、好ましくは、第１の
極性の電圧が印加される。また、半導体基板の所定領域
には、好ましくは、第２の極性の電圧が印加される。ま
た、ソース線には、好ましくは、第２の極性の電圧が印
加される。

【０１２４】また、ソース線には、好ましくは、ワード
線および半導体基板の所定領域に上記の第１および第２
のレベルの電圧が印加された状態で、１または複数個の
第３のレベルの電圧パルスが印加される。

【０１２５】上記の第３のレベルの電圧の印加時間は、
好ましくは、第１および第２の電圧の印加時間よりも短
い。

【０１２６】この発明に基づく不揮発性半導体記憶装置
の動作制御方法は、他の局面では、不揮発性半導体記憶
装置が以下の構成を有することを前提とする。すなわ
ち、不揮発性半導体記憶装置は、半導体基板上に形成さ
れ複数行および複数列に配置されたメモリセルと、複数
行に対応して設けられた複数のワード線と、複数列に対
応して設けられた複数のビット線と、メモリセルに共通
に設けられたソース線とを備える。そして、複数のメモ
リセルの各々は、対応するワード線に接続されたコント
ロールゲートと、対応するビット線に接続されたドレイ
ンと、ソース線に接続されたソースと、フローティング
ゲートとを含んでいる。そして、フローティングゲート
に電子を注入することによって消去状態とし、フローテ
ィングゲートから電子を引き抜くことによって書込状態
とする。

【０１２７】以上の構成を有する不揮発性半導体記憶装
置が、消去モード時に選択されたワード線に正の電圧を
印加し、選択されたメモリセルに対応する半導体基板の
所定領域へ負の電圧を印加する。そして、上記のように
ワード線に正の電圧を印加しかつ半導体基板の所定領域
に負の電圧を印加した後に、選択されたソース線に負の
電圧を印加する。

【０１２８】

【作用】この発明に基づく不揮発性半導体記憶装置は、
遅延手段を備えている。それにより、ワード線および半
導体基板の所定領域への電圧の印加時期と、ソース線へ
の電圧の印加時期とを遅らせることが可能となる。その
結果、ワード線と半導体基板の所定領域へ所定の電圧を
印加することによって半導体基板中に空乏層を広げ、そ
の状態でソース線に所定の電圧を印加することによって
不純物領域（ソース領域）から空乏層内に電子を注入す
ることが可能となる。

【０１２９】このように不純物領域から空乏層内に注入
された電子は、ワード線と半導体基板の所定領域への所
定の電圧の印加によって生じる空乏層内の電界によって
加速され、フローティングゲート内に注入される。

【０１３０】その結果、上述したＤＩＮＯＲ型フラッシ
ュメモリにおけるチャネルＦＮの場合に比べて、ワード
線への印加電圧を低くすることが可能となる。それによ
り、半導体基板とフローティングゲート間のトンネル絶
縁膜にかかる電界強度を低減することが可能となり、書
換回数を向上させることが可能となる。

【０１３１】また、ワード線に印加する電圧を低電圧化
できるので、高電圧発生回路の簡略化、あるいは高電圧
発生回路の形成を省略することも可能となる。それによ
り、高集積化に有利な不揮発性半導体記憶装置が得られ
る。

【０１３２】さらに、ソース線への電圧の印加時期を上
記のようにずらせることによって、ＤＩＮＯＲ型フラッ
シュメモリの場合よりも消去時間を短縮することが可能
となる。それにより、高性能な不揮発性半導体記憶装置
を得ることも可能となる。

【０１３３】この発明に基づく不揮発性半導体記憶装置
の動作制御方法によれば、ワード線および半導体基板の
所定領域に所定の電圧を印加した後に、ソース線に所定
の電圧を印加している。それにより、上記の場合と同様
に、極めて効率的に、フローティングゲートに電子の注
入を行なうことが可能となる。

【０１３４】また、ソース線に複数個の所定電圧のパル
スを印加した場合には、容易にメモリセルのしきい値電
圧をより高いものとすることが可能となる。

【０１３５】また、ソース線への電圧の印加時期を、ワ
ード線および半導体基板の所定領域への電圧の印加時期
よりも遅らせることによって、基板ホットエレクトロン
現象によるフローティングゲートへの電子の注入が行な
える。それにより、フローティングゲートへの電子の注
入の際のソース線への電圧の印加時間を、従来よりも短
いものとすることが可能となる。それにより、フローテ
ィングゲートへ電子を注入するための動作時間を短縮す
ることが可能となる。その結果、高性能な不揮発性半導
体記憶装置が得られる。

【０１３６】

【実施例】以下、図１〜図１３を用いて、この発明に基
づく実施例について説明する。図１は、この発明に基づ
く一実施例におけるフラッシュメモリの特徴的な構成を
概念的に示すブロック図である。まず図１を用いてこの
発明に基づくフラッシュメモリの特徴的な構成について
説明する。

【０１３７】図１を参照して、この発明に基づくフラッ
シュメモリにおけるメモリトランジスタは、半導体基板
内に形成されたｐ型不純物領域１と、このｐ型不純物領
域１の表面に形成されたｎ型のソース領域３，ドレイン
領域５と、このソース領域３とドレイン領域５との間の
領域上に形成されたトンネル絶縁膜７と、このトンネル
絶縁膜７上に形成されたフローティングゲート９と、こ
のフローティングゲート９上に絶縁膜１１を介して形成
されたコントロールゲート（ワード線）１３とを備えて
いる。

【０１３８】そして、コントロールゲート１３には、こ
のコントロールゲート（ワード線）１３に所定の電圧を
印加するためのワード線ドライブ手段２０が接続されて
いる。また、ソース領域３には、このソース領域３に所
定の電圧を印加するためのソース線ドライブ手段２１が
接続されている。また、ｐ型不純物領域１には、このｐ
型不純物領域１に所定の電圧を印加するための基板ドラ
イブ手段２２が接続されている。

【０１３９】上記のワード線ドライブ手段２０，ソース
線ドライブ手段２１および基板ドライブ手段２２は、パ
ルス制御手段２３に接続されている。このパルス制御手
段２３は、ワード線ドライブ手段２０，ソース線ドライ
ブ手段２１および基板ドライブ手段２２に印加される所
定の電圧のパルスの制御を行なうためのものである。

【０１４０】このパルス制御手段２３内には、パルス幅
変換手段２５および遅延手段２４が設けられている。パ
ルス幅変換手段２５によって、パルス制御手段２３から
出力される電圧パルスのパルス幅が変換される。また、
遅延手段２４によって、ワード線ドライブ手段２０，基
板ドライブ手段２２あるいはソース線ドライブ手段２１
に出力されるパルス信号のタイミングが制御される。

【０１４１】以上の構成を有するフラッシュメモリにお
けるフローティングゲート９への電子の注入動作につい
て説明する。まず、ワード線ドライブ手段２０および基
板ドライブ手段２２によって、コントロールゲート１３
およびｐ型不純物領域１に所定の電圧を印加する。そし
て、遅延手段２４によって、ワード線ドライブ手段２０
および基板ドライブ手段２２による電圧の印加時期か
ら、ソース線ドライブ手段２１によるソース領域３への
所定の電圧の印加時期を所定時間遅らせる。

【０１４２】このとき、ソース線ドライブ手段２１から
ソース領域３に印加される電圧のパルス幅は、パルス幅
変換手段２５によって、ワード線ドライブ手段２０およ
び基板ドライブ手段２２によって印加される電圧のパル
スよりも短いものとされる。それにより、フローティン
グゲート９内にｐ型不純物領域１内の電子を注入する。

【０１４３】次に、図２を用いて、上記の構成を有する
この発明に基づく一実施例におけるフラッシュメモリの
構成についてより具体的に説明する。図２は、この発明
に基づく一実施例におけるフラッシュメモリの構成を示
すブロック図である。

【０１４４】本実施例におけるフラッシュメモリは、本
発明をＤＩＮＯＲ型フラッシュメモリに適用したもので
ある。図２を参照して、本実施例におけるフラッシュメ
モリの構成と、図２２に示されるＤＩＮＯＲ型フラッシ
ュメモリの構成との相違点は、本実施例におけるフラッ
シュメモリが、負電圧パルス発生回路５９を備えるこ
と、および高電圧発生回路１５５の代わりにＶ_WR発生回
路５５を有することである。

【０１４５】負電圧パルス発生回路５９は、負電圧発生
回路５２およびソーススイッチ６１に接続されている。
また、負電圧パルス発生回路５９は、書込／消去制御回
路５０にも接続されている。そして、この負電圧パルス
発生回路５９は、書込／消去制御回路５０からの信号に
応答して、所定の時期に所定のパルス幅を有する電圧の
パルスをソーススイッチ６１を通してソース線に伝達す
る。

【０１４６】この負電圧パルス発生回路５９を有するこ
とによって、ワード線ＷＬｉあるいはｐ型不純物領域
（メモリセルアレイ６６）への電圧の印加の時期と、ソ
ース線への電圧の印加の時期とをずらせることが可能と
なる。

【０１４７】上記のＶ_WR発生回路５５は、書込／消去制
御回路５０およびＸデコーダ６３に接続されている。こ
のＶ_WR発生回路５５は、読出動作を行なう際に、ワード
線ＷＬｉに印加する電圧を発生させるためのものであ
る。

【０１４８】したがって、電源電圧Ｖ_CCが３Ｖである場
合には、このＶ_WR発生回路５５によって、電源電圧Ｖ_CC
が昇圧され、５Ｖ程度の読出電圧（Ｖ_WR）が発生され
る。そして、Ｘデコーダ６３を通して選択されたワード
線ＷＬｉにその電圧が伝達される。

【０１４９】また、電源電圧Ｖ_CCが５Ｖである場合に
は、Ｖ_WR発生回路５５は降圧回路となる。すなわち、フ
ローティングゲートに電子を注入する（消去動作を行な
う）際に、ワード線ＷＬｉに印加する電圧（３Ｖ程度）
を、電源電圧Ｖ_CCから発生させる回路として機能するこ
ととなる。

【０１５０】それ以外の構成に関しては、図２２に示さ
れるＤＩＮＯＲ型フラッシュメモリと同様である。すな
わち、本実施例におけるフラッシュメモリは、書込／消
去制御回路５０，データ入出力バッファ５１，負電圧発
生回路５２，５３，高電圧発生回路５４，書込回路５
６，センスアンプ５７，Ｙデコーダ５８，アドレスバッ
ファ６０，ソーススイッチ６１，セレクトゲートデコー
ダ６２，Ｘデコーダ６３，ベリファイ電圧発生回路６４
およびその内部にメモリトランジスタが形成されるメモ
リセルアレイ（ｐ型不純物領域）６６に接続されるウェ
ル電位発生回路６５を備えている。

【０１５１】次に、図１と図２との対応関係について説
明する。図１におけるソース線ドライブ手段２１は、負
電圧発生回路５２，負電圧パルス発生回路５９およびソ
ーススイッチ６１に対応する。また、図１におけるワー
ド線ドライブ手段２０は、負電圧発生回路５３，Ｖ_WR発
生回路５５およびＸデコーダ６３に対応する。また、基
板ドライブ手段２２は、負電圧発生回路５２およびウェ
ル電位発生回路６５に対応する。また、パルス制御手段
２３は、書込／消去制御回路５０に対応する。

【０１５２】次に、図２に示されるフラッシュメモリの
消去動作について説明する。図３は、図２に示されるフ
ラッシュメモリの消去動作を説明するためのフローチャ
ートである。図４は、図２に示されるフラッシュメモリ
の消去動作およびベリファイ動作を説明するためのフロ
ーチャートである。

【０１５３】まず図３を参照して消去動作について説明
する。図３を参照して、まず、ブロックアドレスを入力
することによって、メモリセルアレイ６６内のブロック
を選択する（ステップＳ１０）。そして、ソース線に０
Ｖを印加する（ステップＳ１１）。

【０１５４】次に、所定のメモリトランジスタが形成さ
れるｐウェル（ｐ型不純物領域）に−８Ｖの電圧を印加
し、選択ブロック内の全ワード線ＷＬｉに３Ｖの電圧を
印加する。このとき、非選択のワード線ＷＬｉには０Ｖ
を印加する。さらに、セレクトゲートに−８Ｖの電圧を
印加する（ステップＳ１２）。それにより、ｐ型不純物
領域内の空乏層が拡張される。

【０１５５】そして、所定時間経過後、選択ブロック内
のソース線に−８Ｖの電圧パルスを印加する（ステップ
Ｓ１３）。それにより、ソース領域からｐ型不純物領域
内に電子が注入される。そして、ソース線に印加される
電圧パルス数が指定の数に達したか否かを判断し（ステ
ップＳ１４）、指定のパルス数に達した場合にはリセッ
トし（ステップＳ１５）、消去動作を終了する。また指
定パルス数に達していない場合には、再び選択ブロック
内のソース線に−８Ｖの電圧パルスが入力される。

【０１５６】次に、図４を参照して、ベリファイ動作を
行なわせる場合の消去動作について説明する。上記の場
合と同様に、ブロックアドレスを入力することによっ
て、所定のブロックを選択する（ステップＳ２０）。そ
して、ソース線に０Ｖを印加する（ステップＳ２１）。
この状態で、ｐウェル（ｐ型不純物領域）に−８Ｖの電
圧を印加し、選択ブロック内の全ワード線ＷＬｉに３Ｖ
の電圧を印加する。また、非選択のワード線に０Ｖを印
加し、セレクトゲートに−８Ｖの電圧を印加する（ステ
ップＳ２２）。

【０１５７】そして、所定時間経過した後、選択ブロッ
ク内のソース線に−８Ｖの電圧パルスを入力する（ステ
ップＳ２３）。そして、上記の各要素に印加した電圧を
解除し、初期状態に戻す（ステップＳ２４）。

【０１５８】そして、ソース線に印加されたパルス数が
指定のパルス数に達したか否かを判断する（ステップＳ
２５）。そして指定パルス数に達した場合には消去動作
を終了する。

【０１５９】一方、指定パルス数に達していない場合に
は、選択されたワード線ＷＬｉにベリファイ電圧を印加
する（ステップＳ２６）。そして、選択ブロック内のす
べてのメモリトランジスタがオフしているかどうかを確
認する（ステップＳ２７）。そして選択ブロック内のす
べてのメモリトランジスタがオフ状態である場合には消
去動作を終了する。しかし、選択ブロック内のすべての
メモリトランジスタがオフ状態でない場合には、再び上
記の消去動作が繰返される。

【０１６０】次に、図５〜図１０および表１を用いて、
この発明に基づくフラッシュメモリの消去動作について
さらに詳しく説明する。なお、表１には、本実施例にお
けるフラッシュメモリの各動作時の電圧印加条件の一例
が示されている。

【０１６１】

【表１】

【０１６２】表１を参照して、本実施例におけるフラッ
シュメモリの書込時および読出時の電圧印加条件は、Ｄ
ＩＮＯＲ型フラッシュメモリの場合と同様であるが、消
去時の電圧印加条件は異なる。表１に示されるように、
本発明によれば、消去時のワード線への印加電圧
（Ｖ_CG）が３ＶとＤＩＮＯＲ型フラッシュメモリの場合
よりもかなり低くなっている。その理由およびその作用
効果は後で詳しく説明する。

【０１６３】図５は、コントロールゲート（ワード線）
に印加される電圧（Ｖ_CG），ソース線に印加される電圧
（Ｖ_S）およびｐウェル（ｐ型不純物領域）に印加され
る電圧（Ｖ_SUB）を示すタイミングチャートである。図
６は、図５に示されるタイミングチャートの変形例であ
る。図７〜図１０は、図５に示されるタイミングで各要
素に所定の電圧が印加された場合のメモリトランジスタ
の消去動作のメカニズムを説明するための断面模式図で
ある。

【０１６４】まず図５および図７を参照して、コントロ
ールゲート（ワード線）電圧Ｖ_CGが０Ｖ、ソース電圧Ｖ
_Sが０Ｖおよびｐウェル（基板）電圧Ｖ_SUBが０Ｖの場
合には、図７に示されるように、ソース領域３およびド
レイン領域５と、ｐ型不純物領域（ｐウェル）１との接
合面近傍にのみ、空乏層２が存在している。

【０１６５】次に、図５および図８を参照して、コント
ロールゲート１３に３Ｖを印加し、ｐ型不純物領域１に
−８Ｖを印加する。それにより、図８に示されるよう
に、ｐ型不純物領域１と、ソース領域３およびドレイン
領域５との界面に逆バイアスがかかった状態となる。そ
の結果、空乏層２が拡張する。

【０１６６】そして、図５に示されるように、所定時間
ｔ１経過した後に、コントロールゲート電圧Ｖ_CGおよび
ｐウェル（基板）電圧Ｖ_SUBは定常状態となる。この定
常状態となった後に、ソース領域３に−８Ｖのソース電
圧Ｖ_Sを印加する。このときドレイン領域５はフローテ
ィング状態に保持されるかもしくは、−８Ｖが印加され
る。それにより、図９に示されるように、ソース領域３
から空乏層２内に電子が注入される。

【０１６７】この電子は、空乏層２内の電界によって加
速され、トンネル絶縁膜７を通過してフローティングゲ
ート９に注入される。このように、空乏層２内の電界を
利用して電子をフローティングゲート９内に注入するこ
とができるため、コントロールゲート電圧Ｖ_CGは、表１
および図５に示されるように、３Ｖ程度と低くすること
が可能となる。（基板ホットエレクトロン現象）それにより、ＤＩＮＯＲ型フラッシュメモリの場合のよ
うに、消去時に１０Ｖ程度の高電圧を使用する必要がな
くなる。その結果、フラッシュメモリ内に上記のような
高電圧を発生させるための複雑な回路を設ける必要がな
くなる。それにより、高集積化に有利なフラッシュメモ
リが得られる。また、トンネル絶縁膜７にかかる電界強
度もＤＩＮＯＲ型フラッシュメモリの場合に比べて低減
することが可能となるので、書換回数を向上させること
も可能となる。

【０１６８】ここで再び図５を参照して、上記のような
ソース電圧Ｖ_Sの印加時期について説明する。上述のよ
うに、ソース電圧Ｖ_Sは、コントロールゲート電圧Ｖ_CG
およびｐウェル（基板）電圧Ｖ_SUBが定常状態となった
後に印加される。より具体的には、図５に示されるよう
にコントロールゲートＶ_CGのパルス波形におけるポイン
トａ１以後であり、かつｐウェル（基板）Ｖ_SUBのパル
ス波形におけるポイントａ３以降に、ソース電圧Ｖ_Sの
パルス波形におけるポイントａ２が存在するように制御
すればよいこととなる。

【０１６９】それにより、上記のメカニズムによって、
フローティングゲート９内に効果的に電子を注入するこ
とが可能となる。また、ソース電圧Ｖ_Sのパルス波形の
ポイントａ２からソース電圧Ｖ_Sが０Ｖから−８Ｖとな
るまでの時間ｔ２は、現行では、１００ｍｓｅｃ程度で
ある。しかし、好ましくは、このｔ２は、１μｓｅｃ以
下である。さらに好ましくは、このｔ２は、１００ｎｓ
ｅｃ程度である。

【０１７０】また、ソース電圧Ｖ_Sが−８Ｖで保持され
る時間ｔ３は、現行では、約１μｓｅｃ〜数μｓｅｃ程
度である。この時間ｔ３は、好ましくは、１μｓｅｃ以
下である。さらに好ましくは、このｔ３は、数百ｎｓｅ
ｃ程度である。

【０１７１】また、図５に示される態様においては、コ
ントロールゲート電圧Ｖ_CGの印加時間と、ｐウェル（基
板）電圧Ｖ_SUBの印加時間とは等しいものとしたが、異
なるものであってもよい。また、この印加時間ｔ４は、
好ましくは、約１０μｓｅｃ程度である。

【０１７２】また、ソース電圧Ｖ_Sの電圧を−８Ｖから
０Ｖに戻すポイントｂ２は、コントロールゲート電圧Ｖ
_CGを３Ｖから０Ｖに戻すタイミングｂ１およびｐウェル
（基板）電圧Ｖ_SUBを−８Ｖから０Ｖに戻すタイミング
ｂ３よりも前にあることが好ましい。すなわち、コント
ロールゲート電圧Ｖ_CGおよびｐウェル（基板）電圧Ｖ
_SUBが３Ｖあるいは−８Ｖで定常状態である間に、ソー
ス領域にソース電圧Ｖ_Sが印加されることが好ましいと
言える。

【０１７３】したがって、図６に示されるように、ソー
ス電圧Ｖ_Sを印加するタイミングは、コントロールゲー
ト電圧Ｖ_CGおよびｐウェル（基板）電圧Ｖ_SUBが定常状
態となった後所定時間ｔ５経過後に印加されるものであ
ってもよい。より具体的には、図６に示されるように、
ソース電圧Ｖ_Sのパルス波形におけるポイントａ２が、
コントロールゲート電圧Ｖ_CGおよびｐウェル（基板）電
圧Ｖ_SUBのパルス波形におけるポイントａ１およびａ３
から所定時間ｔ５の経過の後に存在すればよい。この場
合も、上記の場合と同様の効果が得られる。

【０１７４】次に再び図５および図１０を参照して、ソ
ース電圧Ｖ_Sを印加して所定時間ｔ３経過後には、図１
０に示されるように、メモリトランジスタのチャネル領
域に反転層４が形成される。そして、この反転層４の電
位は−８Ｖ程度の電位となる。

【０１７５】このように反転層４が形成された後は、空
乏層２は図９に示される場合よりも縮小し、上述のよう
な注入メカニズムは起こらない状態となる。すなわち、
この状態でフローティングゲート９に電子を注入しよう
とした場合には、上記のＤＩＮＯＲ型フラッシュメモリ
の場合のように、コントロールゲート１３に１０Ｖ程度
の高電圧を印加しなければならなくなる。したがって、
本実施例のように、コントロールゲート１３に３Ｖ程度
の低電圧が印加されているだけでは、図１０に示される
状態では、フローティングゲート９に電子は注入されな
くなる。

【０１７６】次に、図１１を用いて、図５に示されるタ
イミングチャートの変形例について説明する。図１１を
参照して、本変形例においては、ソース電圧Ｖ_Sのパル
スが複数回ソース領域に印加されている。このように、
複数個のパルスをソース領域に印加することによって、
上記の場合よりもメモリトランジスタの消去状態のしき
い値電圧Ｖ_thを高くすることが可能となる。

【０１７７】図１１に示される態様においては、ソース
電圧Ｖ_Sのパルスが２回ソース領域に印加されている
が、３回以上のものであってもよい。また、ソース電圧
Ｖ_Sの最後のパルスにいて−８Ｖから０Ｖに戻るポイン
トｂ２の時期は、コントロールゲート電圧Ｖ_CGが３Ｖか
ら０Ｖに戻るポイントｂ１およびｐウェル（基板）電圧
Ｖ_SUBが−８Ｖから０Ｖに戻るポイントｂ３以前にある
ことが好ましい。なお、図５および図６に示されるタイ
ミングチャートにおいてもこれと同様のことがいえる。
また、図５および図６に示される制御を繰返すことによ
っても、メモリトランジスタの消去後のしきい値電圧Ｖ
_thを高めることはできる。

【０１７８】次に、図１２および図１３を用いて、本発
明の効果について説明する。図１２は、本実施例におけ
るフラッシュメモリの消去時間としきい値電圧Ｖ_thとの
関係を示す図である。図１３は、本実施例におけるフラ
ッシュメモリの書換回数としきい値電圧Ｖ_thとの関係を
示す図である。

【０１７９】まず図１２を参照して、本実施例における
フラッシュメモリによれば、約１０ ^-6ｓｅｃの時間で、
消去後のメモリトランジスタのしきい値電圧Ｖ_thが約７
Ｖ程度となっている。すなわち、ＤＩＮＯＲ型フラッシ
ュメモリの場合（１０ｍｓｅｃ）よりも著しく消去時間
を短縮することが可能となる。すなわち、高性能なフラ
ッシュメモリが得られることとなる。

【０１８０】次に、図１３を参照して、本実施例におけ
るフラッシュメモリによれば、書換回数が１００００回
に達した場合でも、メモリトランジスタのしきい値電圧
Ｖ_thが、ＤＩＮＯＲ型フラッシュメモリの場合のように
変化していないことがわかる。すなわち、ＤＩＮＯＲ型
フラッシュメモリよりも書換回数を向上させることが可
能となる。すなわち、高性能かつ高信頼性のフラッシュ
メモリが得られることとなる。

【０１８１】なお、上記の実施例におけるフラッシュメ
モリにおいては、ｎチャネルのメモリトランジスタを有
するフラッシュメモリについて説明した。しかし、ｐチ
ャネルのメモリトランジスタを有するフラッシュメモリ
にも本発明は適用できる。

【０１８２】また、上記の実施例においては、ＤＩＮＯ
Ｒ型フラッシュメモリと同様の動作を行ない得る構成を
有するフラッシュメモリを開示した。しかし、これに限
定されず、フローティングゲートを有し、このフローテ
ィングゲートに電子を注入する動作を行なうメモリデバ
イスであれば、本発明は適用可能である。

【０１８３】

【発明の効果】以上説明したように、本発明によれば、
フローティングゲートに電子を注入する際に、コントロ
ールゲートに印加する電圧を低くすることが可能とな
る。それにより、トンネル絶縁膜にかかる電界強度を小
さくできるので、書換回数を多くすることが可能とな
る。

【０１８４】また、上記のような低電圧で不揮発性半導
体記憶装置を動作させることが可能となるので、従来の
ような高電圧を発生させるための回路を簡略化あるいは
省略することが可能となる。それにより、高集積化に有
利な不揮発性半導体記憶装置を得ることもできる。

【０１８５】また、半導体基板の所定領域内に広がる空
乏層内の電界を利用することによってフローティングゲ
ート内に電子を注入する（基板ホットエレクトロン効
果）ので、効率よく電子をフローティングゲート内に注
入することが可能となる。その結果、フローティングゲ
ート内に電子を注入するために要する時間を、従来より
も著しく短縮することが可能となる。すなわち、不揮発
性半導体記憶装置の動作に要する時間を短縮することが
可能となる。

【０１８６】以上のことより、本発明によれば、高集積
化に有利で、高性能かつ高信頼性を有する不揮発性半導
体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の特徴的な構成を模式的に示すブロック
図である。

【図２】この発明に基づく一実施例におけるフラッシュ
メモリの構成を示すブロック図である。

【図３】この発明に基づくフラッシュメモリにＤＩＮＯ
Ｒ型フラッシュメモリと同様の消去動作を行なわせた場
合の消去動作を説明するためのフローチャートである。

【図４】この発明に基づく一実施例におけるフラッシュ
メモリにＤＩＮＯＲ型フラッシュメモリと同様の消去動
作を行なわせた場合の消去動作およびベリファイ動作を
説明するためのフローチャートである。

【図５】この発明に基づく一実施例におけるフラッシュ
メモリの消去動作を行なう際のタイミングチャートであ
る。

【図６】図５に示されるタイミングチャートの第１の変
形例を示す図である。

【図７】この発明に基づくフラッシュメモリにおいて消
去動作を行なわせる前の初期状態を示すメモリトランジ
スタの断面図である。

【図８】コントロールゲートとｐ型不純物領域に所定電
位を印加することによって空乏層を拡げた状態を示すメ
モリトランジスタの断面図である。

【図９】この発明に基づくフラッシュメモリにおいて、
フローティングゲートに電子を注入している様子を示す
メモリトランジスタの断面図である。

【図１０】図９に示される動作が完了した後にメモリト
ランジスタのチャネル領域に反転層が形成された状態を
示すメモリトランジスタの断面図である。

【図１１】図５に示されるタイミングチャートの第２の
変形例を示す図である。

【図１２】この発明に基づくフラッシュメモリの消去時
間としきい値電圧Ｖ_thとの関係を示す図である。

【図１３】この発明に基づくフラッシュメモリにおける
書換回数としきい値電圧Ｖ_thとの関係を示す図である。

【図１４】フラッシュメモリの一般的な構成を示すブロ
ック図である。

【図１５】ＮＯＲ型フラッシュメモリのメモリセルアレ
イの概略構成を示す等価回路図である。

【図１６】ＮＯＲ型フラッシュメモリのメモリトランジ
スタの断面構造図である。

【図１７】ＮＯＲ型フラッシュメモリの平面的配置を示
す概略平面図である。

【図１８】図１７におけるＸＶＩＩＩ−ＸＶＩＩＩ線に
沿う断面を示す図である。

【図１９】ＮＡＮＤ型フラッシュメモリのメモリセルア
レイの一部を示す等価回路図である。

【図２０】ＮＡＮＤ型フラッシュメモリのメモリセルア
レイの部分断面図である。

【図２１】ＮＡＮＤ型フラッシュメモリのメモリトラン
ジスタの断面構造図である。

【図２２】ＤＩＮＯＲ型フラッシュメモリの概略構成を
示すブロック図である。

【図２３】ＤＩＮＯＲ型フラッシュメモリの概略構成を
示す模式図である。

【図２４】ＤＩＮＯＲ型フラッシュメモリのメモリセル
アレイの部分断面図である。

【図２５】図２４に示されるメモリセルアレイの等価回
路図である。

【図２６】ＤＩＮＯＲ型フラッシュメモリにおけるメモ
リトランジスタの断面構造図である。

【図２７】ＤＩＮＯＲ型フラッシュメモリの消去動作に
おけるタイミングチャートである。

【図２８】ＤＩＮＯＲ型フラッシュメモリの消去時間と
しきい値電圧Ｖ_thとの関係を示す図である。

【図２９】ＤＩＮＯＲ型フラッシュメモリの書換回数と
しきい値電圧Ｖ_thとの関係を示す図である。

【符号の説明】

１ｐ型不純物領域２空乏層３ソース領域４反転層５ドレイン領域７トンネル絶縁膜９フローティングゲート１１絶縁層１３コントロールゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 21/8247 29/788 29/792 6866−5ＬＧ１１Ｃ 17/00 ５３０ＢＨ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成され、複数行および
複数列に配置されたメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数のメモリセルに共通に設けられたソース線とを
備え、前記メモリセルの各々は、対応する前記ワード線に接続
されたコントロールゲートと、前記ソース線に接続され
た不純物領域と、フローティングゲートとを含み、第１の動作モード時に、選択された前記ワード線に第１
のレベルの電圧を印加するワード線ドライブ手段と、前記第１の動作モード時に、選択された前記メモリセル
に対応する前記半導体基板の所定領域へ第２のレベルの
電圧を印加する基板ドライブ手段と、前記第１の動作モード時に、選択されたソース線に第３
のレベルの電圧を印加するソース線ドライブ手段と、前記第１の動作モード時に、前記ワード線への前記第１
のレベルの電圧の印加時期および前記半導体基板の所定
領域への前記第２のレベルの電圧の印加時期に対して、
前記ソース線への前記第３のレベルの電圧の印加時期を
遅らせる遅延手段と、をさらに備える、不揮発性半導体
記憶装置。
【請求項２】前記不揮発性半導体記憶装置は、前記ソ
ース線に印加される前記第３のレベルの電圧パルスのパ
ルス幅を、前記ワード線および前記半導体基板の所定領
域に印加される前記第１および第２のレベルの電圧パル
スのパルス幅よりも短くするためのパルス制御手段をさ
らに備える、請求項１に記載の不揮発性半導体記憶装
置。
【請求項３】前記パルス制御手段は、１または複数個
の前記第３のレベルの電圧パルスを前記ソース線に印加
する手段を有する、請求項２に記載の不揮発性半導体記
憶装置。
【請求項４】半導体基板上に形成され、複数行および
複数列に配置されたメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数列に対応して設けられた複数のビット線と、前記メモリセルに共通に設けられたソース線とを備え、前記複数のメモリセルの各々は、対応するワード線に接
続されたコントロールゲートと、対応するビット線に接
続されたドレインと、前記ソース線に接続されたソース
と、フローティングゲートとを含み、前記フローティングゲートに電子を注入することによっ
て消去状態とし、前記フローティングゲートから電子を
引き抜くことによって書込状態とする不揮発性半導体記
憶装置であって、消去モード時に、選択された前記ワード線に正の電圧を
印加するワード線ドライブ手段と、前記消去モード時に、選択された前記メモリセルに対応
する前記半導体基板の所定領域へ負の電圧を印加する基
板ドライブ手段と、前記消去モード時に、選択されたソース線に負の電圧を
印加するソース線ドライブ手段と、前記消去モード時に、前記ワード線への前記正の電圧の
印加時期および前記半導体基板の所定領域への前記負の
電圧の印加時期に対して、前記ソース線への前記負の電
圧の印加時期を遅らせる遅延手段と、を備えた不揮発性
半導体記憶装置。
【請求項５】半導体基板上に形成され、複数行および
複数列に配置されたメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数のメモリセルに共通に設けられたソース線とを
備え、前記メモリセルの各々は、対応するワード線に接続され
たコントロールゲートと、前記ソース線に接続された不
純物領域と、フローティングゲートとを含む不揮発性半
導体記憶装置の動作制御方法であって、第１の動作モード時に、選択された前記ワード線に第１
のレベルの電圧を印加し、選択された前記メモリセルに
対応する前記半導体基板の所定領域に第２のレベルの電
圧を印加するステップと、前記第１の動作モード時に、前記ワード線および前記半
導体基板の所定領域に前記第１および第２のレベルの電
圧を印加した後に、選択された前記ソース線に第３のレ
ベルの電圧を印加するステップと、を備えた不揮発性半
導体記憶装置の動作制御方法。
【請求項６】前記ワード線には第１の極性の電圧が印
加され、前記半導体基板の所定領域には第２の極性の電圧が印加
され、前記ソース線には前記第２の極性の電圧が印加される、
請求項５に記載の不揮発性半導体記憶装置の動作制御方
法。
【請求項７】前記ソース線には、前記ワード線および
前記半導体基板の所定領域に前記第１および第２のレベ
ルの電圧が印加された状態で、１または複数個の前記第
３のレベルの電圧パルスが印加される、請求項５に記載
の不揮発性半導体記憶装置の動作制御方法。
【請求項８】前記第３のレベルの電圧の印加時間は、
前記第１および第２の電圧の印加時間よりも短い、請求
項５に記載の不揮発性半導体記憶装置の動作制御方法。
【請求項９】半導体基板上に形成され、複数行および
複数列に配置されたメモリセルと、前記複数行に対応して設けられた複数のワード線と、前記複数列に対応して設けられた複数のビット線と、前記メモリセルに共通に設けられたソース線とを備え、前記複数のメモリセルの各々は、対応するワード線に接
続されたコントロールゲートと、対応するビット線に接
続されたドレインと、前記ソース線に接続されたソース
と、フローティングゲートとを含み、前記フローティングゲートに電子を注入することによっ
て消去状態とし、前記フローティングゲートから電子を
引き抜くことによって書込状態とする不揮発性半導体記
憶装置の動作制御方法であって、消去モード時に、選択された前記ワード線に正の電圧を
印加し、選択された前記メモリセルに対応する前記半導
体基板の所定領域へ負の電圧を印加するステップと、前記消去モード時に、前記ワード線に前記正の電圧を印
加しかつ前記半導体基板の所定領域に前記負の電圧を印
加した後に、選択された前記ソース線に負の電圧を印加
するステップと、を備えた不揮発性半導体記憶装置の動
作制御方法。