JPH117787A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH117787A JPH117787A JP8230298A JP8230298A JPH117787A JP H117787 A JPH117787 A JP H117787A JP 8230298 A JP8230298 A JP 8230298A JP 8230298 A JP8230298 A JP 8230298A JP H117787 A JPH117787 A JP H117787A
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- memory cell
- semiconductor memory
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は不揮発性の半導体記憶装置に関し、
小容量であるが消去単位が小さくかつ消去時問が短いフ
ラッシュメモリと大容量であるが消去単位が大きくかつ
消去時問が長いフラッシュメモリが低コストで１チップ
に集積されており、かつ両方のメモリの間での周辺回路
の共有が可能とされた産業上有用な半導体記憶装置を提
供することを課題とする。 【解決手段】 半導体装置は単ゲートトランジスタと二
重ゲートトランジスタとから成る第１のメモリセルと、
二重ゲートトランジスタから成る第２のメモリセルから
構成され、第１のメモリセルから成るメモリセルアレイ
と第２のメモリセルから成るメモリセルアレイとで周辺
回路の共有が可能になるような動作電圧を有することを
特徴とする。
小容量であるが消去単位が小さくかつ消去時問が短いフ
ラッシュメモリと大容量であるが消去単位が大きくかつ
消去時問が長いフラッシュメモリが低コストで１チップ
に集積されており、かつ両方のメモリの間での周辺回路
の共有が可能とされた産業上有用な半導体記憶装置を提
供することを課題とする。 【解決手段】 半導体装置は単ゲートトランジスタと二
重ゲートトランジスタとから成る第１のメモリセルと、
二重ゲートトランジスタから成る第２のメモリセルから
構成され、第１のメモリセルから成るメモリセルアレイ
と第２のメモリセルから成るメモリセルアレイとで周辺
回路の共有が可能になるような動作電圧を有することを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳｌ（Ｌａｒｇｅ
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）メモリあるい
はメモリＬＳＩと呼ばれる半導体記憶装置に関し、特に
不揮発性の半導体記憶装置に関する。不揮発性半導体記
憶装置として、フラッシュメモリが普及している。フラ
ッシュメモリに関しては、様々な技術が提唱されている
が、現在主流である、ＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ
Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏｗｌｅ
ｒ Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラッシュ
メモリでは、メモリセルサイズが小さい反面、消去単位
が大きいとか、消去時間が長いという問題が存在する。
消去単位が小さく、かつ消去時問が短い技術も存在する
が、メモリセルサイズが大きくなり、コスト的に不利で
ある。小容量であるが消去単位が小さくかつ消去時間が
短いフラッシュメモリと大容量であるが消去単位が大き
くかつ消去時問が長いフラッシュメモリを低コストで１
チップに集積した不揮発性半導体記憶装置への要求があ
る。
Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）メモリあるい
はメモリＬＳＩと呼ばれる半導体記憶装置に関し、特に
不揮発性の半導体記憶装置に関する。不揮発性半導体記
憶装置として、フラッシュメモリが普及している。フラ
ッシュメモリに関しては、様々な技術が提唱されている
が、現在主流である、ＣＨＥ（Ｃｈａｎｎｅｌ Ｈｏｔ
Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏｗｌｅ
ｒ Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラッシュ
メモリでは、メモリセルサイズが小さい反面、消去単位
が大きいとか、消去時間が長いという問題が存在する。
消去単位が小さく、かつ消去時問が短い技術も存在する
が、メモリセルサイズが大きくなり、コスト的に不利で
ある。小容量であるが消去単位が小さくかつ消去時間が
短いフラッシュメモリと大容量であるが消去単位が大き
くかつ消去時問が長いフラッシュメモリを低コストで１
チップに集積した不揮発性半導体記憶装置への要求があ
る。
【０００２】
【従来の技術】従来例として、ＣＨＥ（Ｃｈａｎｎｅｌ
Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆ
ｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフ
ラッシュメモリを説明する。ＣＨＥ（Ｃｈａｎｎｅｌ
Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏ
ｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラ
ッシュメモリのメモリセルは１個のＭＩＳトランジスタ
よりなる。このＭＩＳトランジスタはスタックトゲート
・トランジスタ（ｓｔａｃｋｅｄ ｇａｔｅ ｔｒａｎ
ｓｉｓｔｏｒ、以下ＳＧＴ）と呼ばれる。第１図（ａ）
がその上面図、第１図（ｂ）が第１図（ａ）のＸ−Ｙ方
向の断面図である。図中、１０１はＰ型Ｓｉ（シリコ
ン）基板、１０２はＮ型Ｓｉよりなるドレイン、１０３
はＮ型Ｓｉよりなるソース、１０４はＳｉＯ２のような
絶縁体、１０５はポリシリコン（ｐｏｌｙ Ｓｉ）より
なるフローティング・ゲート（ｆｌｏａｔｉｎｇ ｇａ
ｔｅ、以下ＦＧ）、１０６はＳｉＯ２のような絶縁体、
１０７はポリシリコンよりなるコントロール・ゲート
（ｃｏｎｔｒｏｌ ｇａｔｅ、以下ＣＧ）である。この
スタックト・ゲート・トランジスタはフローティング・
ゲートＦＧに電荷を蓄積することで情報を記憶する。フ
ローティング・ゲートＦＧは電気的にどこにも接続され
ておらず、容量カップリングによってコントロール・ゲ
ートＣＧにより制御される。
Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆ
ｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフ
ラッシュメモリを説明する。ＣＨＥ（Ｃｈａｎｎｅｌ
Ｈｏｔ Ｅｌｅｃｔｒｏｎ）注入方式書込・ＦＮ（Ｆｏ
ｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル方式消去のフラ
ッシュメモリのメモリセルは１個のＭＩＳトランジスタ
よりなる。このＭＩＳトランジスタはスタックトゲート
・トランジスタ（ｓｔａｃｋｅｄ ｇａｔｅ ｔｒａｎ
ｓｉｓｔｏｒ、以下ＳＧＴ）と呼ばれる。第１図（ａ）
がその上面図、第１図（ｂ）が第１図（ａ）のＸ−Ｙ方
向の断面図である。図中、１０１はＰ型Ｓｉ（シリコ
ン）基板、１０２はＮ型Ｓｉよりなるドレイン、１０３
はＮ型Ｓｉよりなるソース、１０４はＳｉＯ２のような
絶縁体、１０５はポリシリコン（ｐｏｌｙ Ｓｉ）より
なるフローティング・ゲート（ｆｌｏａｔｉｎｇ ｇａ
ｔｅ、以下ＦＧ）、１０６はＳｉＯ２のような絶縁体、
１０７はポリシリコンよりなるコントロール・ゲート
（ｃｏｎｔｒｏｌ ｇａｔｅ、以下ＣＧ）である。この
スタックト・ゲート・トランジスタはフローティング・
ゲートＦＧに電荷を蓄積することで情報を記憶する。フ
ローティング・ゲートＦＧは電気的にどこにも接続され
ておらず、容量カップリングによってコントロール・ゲ
ートＣＧにより制御される。
【０００３】フローティング・ゲートＦＧ中に電子が大
量に存在する場合をデータ”０”、存在しない場合を
“１”と定義している。この”１”や”０”のデータを
読みだすのが読み出し動作である。“１”のメモリセル
に”０”を記憶させるのが書き込みである。そして、
“０”のメモリセルを”１”に変化させるのが消去であ
る。
量に存在する場合をデータ”０”、存在しない場合を
“１”と定義している。この”１”や”０”のデータを
読みだすのが読み出し動作である。“１”のメモリセル
に”０”を記憶させるのが書き込みである。そして、
“０”のメモリセルを”１”に変化させるのが消去であ
る。
【０００４】読み出し動作について述べる。コントロー
ル・ゲートＣＧとフローティング・ゲートＦＧはＳｉＯ
２絶縁体１０６を誘電体とする平行平板コンデンサとみ
なせる。この容量をＣｃｆとする。同様に、フローティ
ング・ゲートＦＧとＰ型Ｓｉ基板も平行平板コンデンサ
とみなせる。この容量をＣｆｓとする。Ｐ型Ｓｉ基板を
０Ｖ、コントロール・ゲートＣＧにＶｃｇの電圧を印加
した場合、フロ−ティング・ゲ−トＦＧ中の電荷をＱｆ
ｇとすると、フロ−ティング・ゲ−トＦＧの電位Ｖｆｇ
は以下の式であらわせる。
ル・ゲートＣＧとフローティング・ゲートＦＧはＳｉＯ
２絶縁体１０６を誘電体とする平行平板コンデンサとみ
なせる。この容量をＣｃｆとする。同様に、フローティ
ング・ゲートＦＧとＰ型Ｓｉ基板も平行平板コンデンサ
とみなせる。この容量をＣｆｓとする。Ｐ型Ｓｉ基板を
０Ｖ、コントロール・ゲートＣＧにＶｃｇの電圧を印加
した場合、フロ−ティング・ゲ−トＦＧ中の電荷をＱｆ
ｇとすると、フロ−ティング・ゲ−トＦＧの電位Ｖｆｇ
は以下の式であらわせる。
【０００５】
【数１】
【０００６】読み出し時にはＶｃｇを５Ｖとする。フロ
−ティング・ゲ−トＦＧに電子が存在しなければＱｆｇ
＝０であるから、
−ティング・ゲ−トＦＧに電子が存在しなければＱｆｇ
＝０であるから、
【０００７】
【数２】
【０００８】となる。例えば（Ｃｃｆ／（Ｃｃｆ＋Ｃｆ
ｓ））は０．５になるように設計されている。よって、
このトランジスタＳＧＴのドレイン−ソース間は導通状
態になる。一方、フロ−ティング・ゲ−トＦＧに電子が
大量に存在すれば、Ｑｆｇが大きな負の値になるので、
Ｖｃｇの値にかかわらずＶｆｇは負の値になり、トラン
ジスタＳＧＴのドレイン−ソース問は非導通となる。す
なわち、フロ−ティング・ゲ−トＦＧ中の電子の存在の
有無を、Ｖｃｇに５Ｖを印加することで、ドレイン−ソ
ース間電流として検出することができる。電流が流れれ
ば”ｌ”データを出力し、流れなければ”０”データを
出力する。これが読み出し動作である。
ｓ））は０．５になるように設計されている。よって、
このトランジスタＳＧＴのドレイン−ソース間は導通状
態になる。一方、フロ−ティング・ゲ−トＦＧに電子が
大量に存在すれば、Ｑｆｇが大きな負の値になるので、
Ｖｃｇの値にかかわらずＶｆｇは負の値になり、トラン
ジスタＳＧＴのドレイン−ソース問は非導通となる。す
なわち、フロ−ティング・ゲ−トＦＧ中の電子の存在の
有無を、Ｖｃｇに５Ｖを印加することで、ドレイン−ソ
ース間電流として検出することができる。電流が流れれ
ば”ｌ”データを出力し、流れなければ”０”データを
出力する。これが読み出し動作である。
【０００９】次に書き込み動作について述べる。Ｐ型Ｓ
ｉ基板＝ソース＝０Ｖ、ＣＧ＝９Ｖ、ドレイン＝６Ｖと
する。するとフロ−ティング・ゲ−トＦＧ直下のＰ型Ｓ
ｉ基板表面にチャネルが形成され、電子がソースからド
レインに向かって移動する。ドレイン近傍でチャネルは
消失（ピンチオフ）するので、ピンチオフ点に至った電
子は高電界によって急加速されながらドレインへと移動
していく。このため、ドレイン付近で高エネルギーの電
子が発生する。すると、この電子が結晶格子と衝突して
正孔−電子対（ｈｏｌｅ−ｅｌｅｃｔｒｏｎ ｐａｉ
ｒ）を発生する。これらの正孔や電子も高電界によって
加速され高エネルギーを得る。このようにして、ドレイ
ン付近には大量のホット・ホ−ル（ｈｏｔ ｈｏｌｅ）
とホット・エレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）
が発生する。この現象は、アバランシュ・ブレイクダウ
ン（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄｏｗｎ）と呼ば
れる。ＣＧ＝９Ｖなのでフローティング・ゲートＦＧか
らＳｉ基板に向かう電界が生じており、この電界に引か
れてホット・エレクトロンの一部がＳｉＯ２絶縁体１０
４のエネルギ−障壁を越えてフローティング・ゲートＦ
Ｇに入り込む。これがチャネル・ホット・エレクトロン
注入である。
ｉ基板＝ソース＝０Ｖ、ＣＧ＝９Ｖ、ドレイン＝６Ｖと
する。するとフロ−ティング・ゲ−トＦＧ直下のＰ型Ｓ
ｉ基板表面にチャネルが形成され、電子がソースからド
レインに向かって移動する。ドレイン近傍でチャネルは
消失（ピンチオフ）するので、ピンチオフ点に至った電
子は高電界によって急加速されながらドレインへと移動
していく。このため、ドレイン付近で高エネルギーの電
子が発生する。すると、この電子が結晶格子と衝突して
正孔−電子対（ｈｏｌｅ−ｅｌｅｃｔｒｏｎ ｐａｉ
ｒ）を発生する。これらの正孔や電子も高電界によって
加速され高エネルギーを得る。このようにして、ドレイ
ン付近には大量のホット・ホ−ル（ｈｏｔ ｈｏｌｅ）
とホット・エレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）
が発生する。この現象は、アバランシュ・ブレイクダウ
ン（ａｖａｌａｎｃｈｅ ｂｒｅａｋｄｏｗｎ）と呼ば
れる。ＣＧ＝９Ｖなのでフローティング・ゲートＦＧか
らＳｉ基板に向かう電界が生じており、この電界に引か
れてホット・エレクトロンの一部がＳｉＯ２絶縁体１０
４のエネルギ−障壁を越えてフローティング・ゲートＦ
Ｇに入り込む。これがチャネル・ホット・エレクトロン
注入である。
【００１０】次に消去動作について述べる。Ｐ型Ｓｉ基
板＝０Ｖ、ＣＧ＝−１０Ｖ、ドレイン＝オープン、ソー
ス＝５Ｖとする。するとフローティング・ゲートＦＧと
ソース間電圧が７Ｖ程度になる。ＳｉＯ２絶縁体１０４
は厚さが１０ｎｍ程度なので、電界が７ＭＶ／ｃｍとな
り、トンネル現象によりフローティング・ゲートＦＧ中
の電子がソースに移動する。
板＝０Ｖ、ＣＧ＝−１０Ｖ、ドレイン＝オープン、ソー
ス＝５Ｖとする。するとフローティング・ゲートＦＧと
ソース間電圧が７Ｖ程度になる。ＳｉＯ２絶縁体１０４
は厚さが１０ｎｍ程度なので、電界が７ＭＶ／ｃｍとな
り、トンネル現象によりフローティング・ゲートＦＧ中
の電子がソースに移動する。
【００１１】次に、このトランジスタＳＧＴを複数個配
列した場合の回路動作を説明する。第２図は８ビットの
フラッシュメモリおよびその周辺回路の一部を示す図で
ある。図中、２０１は６Ｖ発生回路、２０２は電流検出
回路、２０３は５Ｖ／０Ｖ切り換え回路、Ｓ１、Ｓ２、
Ｓｙ０、Ｓｙ１、Ｓｅｂ０、Ｓｅｂ１、Ｓｓｂｙ００、
Ｓｓｂｙ１０、Ｓｓｂｙ０１、Ｓｓｂｙ１１はスイッチ
（現実にはＭＩＳトランジスタ）、ＳＧＴ000 〜ＳＧＴ
111 はスタックト・ゲ−ト・トランジスタである。トラ
ンジスタＳＧＴ000 とトランジスタＳＧＴ001 のドレイ
ンはサブビット線ＳＢＬ00に共通に接続され、トランジ
スタＳＧＴ010 とトランジスタＳＧＴ011 のドレインは
サブビット線ＳＢＬ01に共通に接続され、トランジスタ
ＳＧＴ100 とトランジスタＳＧＴ101 のドレインはサブ
ビット線ＳＢＬ10に共通に接続され、トランジスタＳＧ
Ｔ110 とトランジスタＳＧＴ111 のドレインはサブビッ
ト線ＳＢＬ11に共通に接続される。さらに、サブビット
線ＳＢＬ00はスイッチＳｓｂｙ00を介して、サブビット
線ＳＢＬ01はスイッチＳｓｂｙ01を介してグローバルビ
ット線ＧＢＬ0 に、サブビット線ＳＢＬ10はスイッチＳ
ｓｂｙ10を介して、サブビット線ＳＢＬ11はスイッチＳ
ｓｂｙ11を介してグローバルビット線ＧＢＬ1 に接続さ
れる。グローバルビット線ＧＢＬ0 はスイッチＳｙ0 を
介して、グローバルビット線ＧＢＬ1 はスイッチＳｙ1
を介してバスＢＬに接続される。バスＢＬはスイッチＳ
１を介して６Ｖ発生回路２０１に、スイッチＳ２を介し
て電流検出回路２０２に接続される。また、トランジス
タＳＧＴ000 とトランジスタＳＧＴ100 のコントロール
・ゲートＣＧはワード線ＷＬ0 に共通に接続され、トラ
ンジスタＳＧＴ001 とトランジスタＳＧＴ101 のコント
ロール・ゲートＣＧはワード線ＷＬ1 に共通に接続さ
れ、トランジスタＳＧＴ010 とトランジスタＳＧＴ110
のコントロール・ゲートＣＧはワード線ＷＬ２に共通に
接続され、トランジスタＳＧＴ011 とトランジスタＳＧ
Ｔ111 のコントロール・ゲートＣＧはワード線ＷＬ３に
共通に接続される。そして、トランジスタＳＧＴ000 、
トランジスタＳＧＴ001 、トランジスタＳＧＴ100 、ト
ランジスタＳＧＴ101 のソースはソース接続線ＳＬ0 に
共通に接続され、トランジスタＳＧＴ010 、トランジス
タＳＧＴ011 、トランジスタＳＧＴ110 、トランジスタ
ＳＧＴ111 のソースはソース接続線ＳＬ1 に共通に接続
される。このソースが共通に接続された単位が消去ブロ
ックである。前者が消去ブロックＥＢ0 、後者が消去ブ
ロックＥＢ１である。ソース接続線ＳＬ0 はスイッチＳ
ｅｂ0 を介して、ソース接続線ＳＬ１はスイッチＳｅｂ
１を介して５Ｖ／０Ｖ切り換え回路２０３に接続され
る。
列した場合の回路動作を説明する。第２図は８ビットの
フラッシュメモリおよびその周辺回路の一部を示す図で
ある。図中、２０１は６Ｖ発生回路、２０２は電流検出
回路、２０３は５Ｖ／０Ｖ切り換え回路、Ｓ１、Ｓ２、
Ｓｙ０、Ｓｙ１、Ｓｅｂ０、Ｓｅｂ１、Ｓｓｂｙ００、
Ｓｓｂｙ１０、Ｓｓｂｙ０１、Ｓｓｂｙ１１はスイッチ
（現実にはＭＩＳトランジスタ）、ＳＧＴ000 〜ＳＧＴ
111 はスタックト・ゲ−ト・トランジスタである。トラ
ンジスタＳＧＴ000 とトランジスタＳＧＴ001 のドレイ
ンはサブビット線ＳＢＬ00に共通に接続され、トランジ
スタＳＧＴ010 とトランジスタＳＧＴ011 のドレインは
サブビット線ＳＢＬ01に共通に接続され、トランジスタ
ＳＧＴ100 とトランジスタＳＧＴ101 のドレインはサブ
ビット線ＳＢＬ10に共通に接続され、トランジスタＳＧ
Ｔ110 とトランジスタＳＧＴ111 のドレインはサブビッ
ト線ＳＢＬ11に共通に接続される。さらに、サブビット
線ＳＢＬ00はスイッチＳｓｂｙ00を介して、サブビット
線ＳＢＬ01はスイッチＳｓｂｙ01を介してグローバルビ
ット線ＧＢＬ0 に、サブビット線ＳＢＬ10はスイッチＳ
ｓｂｙ10を介して、サブビット線ＳＢＬ11はスイッチＳ
ｓｂｙ11を介してグローバルビット線ＧＢＬ1 に接続さ
れる。グローバルビット線ＧＢＬ0 はスイッチＳｙ0 を
介して、グローバルビット線ＧＢＬ1 はスイッチＳｙ1
を介してバスＢＬに接続される。バスＢＬはスイッチＳ
１を介して６Ｖ発生回路２０１に、スイッチＳ２を介し
て電流検出回路２０２に接続される。また、トランジス
タＳＧＴ000 とトランジスタＳＧＴ100 のコントロール
・ゲートＣＧはワード線ＷＬ0 に共通に接続され、トラ
ンジスタＳＧＴ001 とトランジスタＳＧＴ101 のコント
ロール・ゲートＣＧはワード線ＷＬ1 に共通に接続さ
れ、トランジスタＳＧＴ010 とトランジスタＳＧＴ110
のコントロール・ゲートＣＧはワード線ＷＬ２に共通に
接続され、トランジスタＳＧＴ011 とトランジスタＳＧ
Ｔ111 のコントロール・ゲートＣＧはワード線ＷＬ３に
共通に接続される。そして、トランジスタＳＧＴ000 、
トランジスタＳＧＴ001 、トランジスタＳＧＴ100 、ト
ランジスタＳＧＴ101 のソースはソース接続線ＳＬ0 に
共通に接続され、トランジスタＳＧＴ010 、トランジス
タＳＧＴ011 、トランジスタＳＧＴ110 、トランジスタ
ＳＧＴ111 のソースはソース接続線ＳＬ1 に共通に接続
される。このソースが共通に接続された単位が消去ブロ
ックである。前者が消去ブロックＥＢ0 、後者が消去ブ
ロックＥＢ１である。ソース接続線ＳＬ0 はスイッチＳ
ｅｂ0 を介して、ソース接続線ＳＬ１はスイッチＳｅｂ
１を介して５Ｖ／０Ｖ切り換え回路２０３に接続され
る。
【００１２】このフラッシュメモリにおける読み出し動
作について述べる。トランジスタＳＧＴ000 のデータを
読みだす場合、スイッチＳ２、Ｓｙ0 、Ｓｓｂｙ0 、Ｓ
ｅｂ0 をそれぞれ導通状態にし、他のスイッチは非導通
にしておく。５Ｖ／０Ｖ切り換え回路２０３は０Ｖに設
定する。すると、トランジスタＳＧＴ000 とトランジス
タＳＧＴ001 のソースが０Ｖに、ドレインが電流検出回
路２０２に接続される。他のトランジスタは電流検出回
路２０２からは切り離されている。この状態でＷＬ0 ＝
５Ｖ、ＷＬ1 ＝０Ｖとする。つまり、トランジスタＳＧ
Ｔ000 のＣＧ＝５Ｖ、トランジスタＳＧＴ001 のＣＧ＝
0 Ｖとなる。（ｌ）式により、Ｑｆｇが負であろうと０
であろうとトランジスタＳＧＴ001 は電流を流さない。
こうしてトランジスタＳＧＴ000 のデータのみを検出す
ることができる。
作について述べる。トランジスタＳＧＴ000 のデータを
読みだす場合、スイッチＳ２、Ｓｙ0 、Ｓｓｂｙ0 、Ｓ
ｅｂ0 をそれぞれ導通状態にし、他のスイッチは非導通
にしておく。５Ｖ／０Ｖ切り換え回路２０３は０Ｖに設
定する。すると、トランジスタＳＧＴ000 とトランジス
タＳＧＴ001 のソースが０Ｖに、ドレインが電流検出回
路２０２に接続される。他のトランジスタは電流検出回
路２０２からは切り離されている。この状態でＷＬ0 ＝
５Ｖ、ＷＬ1 ＝０Ｖとする。つまり、トランジスタＳＧ
Ｔ000 のＣＧ＝５Ｖ、トランジスタＳＧＴ001 のＣＧ＝
0 Ｖとなる。（ｌ）式により、Ｑｆｇが負であろうと０
であろうとトランジスタＳＧＴ001 は電流を流さない。
こうしてトランジスタＳＧＴ000 のデータのみを検出す
ることができる。
【００１３】次に書き込み動作について述べる。トラン
ジスタＳＧＴ000 に”０”のデータを書く場合、スイッ
チＳ１、Ｓｙ0 、Ｓｓｂｙ00、Ｓｅｂ0 を導通状態に
し、他のスイッチは非導通にしておく。５Ｖ／０Ｖ切り
換え回路２０３は０Ｖに設定する。すると、トランジス
タＳＧＴ000 とトランジスタＳＧＴ001 のソースが０Ｖ
に、ドレインが６Ｖ発生回路２０１に接続される。他の
トランジスタは６Ｖ発生回路２０１からは切り離されて
いる。この状態でＷＬ0 ＝９Ｖ、ＷＬ1 ＝０Ｖとする。
つまり、トランジスタＳＧＴ000 のＣＧ＝９Ｖ、ドレイ
ン＝６Ｖ、トランジスタＳＧＴ001 のＣＧ＝０Ｖ、ドレ
イン＝６Ｖとなる。トランジスタＳＧＴ001 はチャネル
が形成されないので、アバランシュ・ブレイクダウンが
起きず、ホット・エレクトロン（ｈｏｔ ｅｌｅｃｔｒ
ｏｎ）が発生しない。こうしてトランジスタＳＧＴ000
のみアバランシュ・ブレイクダウンが起きてチャネル・
ホット・エレクトロン（ｃｈａｎｎｅｌ ｈｏｔ ｅｌ
ｅｃｔｒｏｎ）注入が行われ、選択的に”０”のデータ
を書き込むことができる。
ジスタＳＧＴ000 に”０”のデータを書く場合、スイッ
チＳ１、Ｓｙ0 、Ｓｓｂｙ00、Ｓｅｂ0 を導通状態に
し、他のスイッチは非導通にしておく。５Ｖ／０Ｖ切り
換え回路２０３は０Ｖに設定する。すると、トランジス
タＳＧＴ000 とトランジスタＳＧＴ001 のソースが０Ｖ
に、ドレインが６Ｖ発生回路２０１に接続される。他の
トランジスタは６Ｖ発生回路２０１からは切り離されて
いる。この状態でＷＬ0 ＝９Ｖ、ＷＬ1 ＝０Ｖとする。
つまり、トランジスタＳＧＴ000 のＣＧ＝９Ｖ、ドレイ
ン＝６Ｖ、トランジスタＳＧＴ001 のＣＧ＝０Ｖ、ドレ
イン＝６Ｖとなる。トランジスタＳＧＴ001 はチャネル
が形成されないので、アバランシュ・ブレイクダウンが
起きず、ホット・エレクトロン（ｈｏｔ ｅｌｅｃｔｒ
ｏｎ）が発生しない。こうしてトランジスタＳＧＴ000
のみアバランシュ・ブレイクダウンが起きてチャネル・
ホット・エレクトロン（ｃｈａｎｎｅｌ ｈｏｔ ｅｌ
ｅｃｔｒｏｎ）注入が行われ、選択的に”０”のデータ
を書き込むことができる。
【００１４】次に消去動作について述べる。消去ブロッ
クＥＢ0 のデータを消去する場合。スイッチＳｅｂ0 を
導通伏態にし、他のスイッチは非導通にしておく。５Ｖ
／０Ｖ切り換え回路２０３は５Ｖに設定し、ＷＬ0 ＝Ｗ
Ｌ１＝−１０Ｖとする。すると、トランジスタＳＧＴ00
0 、ＳＧＴ001 、ＳＣＴ100 、ＳＧＴ101 のドレインは
オープン、コントロール・ゲートＣＧは−１０Ｖ、ソー
スが５Ｖとなり、４個のトランジスタＳＧＴ000 、ＳＧ
Ｔ001 、ＳＣＴ100 、ＳＧＴ101 でトンネルが起きデー
タが同時に消去される。
クＥＢ0 のデータを消去する場合。スイッチＳｅｂ0 を
導通伏態にし、他のスイッチは非導通にしておく。５Ｖ
／０Ｖ切り換え回路２０３は５Ｖに設定し、ＷＬ0 ＝Ｗ
Ｌ１＝−１０Ｖとする。すると、トランジスタＳＧＴ00
0 、ＳＧＴ001 、ＳＣＴ100 、ＳＧＴ101 のドレインは
オープン、コントロール・ゲートＣＧは−１０Ｖ、ソー
スが５Ｖとなり、４個のトランジスタＳＧＴ000 、ＳＧ
Ｔ001 、ＳＣＴ100 、ＳＧＴ101 でトンネルが起きデー
タが同時に消去される。
【００１５】また図３は図２に示した８ビットフラッシ
ュメモリを含む４メガビットフラッシュメモリの全体構
成を示す図である。図３において命令デコード回路２０
５が制御回路２０４の制御のもとにＡ0 からＡ18によっ
て供給された命令をデコードする。状態制御回路２０６
は制御回路からの信号並びに命令デコード回路から供給
されたデコード済の命令を基に９Ｖ発生回路２０７、−
１０Ｖ発生回路２０８、６Ｖ発生回路２０９、５Ｖ／０
Ｖ切り換え回路２１０の状態を制御する。Ｘデコーダ回
路２１１はＡ11からＡ18のアドレス信号をデコードし制
御回路２０４、９Ｖ発生回路２０７および−１０Ｖ発生
回路２０８からの信号を基に、ワード線に所定の電圧を
供給する。ブロック選択デコーダ２１２はＡ8 からＡ10
のアドレス信号をデコードし制御回路２０４、９Ｖ発生
回路２０７からの信号を基にサブビッット線と消去ブロ
ックを選択する。Ｙデコーダ回路２１３はＡ0 からＡ7
のアドレス信号をデコードし制御回路２０４、９Ｖ発生
回路２０７からの信号を基に、グローバルビット線を選
択する。２１４は図２における電流検出回路の機能を果
たすとともに書き込みを行なうためのセンスアンプ＋書
き込み回路である。２１５は複数の消去ブロックからな
るメモリ部で、各消去ブロックは図２に示したような構
成を有する。
ュメモリを含む４メガビットフラッシュメモリの全体構
成を示す図である。図３において命令デコード回路２０
５が制御回路２０４の制御のもとにＡ0 からＡ18によっ
て供給された命令をデコードする。状態制御回路２０６
は制御回路からの信号並びに命令デコード回路から供給
されたデコード済の命令を基に９Ｖ発生回路２０７、−
１０Ｖ発生回路２０８、６Ｖ発生回路２０９、５Ｖ／０
Ｖ切り換え回路２１０の状態を制御する。Ｘデコーダ回
路２１１はＡ11からＡ18のアドレス信号をデコードし制
御回路２０４、９Ｖ発生回路２０７および−１０Ｖ発生
回路２０８からの信号を基に、ワード線に所定の電圧を
供給する。ブロック選択デコーダ２１２はＡ8 からＡ10
のアドレス信号をデコードし制御回路２０４、９Ｖ発生
回路２０７からの信号を基にサブビッット線と消去ブロ
ックを選択する。Ｙデコーダ回路２１３はＡ0 からＡ7
のアドレス信号をデコードし制御回路２０４、９Ｖ発生
回路２０７からの信号を基に、グローバルビット線を選
択する。２１４は図２における電流検出回路の機能を果
たすとともに書き込みを行なうためのセンスアンプ＋書
き込み回路である。２１５は複数の消去ブロックからな
るメモリ部で、各消去ブロックは図２に示したような構
成を有する。
【００１６】このようなスタックト・ゲート・トランジ
スタＳＧＴによるフラッシュメモリの場合、１ビットを
記憶するのにトランジスタが１個で済むので大容量化に
適している。しかしながら、過剰消去という間題が存在
する。消去の際は、上記のように、フローティング・ゲ
ートＦＧに電子が蓄積されている状態から電子を０にす
るわけであるが、消去しすぎるとフローティング・ゲー
トＦＧにホールが現れ、正の電荷が蓄積された状態にな
ってしまう。この現象を過剰消去と呼ぷ。例えば、トラ
ンジスタＳＧＴ001 が過剰消去になっている伏態でトラ
ンジスタＳＧＴ000 のデータを読みだす場合を考える。
（ｌ）式より、Ｑｆｇが正であれぱ、Ｖｃｇが０Ｖであ
っても電流を流す。すなわち、トランジスタＳＧＴ001
はＷＬ＝０Ｖ（非選択）にも関わらず電流を流す。する
と、トランジスタＳＧＴ000 のデータが”０”の場合、
本来バスＢＬには電流が流れないはずであるが、トラン
ジスタＳＧＴ001 のせいで電流が流れるため、電流検出
回路２０２はデータが”１”であるという誤った出力を
してしまう。この過剰消去を回避するため、フラッシュ
メモリは消去の速度を遅くし、かつ短時間消去しては消
去レベルを検出することを繰り返すというアルゴリズム
を採用している。このため消去時間が非常に遅い。
スタＳＧＴによるフラッシュメモリの場合、１ビットを
記憶するのにトランジスタが１個で済むので大容量化に
適している。しかしながら、過剰消去という間題が存在
する。消去の際は、上記のように、フローティング・ゲ
ートＦＧに電子が蓄積されている状態から電子を０にす
るわけであるが、消去しすぎるとフローティング・ゲー
トＦＧにホールが現れ、正の電荷が蓄積された状態にな
ってしまう。この現象を過剰消去と呼ぷ。例えば、トラ
ンジスタＳＧＴ001 が過剰消去になっている伏態でトラ
ンジスタＳＧＴ000 のデータを読みだす場合を考える。
（ｌ）式より、Ｑｆｇが正であれぱ、Ｖｃｇが０Ｖであ
っても電流を流す。すなわち、トランジスタＳＧＴ001
はＷＬ＝０Ｖ（非選択）にも関わらず電流を流す。する
と、トランジスタＳＧＴ000 のデータが”０”の場合、
本来バスＢＬには電流が流れないはずであるが、トラン
ジスタＳＧＴ001 のせいで電流が流れるため、電流検出
回路２０２はデータが”１”であるという誤った出力を
してしまう。この過剰消去を回避するため、フラッシュ
メモリは消去の速度を遅くし、かつ短時間消去しては消
去レベルを検出することを繰り返すというアルゴリズム
を採用している。このため消去時間が非常に遅い。
【００１７】また、スイッチＳｅｂ０、Ｓｅｂ１、Ｓｓ
ｂｙ００、Ｓｓｂｙ１０、Ｓｓｂｙ０１、Ｓｓｂｙ１１
用のトランジスタが比較的大きな面積を占めるため、１
個の消去ブロック内のトランジスタを多くしないとチッ
プ面積が大きくなってしまう。このため、消去ブロック
の記憶容量が大きい。典型的なフラッシュメモリでは６
４キロバイトなどの大きな容量単位で消去が行なわれ
る。
ｂｙ００、Ｓｓｂｙ１０、Ｓｓｂｙ０１、Ｓｓｂｙ１１
用のトランジスタが比較的大きな面積を占めるため、１
個の消去ブロック内のトランジスタを多くしないとチッ
プ面積が大きくなってしまう。このため、消去ブロック
の記憶容量が大きい。典型的なフラッシュメモリでは６
４キロバイトなどの大きな容量単位で消去が行なわれ
る。
【００１８】通常のフラッシュメモリはメモリセルサイ
ズが小さいので大容量化が容易な反面、消去単位が大き
く消去時問が長いという間題が存在する。そこで、小容
量であるが消去単位が小さくかつ消去時間が短いフラッ
シュメモリと大容量であるが消去単位が大きくかつ消去
時間が長いフラッシュメモリを低コストで１チップ上に
集積すれば産業上有用な半導体記憶装置が提供されるこ
とになる。
ズが小さいので大容量化が容易な反面、消去単位が大き
く消去時問が長いという間題が存在する。そこで、小容
量であるが消去単位が小さくかつ消去時間が短いフラッ
シュメモリと大容量であるが消去単位が大きくかつ消去
時間が長いフラッシュメモリを低コストで１チップ上に
集積すれば産業上有用な半導体記憶装置が提供されるこ
とになる。
【００１９】図４は過剰消去の問題を解決し、消去時間
を短くしたメモリセルの第１の構成（基本構成）を示す
図である。（ａ）が上面図、（ｂ）がＸ−Ｙにおける断
面図である。図中、３０１はＰ型Ｓｉ基板、３０２はＮ
型Ｓｉよりなるドレイン、３０３はＮ型Ｓｉよりなるソ
ース、３０４はＳｉＯ２のような絶縁体、３０５はポリ
シリコンよりなるフローティング・ゲートＦＧ、３０６
はＳｉ０２のような絶縁体、３０７はポリシリコンより
なるコントロ−ル・ゲ−トＣＧである。これらの構成要
素により１個のスタックト・ゲ−ト・トランジスタＳＧ
Ｔが実現される（ＴｒＮ）。そして、３０８はＮ型Ｓｉ
よりなるドレイン、３０９はＮ型Ｓｉよりなるソース、
３１０はＳｉＯ２のような絶縁体、３１１はポリシリコ
ンよりなるゲートである。これらの構成要索により、１
個のＭＩＳトランジスタが実現される（ＴｒＳ）。そし
て、ＴｒＳのソースとＴｒＮのドレインを接続部分３１
２において電気的に接続する。ＴｒＳとＴｒＮはＥＥＰ
ＲＯＭを構成する。今後、このようなメモリセルをＭＣ
１と呼ぷ。
を短くしたメモリセルの第１の構成（基本構成）を示す
図である。（ａ）が上面図、（ｂ）がＸ−Ｙにおける断
面図である。図中、３０１はＰ型Ｓｉ基板、３０２はＮ
型Ｓｉよりなるドレイン、３０３はＮ型Ｓｉよりなるソ
ース、３０４はＳｉＯ２のような絶縁体、３０５はポリ
シリコンよりなるフローティング・ゲートＦＧ、３０６
はＳｉ０２のような絶縁体、３０７はポリシリコンより
なるコントロ−ル・ゲ−トＣＧである。これらの構成要
素により１個のスタックト・ゲ−ト・トランジスタＳＧ
Ｔが実現される（ＴｒＮ）。そして、３０８はＮ型Ｓｉ
よりなるドレイン、３０９はＮ型Ｓｉよりなるソース、
３１０はＳｉＯ２のような絶縁体、３１１はポリシリコ
ンよりなるゲートである。これらの構成要索により、１
個のＭＩＳトランジスタが実現される（ＴｒＳ）。そし
て、ＴｒＳのソースとＴｒＮのドレインを接続部分３１
２において電気的に接続する。ＴｒＳとＴｒＮはＥＥＰ
ＲＯＭを構成する。今後、このようなメモリセルをＭＣ
１と呼ぷ。
【００２０】上記の構成から明らかなように、トランジ
スタＴｒＳはトランジスタＴｒＮと異なり容量カップリ
ングで制御されるフローティング・ゲートを持たない。
従ってトランジスタＴｒＮと異なりトランジスタＴｒＳ
自体には過剰消去の問題が存在しない。トランジスタＴ
ｒＮの動作は従来例と全く同じであるので省略する。ト
ランジスタＴｒＳは次のように制御される。まず読み出
し動作について述べる。メモリセルＭＣ１を選択する場
合、ゲート３１１に５Ｖの電圧を印加する。トランジス
タＴｒＳは導通状態になるので、トランジスタＴｒＮが
導通するか否かでトランジスタＴｒＮのデータが判定で
きる。非選択の場合はゲート３１１に０Ｖの電圧を印加
する。トランジスタＴｒＳが非導通になるので、仮にト
ランジスタＴｒＮが過剰消去になっていても選択メモリ
セルは導通しない。すなわちトランジスタＴｒＳは単ゲ
ートのトランジスタであるため過剰消去による誤った導
通の心配がないので、トランジスタＴｒＮが過剰消去ゆ
えに電流を流しているかどうかにかかわらず、メモリセ
ルＭＣ１は非選択の場合は非導通となり選択の場合はト
ランジスタＴｒＮの状態に応じて導通または非導通とな
る。
スタＴｒＳはトランジスタＴｒＮと異なり容量カップリ
ングで制御されるフローティング・ゲートを持たない。
従ってトランジスタＴｒＮと異なりトランジスタＴｒＳ
自体には過剰消去の問題が存在しない。トランジスタＴ
ｒＮの動作は従来例と全く同じであるので省略する。ト
ランジスタＴｒＳは次のように制御される。まず読み出
し動作について述べる。メモリセルＭＣ１を選択する場
合、ゲート３１１に５Ｖの電圧を印加する。トランジス
タＴｒＳは導通状態になるので、トランジスタＴｒＮが
導通するか否かでトランジスタＴｒＮのデータが判定で
きる。非選択の場合はゲート３１１に０Ｖの電圧を印加
する。トランジスタＴｒＳが非導通になるので、仮にト
ランジスタＴｒＮが過剰消去になっていても選択メモリ
セルは導通しない。すなわちトランジスタＴｒＳは単ゲ
ートのトランジスタであるため過剰消去による誤った導
通の心配がないので、トランジスタＴｒＮが過剰消去ゆ
えに電流を流しているかどうかにかかわらず、メモリセ
ルＭＣ１は非選択の場合は非導通となり選択の場合はト
ランジスタＴｒＮの状態に応じて導通または非導通とな
る。
【００２１】次に書き込み動作について述べる。ゲート
３０７に９Ｖを印加する。ついでゲート３１１に１０
Ｖ、ドレイン３０８に７Ｖを印加する。すると、ソース
３０９に６Ｖが現れる。ドレイン３０２はソース３０９
と同電位なので６Ｖ、コントロール・ゲート３０７は９
ＶになっているのでＣＨＥ注入がおきる。次に消去動作
について述べる。３１１のゲートに０Ｖを印加する。す
ると、ソース３０９と同電位であるドレイン３０２はオ
ープンになる。そしてコントロール・ゲート３０７に−
１０Ｖ、ソース３０３に５Ｖを印加すると、ＦＮトンネ
ルがおきる。
３０７に９Ｖを印加する。ついでゲート３１１に１０
Ｖ、ドレイン３０８に７Ｖを印加する。すると、ソース
３０９に６Ｖが現れる。ドレイン３０２はソース３０９
と同電位なので６Ｖ、コントロール・ゲート３０７は９
ＶになっているのでＣＨＥ注入がおきる。次に消去動作
について述べる。３１１のゲートに０Ｖを印加する。す
ると、ソース３０９と同電位であるドレイン３０２はオ
ープンになる。そしてコントロール・ゲート３０７に−
１０Ｖ、ソース３０３に５Ｖを印加すると、ＦＮトンネ
ルがおきる。
【００２２】現実には、種々の電圧を発生させるのは効
率が悪いので、次のような改良例も考えられる。すなわ
ち、トランジスタＴｒＳを既存のコントロール・ゲート
ＣＧ用電圧である、９Ｖ、５Ｖ、０Ｖ、−１０Ｖを用い
て次のように制御する。まず読み出し動作について述べ
る。選択する場合、ゲート３１１に５Ｖの電圧を印加す
る。トランジスタＴｒＳは導通状態になるので、トラン
ジスタＴｒＮが導通するか否かでトランジスタＴｒＮの
データが判定できる。非選択の場合はゲート３１１に０
Ｖの電圧を印加する。トランジスタＴｒＳが非導通にな
るので、仮にトランジスタＴｒＮが過剰消去になってい
ても選択メモリセルに悪影響を及ぼさない。
率が悪いので、次のような改良例も考えられる。すなわ
ち、トランジスタＴｒＳを既存のコントロール・ゲート
ＣＧ用電圧である、９Ｖ、５Ｖ、０Ｖ、−１０Ｖを用い
て次のように制御する。まず読み出し動作について述べ
る。選択する場合、ゲート３１１に５Ｖの電圧を印加す
る。トランジスタＴｒＳは導通状態になるので、トラン
ジスタＴｒＮが導通するか否かでトランジスタＴｒＮの
データが判定できる。非選択の場合はゲート３１１に０
Ｖの電圧を印加する。トランジスタＴｒＳが非導通にな
るので、仮にトランジスタＴｒＮが過剰消去になってい
ても選択メモリセルに悪影響を及ぼさない。
【００２３】次に書き込み動作について述べる。既に述
べたようにスタックト・ゲート・トランジスタ（Ｔｒ
Ｎ）においては書き込み時にかなりのドレイン電流が流
れる。そのためＴｒＳが相互コンダクタンスが小さなト
ランジスタであると、Ｔｒのソースが電圧降下を起こし
ＴｒＮのドレイン電圧が低くなって書き込みができなく
なる。図４のようなメモリセルにおいて、ゲート３１１
に既存の周辺回路で提供できる電圧である９Ｖ、ドレイ
ン３０８に既存の周辺回路で提供できる電圧である６Ｖ
を単純に印加しただけでは、電圧降下のためにドレイン
３０２に６Ｖを現すことができない。そこでトランジス
タＴｒＳのＶｔｈ（閾値）を０Ｖにするか、図５に示す
ようにトランジスタＴｒＳのゲート幅をトランジスタＴ
ｒＮのゲート幅より広くして相互コンダクタンスを大き
くすることで、ゲート３１１に９Ｖ、ドレイン３０８に
６Ｖを印加した場合でも、ソース３０９と同電位である
ドレイン３０２に６Ｖを現すことができる。なお図５
中、図４と同じ構成構成部分には同一符号を付しその説
明を省略する。
べたようにスタックト・ゲート・トランジスタ（Ｔｒ
Ｎ）においては書き込み時にかなりのドレイン電流が流
れる。そのためＴｒＳが相互コンダクタンスが小さなト
ランジスタであると、Ｔｒのソースが電圧降下を起こし
ＴｒＮのドレイン電圧が低くなって書き込みができなく
なる。図４のようなメモリセルにおいて、ゲート３１１
に既存の周辺回路で提供できる電圧である９Ｖ、ドレイ
ン３０８に既存の周辺回路で提供できる電圧である６Ｖ
を単純に印加しただけでは、電圧降下のためにドレイン
３０２に６Ｖを現すことができない。そこでトランジス
タＴｒＳのＶｔｈ（閾値）を０Ｖにするか、図５に示す
ようにトランジスタＴｒＳのゲート幅をトランジスタＴ
ｒＮのゲート幅より広くして相互コンダクタンスを大き
くすることで、ゲート３１１に９Ｖ、ドレイン３０８に
６Ｖを印加した場合でも、ソース３０９と同電位である
ドレイン３０２に６Ｖを現すことができる。なお図５
中、図４と同じ構成構成部分には同一符号を付しその説
明を省略する。
【００２４】次に消去動作について述べる。ドレイン３
０８をオープンにすればゲート３１１には何Ｖを印加し
てもＴｒＮのドレインはオープンになる。こうして、新
たな電圧の発生の必要なしにメモリセルＭＣ１を動作さ
せることができる。上記のように動作させれば、常にト
ランジスタＴｒＳのゲートとトランジスタＴｒＮのコン
トロール・ゲートＣＧに同じ電圧を印加できる。従っ
て、トランジスタＴｒＳのゲートとトランジスタＴｒＮ
のコントロール・ゲートＣＧを電気的に接続した方が回
路が簡単にできる。
０８をオープンにすればゲート３１１には何Ｖを印加し
てもＴｒＮのドレインはオープンになる。こうして、新
たな電圧の発生の必要なしにメモリセルＭＣ１を動作さ
せることができる。上記のように動作させれば、常にト
ランジスタＴｒＳのゲートとトランジスタＴｒＮのコン
トロール・ゲートＣＧに同じ電圧を印加できる。従っ
て、トランジスタＴｒＳのゲートとトランジスタＴｒＮ
のコントロール・ゲートＣＧを電気的に接続した方が回
路が簡単にできる。
【００２５】トランジスタＴｒＮを通常のフラッシュメ
モリのメモリセルと全く同じもの、あるいは同一プロセ
スで作られる同一構造のものにし、プロセスの変更や追
加なしに、通常のフラッシュメモリセル（以下ＭＣ２）
とメモリセルＭＣ１を混載させることも可能である。図
６にその実施例を示す。図６中、図４と同一構成部分に
は同一符号を付しその説明は省略する。５０１はメモリ
セルＭＣ１で構成される半導体記憶部である。過剰消去
の間題はないが、セルサイズは大きい。一方、５０２は
フラッシュメモリセルＭＣ２で構成される半導体記憶部
である。フラッシュメモリＭＣ２は、メモリセルＭＣ１
のトランジスタＴｒＮと同一構造の半導体メモリセルで
ある。過剰消去の問題はあるが、セルサイズは小さい。
モリのメモリセルと全く同じもの、あるいは同一プロセ
スで作られる同一構造のものにし、プロセスの変更や追
加なしに、通常のフラッシュメモリセル（以下ＭＣ２）
とメモリセルＭＣ１を混載させることも可能である。図
６にその実施例を示す。図６中、図４と同一構成部分に
は同一符号を付しその説明は省略する。５０１はメモリ
セルＭＣ１で構成される半導体記憶部である。過剰消去
の間題はないが、セルサイズは大きい。一方、５０２は
フラッシュメモリセルＭＣ２で構成される半導体記憶部
である。フラッシュメモリＭＣ２は、メモリセルＭＣ１
のトランジスタＴｒＮと同一構造の半導体メモリセルで
ある。過剰消去の問題はあるが、セルサイズは小さい。
【００２６】マイクロコンピュータのＲＯＭに制御のた
めのプログラムとそのパラメータを格納する場合を考え
る。制御プログラムはデータ量は大きいがそれほど頻繁
に書き換える必要はない。一方制御プログラムのパラメ
ータはデータ量はそれほど大きくないが頻繁に書き換え
る必要がある。制御プログラムを格納する領域は多少消
去時間が長くても大きな問題とはならないのに対して、
パラメータを格納する領域は消去時間が短ければ短いほ
ど望ましい。すなわち上記のように制御プログラムを格
納する領域をある種の半導体メモリセルで構成し、パラ
メータを格納する領域を別の種の半導体メモリセルで構
成すれば、従来より優れたマイクロコンピュータ制御用
ＲＯＭが得られることになる。
めのプログラムとそのパラメータを格納する場合を考え
る。制御プログラムはデータ量は大きいがそれほど頻繁
に書き換える必要はない。一方制御プログラムのパラメ
ータはデータ量はそれほど大きくないが頻繁に書き換え
る必要がある。制御プログラムを格納する領域は多少消
去時間が長くても大きな問題とはならないのに対して、
パラメータを格納する領域は消去時間が短ければ短いほ
ど望ましい。すなわち上記のように制御プログラムを格
納する領域をある種の半導体メモリセルで構成し、パラ
メータを格納する領域を別の種の半導体メモリセルで構
成すれば、従来より優れたマイクロコンピュータ制御用
ＲＯＭが得られることになる。
【００２７】例えば自動車のエンジン制御プログラムを
本発明による半導体記憶装置に格納する場合、エンジン
制御のプログラム自体はある種の半導体メモリセルに格
納するとともに、燃費と馬力などに係わるパラメータは
別の種の半導体メモリセルに格納することによって迅速
に書き換え可能とする。これによって使用者のニーズに
応じた制御ＲＯＭを構成することができる。
本発明による半導体記憶装置に格納する場合、エンジン
制御のプログラム自体はある種の半導体メモリセルに格
納するとともに、燃費と馬力などに係わるパラメータは
別の種の半導体メモリセルに格納することによって迅速
に書き換え可能とする。これによって使用者のニーズに
応じた制御ＲＯＭを構成することができる。
【００２８】異種のメモリセルマトリクスを同一チップ
上に集積した半導体記憶装置を開示したものとして特開
平５−２７５６５７がある。図７は特開平５−２７５６
５７が開示するメモリマトリクスの配置を示す。３１は
ＥＥＰＲＯＭセルマトリクス、３２はフラッシュＥＥＰ
ＲＯＭセルマトリクスである。Ｃ１〜Ｃ３とＣ１’〜Ｃ
３’はそれぞれ対応するドレイン（ビット）ライン、Ｒ
１〜Ｒ６はローラインである。ドレインラインＣ１〜Ｃ
３とＣ１’〜Ｃ３’間はマトリクス３１、３２の相互の
ドレイン耐圧の違いから、これらマトリクス間でそれぞ
れ開放（切断）状態となっている。そのためＥＥＰＲＯ
Ｍセルマトリクス３１での動作はフラッシュマトリクス
３２側には何の影響も与えない。同様にフラッシュマト
リクス３２での動作はＥＥＰＲＯＭセルマトリクス３１
側に何の影響も与えない。
上に集積した半導体記憶装置を開示したものとして特開
平５−２７５６５７がある。図７は特開平５−２７５６
５７が開示するメモリマトリクスの配置を示す。３１は
ＥＥＰＲＯＭセルマトリクス、３２はフラッシュＥＥＰ
ＲＯＭセルマトリクスである。Ｃ１〜Ｃ３とＣ１’〜Ｃ
３’はそれぞれ対応するドレイン（ビット）ライン、Ｒ
１〜Ｒ６はローラインである。ドレインラインＣ１〜Ｃ
３とＣ１’〜Ｃ３’間はマトリクス３１、３２の相互の
ドレイン耐圧の違いから、これらマトリクス間でそれぞ
れ開放（切断）状態となっている。そのためＥＥＰＲＯ
Ｍセルマトリクス３１での動作はフラッシュマトリクス
３２側には何の影響も与えない。同様にフラッシュマト
リクス３２での動作はＥＥＰＲＯＭセルマトリクス３１
側に何の影響も与えない。
【００２９】図８は特開平５−２７５６５７が開示する
メモリマトリクスの別の配置を示す。この配置では、Ｅ
ＥＰＲＯＭセルマトリクス３１と、フラッシュＥＥＰＲ
ＯＭセルマトリクス３２の間のドレインラインＣ１〜Ｃ
３にそれぞれデプレショントランジスタ４１〜４３を設
けている。トランジスタ４１〜４３のゲート電圧を制御
することによってバックゲート効果を働かせることがで
き、これによってＥＥＰＲＯＭセルマトリクス３１での
動作がフラッシュＥＥＰＲＯＭセルマトリクス３２側に
影響を及ぼさないようにすることができる。同様にフラ
ッシュマトリクス３２での動作がＥＥＰＲＯＭセルマト
リクス３１側に影響を及ぼさないようにすることができ
る。
メモリマトリクスの別の配置を示す。この配置では、Ｅ
ＥＰＲＯＭセルマトリクス３１と、フラッシュＥＥＰＲ
ＯＭセルマトリクス３２の間のドレインラインＣ１〜Ｃ
３にそれぞれデプレショントランジスタ４１〜４３を設
けている。トランジスタ４１〜４３のゲート電圧を制御
することによってバックゲート効果を働かせることがで
き、これによってＥＥＰＲＯＭセルマトリクス３１での
動作がフラッシュＥＥＰＲＯＭセルマトリクス３２側に
影響を及ぼさないようにすることができる。同様にフラ
ッシュマトリクス３２での動作がＥＥＰＲＯＭセルマト
リクス３１側に影響を及ぼさないようにすることができ
る。
【００３０】
【発明が解決しようとする課題】しかしながら特開平５
−２７５６５７に示す構成でＥＥＰＲＯＭセルマトリク
ス３１とフラッシュＥＥＰＲＯＭセルマトリクス３２を
動作させる場合、バイアス電圧が異なり、周辺回路の共
有は容易ではない。図７のようにＥＥＰＲＯＭセルマト
リクス３１のビット線と、フラッシュＥＥＰＲＯＭセル
マトリクス３２のビット線を電気的に切り離せば、結果
的にカラムデコーダやセンスアンプ、書き込み／消去回
路が別々に必要となりチップ面積を増大させる。すなわ
ち従来技術では異種のメモリマトリクスを混在すること
は示されていても、周辺回路の共有まで考えられていな
いのである。
−２７５６５７に示す構成でＥＥＰＲＯＭセルマトリク
ス３１とフラッシュＥＥＰＲＯＭセルマトリクス３２を
動作させる場合、バイアス電圧が異なり、周辺回路の共
有は容易ではない。図７のようにＥＥＰＲＯＭセルマト
リクス３１のビット線と、フラッシュＥＥＰＲＯＭセル
マトリクス３２のビット線を電気的に切り離せば、結果
的にカラムデコーダやセンスアンプ、書き込み／消去回
路が別々に必要となりチップ面積を増大させる。すなわ
ち従来技術では異種のメモリマトリクスを混在すること
は示されていても、周辺回路の共有まで考えられていな
いのである。
【００３１】また、図８の構成では、デプレショントラ
ンジスタでビット線を電気的に接続したり切り離したり
することが示されているが、図８のような構成が可能と
なる動作電圧の組み合わせは限られており設計の柔軟性
の点で問題がある。さらに、デプレショントランジスタ
の追加のために製造工程が長くなる欠点もある。そこ
で、本発明の目的は小容量であるが消去単位が小さくか
つ消去時間が短いフラッシュメモリと大容量であるが消
去単位が大きくかつ消去時間が長いフラッシュメモリを
低コストで１チップに集積し、かつ両方のメモリの間で
の周辺回路の共有が可能な産業上有用な半導体記憶装置
を提供することである。
ンジスタでビット線を電気的に接続したり切り離したり
することが示されているが、図８のような構成が可能と
なる動作電圧の組み合わせは限られており設計の柔軟性
の点で問題がある。さらに、デプレショントランジスタ
の追加のために製造工程が長くなる欠点もある。そこ
で、本発明の目的は小容量であるが消去単位が小さくか
つ消去時間が短いフラッシュメモリと大容量であるが消
去単位が大きくかつ消去時間が長いフラッシュメモリを
低コストで１チップに集積し、かつ両方のメモリの間で
の周辺回路の共有が可能な産業上有用な半導体記憶装置
を提供することである。
【００３２】
【課題を解決するための手段】上記目的は第１のゲート
と第１の反対導電型領域と第２の反対導電型領域を有す
る単ゲートのトランジスタと、単ゲートのトランジスタ
と同一チップ上に配され第２のゲートと第３のゲートと
第３の反対導電型領域と第４の反対導電型領域を有する
第１の二重ゲートのトランジスタからなり、該第１の二
重ゲートのトランジスタの第２のゲートは電荷を蓄える
ことによってデータを記憶し、単ゲートのトランジスタ
の第２の反対導電型領域と該第１の二重ゲートのトラン
ジスタの第３の反対導電型領域が電気的に接続されてな
ることを特徴とする第１の半導体メモリセルと、第４の
ゲートと第５のゲートと第５の反対導電型領域と第６の
反対導電型領域を有する第２の二重ゲートのトランジス
タからなる第２の半導体メモリセルからなる半導体記憶
装置であって、第１の半導体メモリセルにおいては、デ
ータ読出時は、第１のゲートは第１の電圧を受け取り、
第３のゲートは第２の電圧を受け取ることによって第１
の反対導電型領域と第４の反対導電型領域の問の電流を
検出し、データ書込み時は、第１のゲートは第１の電圧
より高い第３の電圧を受け取り、第３のゲートは第２の
電圧より高い第４の電圧を受け取り、第１の反対導電型
領域は第５の電圧を受け取ることによって第２のゲート
に電荷を注入し、データ消去時は、第３のゲートは第２
の電圧より低い第６の電圧を受け取り、第４の反対導電
型領域は第７の電圧を受け取ることによって第２のゲー
トから電荷を引き抜き、第２の半導体メモリセルにおい
ては、データ読出時は、第５のゲートは第２の電圧と同
じ値の電圧を受け取ることによって第５の反対型導電領
域と第６の反対導電型領域の問の電流を検出し、データ
書込時は、第５のゲートは第４の電圧と同じ値の電圧を
受け取り、第５の反対導電型領域は第５の電圧と同じ値
の電圧を受け取ることによって第４のゲートに電荷を注
入し、データ消去時は、第５のゲートは第６の電圧と同
じ値の電圧を受け取り、第６の反対型導電領域は第７の
電圧と同じ値の電圧を受け取ることによって第４のゲー
トから電荷を引き抜くことを特徴とする請求項１記載の
半導体記憶装置によって達成される。
と第１の反対導電型領域と第２の反対導電型領域を有す
る単ゲートのトランジスタと、単ゲートのトランジスタ
と同一チップ上に配され第２のゲートと第３のゲートと
第３の反対導電型領域と第４の反対導電型領域を有する
第１の二重ゲートのトランジスタからなり、該第１の二
重ゲートのトランジスタの第２のゲートは電荷を蓄える
ことによってデータを記憶し、単ゲートのトランジスタ
の第２の反対導電型領域と該第１の二重ゲートのトラン
ジスタの第３の反対導電型領域が電気的に接続されてな
ることを特徴とする第１の半導体メモリセルと、第４の
ゲートと第５のゲートと第５の反対導電型領域と第６の
反対導電型領域を有する第２の二重ゲートのトランジス
タからなる第２の半導体メモリセルからなる半導体記憶
装置であって、第１の半導体メモリセルにおいては、デ
ータ読出時は、第１のゲートは第１の電圧を受け取り、
第３のゲートは第２の電圧を受け取ることによって第１
の反対導電型領域と第４の反対導電型領域の問の電流を
検出し、データ書込み時は、第１のゲートは第１の電圧
より高い第３の電圧を受け取り、第３のゲートは第２の
電圧より高い第４の電圧を受け取り、第１の反対導電型
領域は第５の電圧を受け取ることによって第２のゲート
に電荷を注入し、データ消去時は、第３のゲートは第２
の電圧より低い第６の電圧を受け取り、第４の反対導電
型領域は第７の電圧を受け取ることによって第２のゲー
トから電荷を引き抜き、第２の半導体メモリセルにおい
ては、データ読出時は、第５のゲートは第２の電圧と同
じ値の電圧を受け取ることによって第５の反対型導電領
域と第６の反対導電型領域の問の電流を検出し、データ
書込時は、第５のゲートは第４の電圧と同じ値の電圧を
受け取り、第５の反対導電型領域は第５の電圧と同じ値
の電圧を受け取ることによって第４のゲートに電荷を注
入し、データ消去時は、第５のゲートは第６の電圧と同
じ値の電圧を受け取り、第６の反対型導電領域は第７の
電圧と同じ値の電圧を受け取ることによって第４のゲー
トから電荷を引き抜くことを特徴とする請求項１記載の
半導体記憶装置によって達成される。
【００３３】請求項１記載の半導体記憶装置では、第１
の半導体メモリセルを構成する第１の二重ゲートのトラ
ンジスタと第２の半導体メモリセルを構成する第２の二
重ゲートのトランジスタを同じ電圧で動作させることが
できる。上記目的はまた第１のゲートと第１の反対導電
型領域と第２の反対導電型領域を有する単ゲートのトラ
ンジスタと、単ゲートのトランジスタと同一チップ上に
配され第２のゲートと第３のゲートと第３の反対導電型
領域と第４の反対導電型領域を有する第１の二重ゲート
のトランジスタからなり、該第１の二重ゲートのトラン
ジスタの第２のゲートは電荷を蓄えることによってデー
タを記憶し、単ゲートのトランジスタの第２の反対導電
型領域と該第１の二重ゲートのトランジスタの第３の反
対導電型領域が電気的に接続されてなることを特徴とす
る第１の半導体メモリセルと、第４のゲートと第５のゲ
ートと第５の反対導電型領域と第６の反対導電型領域を
有する第２の二重ゲートのトランジスタからなる第２の
半導体メモリセルからなる半導体記憶装置であって、第
１の半導体メモリセルにおいて、データ読出時は、第１
のゲートと第３のゲートは第１の電圧を受け取ることに
よって第１の反対導電型領域と第４の反対導電型領域の
間の電流を検出し、データ書込み時は、第１のゲートと
第３のゲートは第１の電圧より高い第２の電圧を受け取
り、第１の反対導電型領域は第３の電圧を受け取ること
によって第２のゲートに電荷を注入し、データ消去時
は、第３のゲートは第１の電圧より低い第４の電圧を受
け取り、第４の反対導電型領域は第５の電圧を受け取る
ことによって第２のゲートから電荷を引き抜き、第２の
半導体メモリセルにおいて、データ読出時は、第５のゲ
ートは第１の電圧と同じ値の電圧を受け取ることによっ
て第５の反対導電型領域と第６の反対導電型領域の間の
電流を検出し、データ書込時は、第５のゲートは第２の
電圧と同じ値の電圧を受け取り、第５の反対導電型領域
は第３の電圧と同じ値の電圧を受け取ることによって第
４のゲートに電荷を注入し、データ消去時は、第５のゲ
ートは第４の電圧と同じ値の電圧を受け取り、第６の反
対導電型領域は第５の電圧と同じ値の電圧を受け取るこ
とによって第４のゲートから電荷を引き抜くことを特徴
とする請求項２記載の半導体記憶装置によっても達成さ
れる。
の半導体メモリセルを構成する第１の二重ゲートのトラ
ンジスタと第２の半導体メモリセルを構成する第２の二
重ゲートのトランジスタを同じ電圧で動作させることが
できる。上記目的はまた第１のゲートと第１の反対導電
型領域と第２の反対導電型領域を有する単ゲートのトラ
ンジスタと、単ゲートのトランジスタと同一チップ上に
配され第２のゲートと第３のゲートと第３の反対導電型
領域と第４の反対導電型領域を有する第１の二重ゲート
のトランジスタからなり、該第１の二重ゲートのトラン
ジスタの第２のゲートは電荷を蓄えることによってデー
タを記憶し、単ゲートのトランジスタの第２の反対導電
型領域と該第１の二重ゲートのトランジスタの第３の反
対導電型領域が電気的に接続されてなることを特徴とす
る第１の半導体メモリセルと、第４のゲートと第５のゲ
ートと第５の反対導電型領域と第６の反対導電型領域を
有する第２の二重ゲートのトランジスタからなる第２の
半導体メモリセルからなる半導体記憶装置であって、第
１の半導体メモリセルにおいて、データ読出時は、第１
のゲートと第３のゲートは第１の電圧を受け取ることに
よって第１の反対導電型領域と第４の反対導電型領域の
間の電流を検出し、データ書込み時は、第１のゲートと
第３のゲートは第１の電圧より高い第２の電圧を受け取
り、第１の反対導電型領域は第３の電圧を受け取ること
によって第２のゲートに電荷を注入し、データ消去時
は、第３のゲートは第１の電圧より低い第４の電圧を受
け取り、第４の反対導電型領域は第５の電圧を受け取る
ことによって第２のゲートから電荷を引き抜き、第２の
半導体メモリセルにおいて、データ読出時は、第５のゲ
ートは第１の電圧と同じ値の電圧を受け取ることによっ
て第５の反対導電型領域と第６の反対導電型領域の間の
電流を検出し、データ書込時は、第５のゲートは第２の
電圧と同じ値の電圧を受け取り、第５の反対導電型領域
は第３の電圧と同じ値の電圧を受け取ることによって第
４のゲートに電荷を注入し、データ消去時は、第５のゲ
ートは第４の電圧と同じ値の電圧を受け取り、第６の反
対導電型領域は第５の電圧と同じ値の電圧を受け取るこ
とによって第４のゲートから電荷を引き抜くことを特徴
とする請求項２記載の半導体記憶装置によっても達成さ
れる。
【００３４】請求項２記載の半導体記憶装置では、請求
項１の発明の特徴に加えて、第１の半導体メモリセルの
単ゲートのトランジスタも第１の二重ゲートのトランジ
スタおよび第２の二重ゲートのトランジスタと同じ電圧
で動作させることができる。上記目的はまた第１のゲー
トを有する単ゲートのトランジスタと、単ゲートのトラ
ンジスタと同一チップ上に配され第２のゲートおよび第
３のゲートを有する第１の二重ゲートのトランジスタか
らなり、該第１の二重ゲートのトランジスタの第２のゲ
ートは電荷を蓄えることによってデータを記憶し、単ゲ
ートのトランジスタのソースと該第１の二重ゲートのト
ランジスタのドレインが電気的に接続されてなることを
特徴とする第１の半導体メモリセルと、第４および第５
のゲートを有する第２の二重ゲートのトランジスタから
なる第２の半導体メモリセルからなる半導体記憶装置で
あって、第１の半導体メモリセルの第１のゲートと第３
のゲートが同電位にされていることを特徴とする請求項
３記載の半導体記憶装置によっても達成される。
項１の発明の特徴に加えて、第１の半導体メモリセルの
単ゲートのトランジスタも第１の二重ゲートのトランジ
スタおよび第２の二重ゲートのトランジスタと同じ電圧
で動作させることができる。上記目的はまた第１のゲー
トを有する単ゲートのトランジスタと、単ゲートのトラ
ンジスタと同一チップ上に配され第２のゲートおよび第
３のゲートを有する第１の二重ゲートのトランジスタか
らなり、該第１の二重ゲートのトランジスタの第２のゲ
ートは電荷を蓄えることによってデータを記憶し、単ゲ
ートのトランジスタのソースと該第１の二重ゲートのト
ランジスタのドレインが電気的に接続されてなることを
特徴とする第１の半導体メモリセルと、第４および第５
のゲートを有する第２の二重ゲートのトランジスタから
なる第２の半導体メモリセルからなる半導体記憶装置で
あって、第１の半導体メモリセルの第１のゲートと第３
のゲートが同電位にされていることを特徴とする請求項
３記載の半導体記憶装置によっても達成される。
【００３５】請求項３記載の半導体記憶装置では、単ゲ
ートのトランジスタの第１のゲートと第１の二重ゲート
のトランジスタの第３のゲートを電気的に接続すること
によって回路構成が簡単になる。上記目的はまた第１の
ゲートを有する単ゲートのトランジスタと、単ゲートの
トランジスタと同一チップ上に配され第２のゲートおよ
び第３のゲートを有する第１の二重ゲートのトランジス
タからなり、該第１の二重ゲートのトランジスタの第２
のゲートは電荷を蓄えることによってデータを記憶し、
単ゲートのトランジスタのソースと該第１の二重ゲート
のトランジスタのドレインが電気的に接続されてなるこ
とを特徴とする第１の半導体メモリセルと、第４および
第５のゲートを有する第２の二重ゲートのトランジスタ
からなる第２の半導体メモリセルからなる半導体記憶装
置であって、前記第１のゲートは、所定の電圧に基づい
て該第１の該二重ゲートのトランジスタにおける過剰消
去による誤った電流検出を禁止し、該単ゲートのトラン
ジスタは該半導体基板内に設けられたソースやドレイン
として動作する反対導電型の第１、第２の領域をさらに
有し、該第１の二重ゲートのトランジスタは該半導体基
板内に設けられたソースやドレインとして動作する反対
導電型の第３、第４の半導体領域をさらに有し、第２の
反対導電型領域と第３の反対導電型領域が電気的に接続
され、該第２の二重ゲートのトランジスタは該半導体基
板内に設けられたソースやドレインとして動作する反対
導電型の第５、第６の領域をさらに有するとともに、第
１の半導体メモリセルを構成する単ゲートのトランジス
タの第２の反対導電型領域と、第１の二重ゲートのトラ
ンジスタの第３の反対導電型領域が一体になっているこ
とを特徴とする請求項４記載の半導体記憶装置によって
も達成される。
ートのトランジスタの第１のゲートと第１の二重ゲート
のトランジスタの第３のゲートを電気的に接続すること
によって回路構成が簡単になる。上記目的はまた第１の
ゲートを有する単ゲートのトランジスタと、単ゲートの
トランジスタと同一チップ上に配され第２のゲートおよ
び第３のゲートを有する第１の二重ゲートのトランジス
タからなり、該第１の二重ゲートのトランジスタの第２
のゲートは電荷を蓄えることによってデータを記憶し、
単ゲートのトランジスタのソースと該第１の二重ゲート
のトランジスタのドレインが電気的に接続されてなるこ
とを特徴とする第１の半導体メモリセルと、第４および
第５のゲートを有する第２の二重ゲートのトランジスタ
からなる第２の半導体メモリセルからなる半導体記憶装
置であって、前記第１のゲートは、所定の電圧に基づい
て該第１の該二重ゲートのトランジスタにおける過剰消
去による誤った電流検出を禁止し、該単ゲートのトラン
ジスタは該半導体基板内に設けられたソースやドレイン
として動作する反対導電型の第１、第２の領域をさらに
有し、該第１の二重ゲートのトランジスタは該半導体基
板内に設けられたソースやドレインとして動作する反対
導電型の第３、第４の半導体領域をさらに有し、第２の
反対導電型領域と第３の反対導電型領域が電気的に接続
され、該第２の二重ゲートのトランジスタは該半導体基
板内に設けられたソースやドレインとして動作する反対
導電型の第５、第６の領域をさらに有するとともに、第
１の半導体メモリセルを構成する単ゲートのトランジス
タの第２の反対導電型領域と、第１の二重ゲートのトラ
ンジスタの第３の反対導電型領域が一体になっているこ
とを特徴とする請求項４記載の半導体記憶装置によって
も達成される。
【００３６】請求項４記載の半導体記憶装置では、単ゲ
ートのトランジスタのソース領域と第１の二重ゲートの
トランジスタのドレイン領域が一体化され小型化されて
いる。上記目的はまた第１の機能を有する半導体メモリ
セルが第１の方向にｉ個配列されてワード線となり、第
２の方向にｊ個配列されてビット線となる第１のメモリ
セルアレイと、第２の機能を有する半導体メモリセルが
第１の方向にｋ個配列されてワード線となり、第２の方
向にｌ個配列されてビット線となる第２のメモリセルア
レイが同一基板上に存在し、第１のメモリセルアレイの
ビット線と第２のメモリセルアレイのビット線が共用さ
れることを特徴とする請求項５記載の半導体記憶装置に
よっても達成される。
ートのトランジスタのソース領域と第１の二重ゲートの
トランジスタのドレイン領域が一体化され小型化されて
いる。上記目的はまた第１の機能を有する半導体メモリ
セルが第１の方向にｉ個配列されてワード線となり、第
２の方向にｊ個配列されてビット線となる第１のメモリ
セルアレイと、第２の機能を有する半導体メモリセルが
第１の方向にｋ個配列されてワード線となり、第２の方
向にｌ個配列されてビット線となる第２のメモリセルア
レイが同一基板上に存在し、第１のメモリセルアレイの
ビット線と第２のメモリセルアレイのビット線が共用さ
れることを特徴とする請求項５記載の半導体記憶装置に
よっても達成される。
【００３７】請求項５記載の半導体記憶装置では、各種
の周辺回路を第１のメモリセルアレイと第２のメモリセ
ルアレイで共有することができ、チップサイズを小さく
することができる。半導体記憶装置は、ｉの数とｋの数
が等しく、第１のメモリセルアレイの全てのビット線と
第２のメモリセルアレイの全てのビット線が共有される
請求項６記載の構成としてもよい。
の周辺回路を第１のメモリセルアレイと第２のメモリセ
ルアレイで共有することができ、チップサイズを小さく
することができる。半導体記憶装置は、ｉの数とｋの数
が等しく、第１のメモリセルアレイの全てのビット線と
第２のメモリセルアレイの全てのビット線が共有される
請求項６記載の構成としてもよい。
【００３８】請求項６記載の半導体記憶装置では、第１
のメモリセルアレイと第２のメモリセルアレイが全ての
ビット線を共有することが可能になる。半導体記憶装置
は、第２のメモリセルアレイの配列はｋ＝ｉ／ｎ、ｌ＝
ｍ＊ｎとなっており、第１のメモリセルアレイの全ての
ビット線と第２のメモリセルアレイの全てのビット線が
共有される請求項７記載の構成としてもよい。
のメモリセルアレイと第２のメモリセルアレイが全ての
ビット線を共有することが可能になる。半導体記憶装置
は、第２のメモリセルアレイの配列はｋ＝ｉ／ｎ、ｌ＝
ｍ＊ｎとなっており、第１のメモリセルアレイの全ての
ビット線と第２のメモリセルアレイの全てのビット線が
共有される請求項７記載の構成としてもよい。
【００３９】請求項７記載の半導体記憶装置では、第１
のメモリセルのＸ方向の寸法と第２のメモリセルのＸ方
向の寸法が異なっていても、第１のメモリセルアレイと
第２のメモリセルアレイが全てのビット線を共有するこ
とが可能になる。半導体記憶装置は、第１の機能を有す
る半導体メモリセルは、一導電型半導体基板上に第１の
絶縁膜を介して設けられた第１のゲートと、該半導体基
板内に設けられたソースやドレインとして動作する反対
導電型の第１、第２の領域からなる単ゲートのトランジ
スタと、該半導体基板上に第２の絶縁膜を介して設けら
れた第２のゲートと、第２のゲート上に第３の絶縁膜を
介して設けられた第３のゲートと、該半導体基板内に設
けられたソースやドレインとして動作する第３、第４の
反対導電型領域よりなる第１の二重ゲートのトランジス
タとからなり、第２の機能を有する半導体メモリセル
は、該半導体基板上に第４の絶縁膜を介して設けられた
第４のゲートと、第４のゲート上に第５の絶縁膜を介し
て設けられた第５のゲートと、該半導体基板内にソース
やドレインとして動作する第５、第６の反対導電型領域
とからなる第２の二重ゲートのトランジスタよりなる請
求項８記載の構成としてもよい。
のメモリセルのＸ方向の寸法と第２のメモリセルのＸ方
向の寸法が異なっていても、第１のメモリセルアレイと
第２のメモリセルアレイが全てのビット線を共有するこ
とが可能になる。半導体記憶装置は、第１の機能を有す
る半導体メモリセルは、一導電型半導体基板上に第１の
絶縁膜を介して設けられた第１のゲートと、該半導体基
板内に設けられたソースやドレインとして動作する反対
導電型の第１、第２の領域からなる単ゲートのトランジ
スタと、該半導体基板上に第２の絶縁膜を介して設けら
れた第２のゲートと、第２のゲート上に第３の絶縁膜を
介して設けられた第３のゲートと、該半導体基板内に設
けられたソースやドレインとして動作する第３、第４の
反対導電型領域よりなる第１の二重ゲートのトランジス
タとからなり、第２の機能を有する半導体メモリセル
は、該半導体基板上に第４の絶縁膜を介して設けられた
第４のゲートと、第４のゲート上に第５の絶縁膜を介し
て設けられた第５のゲートと、該半導体基板内にソース
やドレインとして動作する第５、第６の反対導電型領域
とからなる第２の二重ゲートのトランジスタよりなる請
求項８記載の構成としてもよい。
【００４０】請求項８記載の半導体記憶装置では、第１
の半導体メモリセルとビット線との接続方法を変えるこ
とで第１のメモリセルアレイの記憶容量と第２のメモリ
セルアレイの記憶容量を配線工程で変更することが可能
になる。半導体記憶装置は、第２の反対導電型領域と第
３の反対導電型領域を電気的に接続し、ビット線には第
１の反対導電型領域と第５の反対導電型領域を接続する
請求項９記載の構成としてもよい。
の半導体メモリセルとビット線との接続方法を変えるこ
とで第１のメモリセルアレイの記憶容量と第２のメモリ
セルアレイの記憶容量を配線工程で変更することが可能
になる。半導体記憶装置は、第２の反対導電型領域と第
３の反対導電型領域を電気的に接続し、ビット線には第
１の反対導電型領域と第５の反対導電型領域を接続する
請求項９記載の構成としてもよい。
【００４１】請求項９記載の半導体記憶装置では、第１
の機能を有する半導体メモリセルは本来の第１の機能を
発揮するため、本記憶装置は第１の機能と第２の機能を
有する。半導体記憶装置は、ビット線には第３の反対導
電型領域と、第５の反対導電型領域を接続する請求項１
０記載の構成としてもよい。
の機能を有する半導体メモリセルは本来の第１の機能を
発揮するため、本記憶装置は第１の機能と第２の機能を
有する。半導体記憶装置は、ビット線には第３の反対導
電型領域と、第５の反対導電型領域を接続する請求項１
０記載の構成としてもよい。
【００４２】請求項１０記載の半導体記憶装置では、第
１の機能を有する半導体メモリセルは第２の機能を発揮
するため、本記憶装置は第２の機能のみを有することに
なる。半導体記憶装置は、第１の機能を有する半導体メ
モリセルにおいて、第２の反対導電型領域と第３の反対
導電型領域を電気的に接続しビット線には第１の反対導
電型領域を接続することと、ビット線に第３の反対導電
型領域を接続することを製造工程中に選択することが可
能なことを特徴とする請求項８記載の構成としてもよ
い。
１の機能を有する半導体メモリセルは第２の機能を発揮
するため、本記憶装置は第２の機能のみを有することに
なる。半導体記憶装置は、第１の機能を有する半導体メ
モリセルにおいて、第２の反対導電型領域と第３の反対
導電型領域を電気的に接続しビット線には第１の反対導
電型領域を接続することと、ビット線に第３の反対導電
型領域を接続することを製造工程中に選択することが可
能なことを特徴とする請求項８記載の構成としてもよ
い。
【００４３】請求項１１記載の半導体記憶装置では、第
１の半導体メモリセルとビット線との接続方法を変える
ことで第１のメモリセルアレイの記憶容量と第２のメモ
リセルアレイの記憶容量を配線工程など製造工程の途中
で変更することが可能になる。 半導体記憶装置は、第
１のメモリセルアレイの少なくともひとつのビット線と
第２のメモリセルアレイの少なくとも１つのビット線が
共用される請求項１２記載の構成としてもよい。
１の半導体メモリセルとビット線との接続方法を変える
ことで第１のメモリセルアレイの記憶容量と第２のメモ
リセルアレイの記憶容量を配線工程など製造工程の途中
で変更することが可能になる。 半導体記憶装置は、第
１のメモリセルアレイの少なくともひとつのビット線と
第２のメモリセルアレイの少なくとも１つのビット線が
共用される請求項１２記載の構成としてもよい。
【００４４】請求項１２記載の半導体記憶装置では、第
１のメモリセルアレイと第２のメモリセルアレイが周期
的に一部のビット線を共有することができる。上記目的
はまた、第１の機能を有する半導体メモリセルを第１の
方向にｉ個配列してワード線となし、第２の方向にｊ個
配列してビット線となす第１のメモリセルアレイと、第
２の機能を有する半導体メモリセルを第１の方向にｋ個
配列してワード線となし、第２の方向にｌ個配列してビ
ット線となす第２のメモリセルアレイが同一基板上に存
在し、第１のメモリセルアレイのワード線と第２のメモ
リセルアレイのワード線が共用されることを特徴とする
請求項１３記載の半導体記憶装置によっても達成され
る。
１のメモリセルアレイと第２のメモリセルアレイが周期
的に一部のビット線を共有することができる。上記目的
はまた、第１の機能を有する半導体メモリセルを第１の
方向にｉ個配列してワード線となし、第２の方向にｊ個
配列してビット線となす第１のメモリセルアレイと、第
２の機能を有する半導体メモリセルを第１の方向にｋ個
配列してワード線となし、第２の方向にｌ個配列してビ
ット線となす第２のメモリセルアレイが同一基板上に存
在し、第１のメモリセルアレイのワード線と第２のメモ
リセルアレイのワード線が共用されることを特徴とする
請求項１３記載の半導体記憶装置によっても達成され
る。
【００４５】請求項１３記載の半導体記憶装置では、第
１のメモリセルアレイと第２のメモリセルアレイがワー
ド線を共有することができる。前期課題はまた、第１の
機能を有する半導体メモリセルと第２の機能を有する半
導体メモリセルが配置される半導体記憶装置において、
第１の機能を有する半導体メモリセルのアドレスと第２
の機能を有する半導体メモリセルアレイのアドレスが連
続していることを特徴とする請求項１４記載の半導体記
憶装置によっても達成される。
１のメモリセルアレイと第２のメモリセルアレイがワー
ド線を共有することができる。前期課題はまた、第１の
機能を有する半導体メモリセルと第２の機能を有する半
導体メモリセルが配置される半導体記憶装置において、
第１の機能を有する半導体メモリセルのアドレスと第２
の機能を有する半導体メモリセルアレイのアドレスが連
続していることを特徴とする請求項１４記載の半導体記
憶装置によっても達成される。
【００４６】請求項１４記載の半導体記憶装置では、高
速消去可能なメモリセルと通常のメモリセルを連続した
アドレス空間に配置できる。上記目的はまた、第１の機
能を有する半導体メモリセルと第２の機能を有する半導
体メモリセルが存在する半導体記憶装置において、第１
の機能を有する半導体メモリセルを駆動するワード線デ
コーダと第２の機能を有する半導体メモリセルを駆動す
るワード線デコーダが同一であることを特徴とする請求
項１５記載の半導体記憶装置によって達成される。
速消去可能なメモリセルと通常のメモリセルを連続した
アドレス空間に配置できる。上記目的はまた、第１の機
能を有する半導体メモリセルと第２の機能を有する半導
体メモリセルが存在する半導体記憶装置において、第１
の機能を有する半導体メモリセルを駆動するワード線デ
コーダと第２の機能を有する半導体メモリセルを駆動す
るワード線デコーダが同一であることを特徴とする請求
項１５記載の半導体記憶装置によって達成される。
【００４７】請求項１５記載の半導体記憶装置では、高
速消去可能なメモリセルと通常のメモリセルがワードデ
コーダを共有することができる。上記目的はまた、第１
の機能を有する半導体メモリセルと、第２の機能を有す
る半導体メモリセルが存在する半導体記憶装置におい
て、第１の機能を有する半導体メモリセルを駆動するワ
ード線デコーダと第２の機能を有する半導体メモリセル
を駆動するワード線デコーダが、デコーディング部を共
用していることを特徴とする請求項１６記載の半導体記
憶装置によって達成される。
速消去可能なメモリセルと通常のメモリセルがワードデ
コーダを共有することができる。上記目的はまた、第１
の機能を有する半導体メモリセルと、第２の機能を有す
る半導体メモリセルが存在する半導体記憶装置におい
て、第１の機能を有する半導体メモリセルを駆動するワ
ード線デコーダと第２の機能を有する半導体メモリセル
を駆動するワード線デコーダが、デコーディング部を共
用していることを特徴とする請求項１６記載の半導体記
憶装置によって達成される。
【００４８】請求項１６記載の半導体記憶装置では、高
速消去可能なメモリセルと通常のメモリセルが一部の回
路（デコーディング部）を共有することができる。
速消去可能なメモリセルと通常のメモリセルが一部の回
路（デコーディング部）を共有することができる。
【００４９】
【発明の実施の形態】上記目的を達成するためには、す
なわち従来のメモリセルＭＣ１で構成される半導体記憶
部とメモリセルＭＣ２で構成される半導体記憶部とで周
辺回路を共有するためには、メモリセルＭＣＩで構成さ
れる半導体記憶部とメモリセルＭＣ２で構成される半導
体記憶部を同じ電圧で動作させればよい。実際、メモリ
セルＭＣ１のスタックト・ゲート・トランジスタＳＧＴ
もメモリセルＭＣ２のスタックト・ゲート・トランジス
タＳＧＴも全く同じ構造と寸法であれば、全く同じ電圧
で動作させることができる。ただ、メモリセルＭＣ１の
スタックト・ゲート・トランジスタＳＧＴとメモリセル
ＭＣ２のスタックト・ゲート・トランジスタＳＧＴが全
く同じ構造、同じ寸法の場合、上記のように同じ電圧で
動作させると、過剰消去の問題がなくなるので消去レベ
ルの検出を繰り返す必要がなくなり、メモリセルＭＣ１
の消去速度はある程度は短くなるものの、大幅には短く
ならない。そこで、メモリセルＭＣ１のスタックト・ゲ
ート・トランジスタＳＧＴの容量ＣｃｆをメモリセルＭ
Ｃ２のそれより大きくし、メモリセルＭＣ１の消去をよ
り高速にする方法が考えられる。容量Ｃｃｆを大きくす
る手段としては、メモリセルＭＣ１のＣＧ−ＦＧ間の絶
縁体に、メモリセルＭＣ２のそれより誘電率の高いもの
を使えば、同一寸法で消去速度の改善が可能である。ま
た、図９のようにメモリセルＭＣ１のトランジスタＴｒ
Ｎのフローティング・ゲートＦＧの幅を広げればプロセ
スに変更や追加なしに容量Ｃｃｆを大きくすることがで
きる。なお図９中、図４および図６と同一構成部分には
同一符号を付し、その説明は省略する。以上のように、
メモリセルＭＣ１のスタックト・ゲート・トランジスタ
ＳＧＴもメモリセルＭＣ２のスタックト・ゲート・トラ
ンジスタＳＧＴも同じ電圧で動作させ、かつメモリセル
ＭＣ１の方だけを高速で消去することができる。さら
に、メモリセルＭＣ１のトランジスタＴｒＳもこれらの
スタックト・ゲート・トランジスタＳＧＴと同じ電圧で
動作させることができる。また、メモリセルＭＣ１のト
ランジスタＴｒＳのゲートとトランジスタＴｒＮのコン
トロール・ゲートＣＧを電気的に接続することが考えら
れる。
なわち従来のメモリセルＭＣ１で構成される半導体記憶
部とメモリセルＭＣ２で構成される半導体記憶部とで周
辺回路を共有するためには、メモリセルＭＣＩで構成さ
れる半導体記憶部とメモリセルＭＣ２で構成される半導
体記憶部を同じ電圧で動作させればよい。実際、メモリ
セルＭＣ１のスタックト・ゲート・トランジスタＳＧＴ
もメモリセルＭＣ２のスタックト・ゲート・トランジス
タＳＧＴも全く同じ構造と寸法であれば、全く同じ電圧
で動作させることができる。ただ、メモリセルＭＣ１の
スタックト・ゲート・トランジスタＳＧＴとメモリセル
ＭＣ２のスタックト・ゲート・トランジスタＳＧＴが全
く同じ構造、同じ寸法の場合、上記のように同じ電圧で
動作させると、過剰消去の問題がなくなるので消去レベ
ルの検出を繰り返す必要がなくなり、メモリセルＭＣ１
の消去速度はある程度は短くなるものの、大幅には短く
ならない。そこで、メモリセルＭＣ１のスタックト・ゲ
ート・トランジスタＳＧＴの容量ＣｃｆをメモリセルＭ
Ｃ２のそれより大きくし、メモリセルＭＣ１の消去をよ
り高速にする方法が考えられる。容量Ｃｃｆを大きくす
る手段としては、メモリセルＭＣ１のＣＧ−ＦＧ間の絶
縁体に、メモリセルＭＣ２のそれより誘電率の高いもの
を使えば、同一寸法で消去速度の改善が可能である。ま
た、図９のようにメモリセルＭＣ１のトランジスタＴｒ
Ｎのフローティング・ゲートＦＧの幅を広げればプロセ
スに変更や追加なしに容量Ｃｃｆを大きくすることがで
きる。なお図９中、図４および図６と同一構成部分には
同一符号を付し、その説明は省略する。以上のように、
メモリセルＭＣ１のスタックト・ゲート・トランジスタ
ＳＧＴもメモリセルＭＣ２のスタックト・ゲート・トラ
ンジスタＳＧＴも同じ電圧で動作させ、かつメモリセル
ＭＣ１の方だけを高速で消去することができる。さら
に、メモリセルＭＣ１のトランジスタＴｒＳもこれらの
スタックト・ゲート・トランジスタＳＧＴと同じ電圧で
動作させることができる。また、メモリセルＭＣ１のト
ランジスタＴｒＳのゲートとトランジスタＴｒＮのコン
トロール・ゲートＣＧを電気的に接続することが考えら
れる。
【００５０】図１０のようにトランジスタＴｒＳのソー
ス領域とトランジスタＴｒＮのドレイン領域を一体化す
ることも可能である。これによって半導体記憶装置を小
型化することができる。なお図１０中、図４と同一構成
部分には同一符号を付しその説明は省略する。こうし
て、機能の異なる半導体メモリセルアレイを同一チップ
に混在させることが可能になる。実際のメモリセルアレ
イの実施例が図１１である。トランジスタＳＴ000 、Ｓ
ＧＴ000 、ＳＴ001 、ＳＧＴ001 、ＳＴ100 、ＳＧＴ10
0 、ＳＴ101 、ＳＧＴ101 が高速消去可能なフラッシュ
メモリ部を構成する。トランジスタＳＧＴ010 、ＳＧＴ
011 、ＳＧＴ110 、ＳＧＴ111 は通常のフラッシュメモ
リ部を構成する。ＳＷｙ０、ＳＷｙ１、ＳＷｓｂｙ０
０、ＳＷｓｂｙ１０、ＳＷｓｂｙ０１、ＳＷｓｂｙ１１
はスイッチ（現実にはＭＩＳトランジスタ）である。ト
ランジスタＳＴ000 とＳＴ001 のドレインはサブビット
線ＳＢＴＬ00に共通に接続され、トランジスタＳＴ100
とＳＴ101 のドレインはサブビット線ＳＢＬ10に共通に
接続され、トランジスタＳＧＴ010 とＳＧＴ011 のドレ
インはサブビット線ＳＢＴＬ01に共通に接続され、トラ
ンジスタＳＧＴ110 とＳＧＴ111 のドレインはサブビッ
ト線ＳＢＬ11に共通に接続される。さらに、ビット線Ｓ
ＢＴＬ00はスイッチＳＷｓｂｙ00を介してグローバルビ
ット線ＧＢＴＬ0 に接続され、サブビット線ＳＢＴＬ01
はスイッチＳＷｓｂｙ01を介してグローバルビット線Ｇ
ＢＴＬ0 に接続され、サブビット線ＳＢＴＬ10はスイッ
チＳＷｓｂｙ10を介してグローバルビット線ＧＢＴＬ1
に接続され、サブビット線ＳＢＴＬ11はスイッチＳＷｓ
ｂｙ11を介してグローバルビット線ＧＢＴＬ1 に接続さ
れる。グローバルビット線ＧＢＴＬ0 はスイッチＳＷｙ
0 を介してバスＢＳＬに接続され、グローバルビット線
ＧＢＴＬ1 はスイッチＳＷｙ1 を介してバスＢＳＬに接
続される。このようなメモリセルアレイを構成すること
により、６Ｖ発生回路、電流検出回路、５Ｖ／０Ｖ切り
換え回路など、各種の周辺回路を高速消去可能フラッシ
ュメモリ部と通常のフラッシュメモリ部で共有すること
ができ、チップサイズを小さくすることが可能になる。
ス領域とトランジスタＴｒＮのドレイン領域を一体化す
ることも可能である。これによって半導体記憶装置を小
型化することができる。なお図１０中、図４と同一構成
部分には同一符号を付しその説明は省略する。こうし
て、機能の異なる半導体メモリセルアレイを同一チップ
に混在させることが可能になる。実際のメモリセルアレ
イの実施例が図１１である。トランジスタＳＴ000 、Ｓ
ＧＴ000 、ＳＴ001 、ＳＧＴ001 、ＳＴ100 、ＳＧＴ10
0 、ＳＴ101 、ＳＧＴ101 が高速消去可能なフラッシュ
メモリ部を構成する。トランジスタＳＧＴ010 、ＳＧＴ
011 、ＳＧＴ110 、ＳＧＴ111 は通常のフラッシュメモ
リ部を構成する。ＳＷｙ０、ＳＷｙ１、ＳＷｓｂｙ０
０、ＳＷｓｂｙ１０、ＳＷｓｂｙ０１、ＳＷｓｂｙ１１
はスイッチ（現実にはＭＩＳトランジスタ）である。ト
ランジスタＳＴ000 とＳＴ001 のドレインはサブビット
線ＳＢＴＬ00に共通に接続され、トランジスタＳＴ100
とＳＴ101 のドレインはサブビット線ＳＢＬ10に共通に
接続され、トランジスタＳＧＴ010 とＳＧＴ011 のドレ
インはサブビット線ＳＢＴＬ01に共通に接続され、トラ
ンジスタＳＧＴ110 とＳＧＴ111 のドレインはサブビッ
ト線ＳＢＬ11に共通に接続される。さらに、ビット線Ｓ
ＢＴＬ00はスイッチＳＷｓｂｙ00を介してグローバルビ
ット線ＧＢＴＬ0 に接続され、サブビット線ＳＢＴＬ01
はスイッチＳＷｓｂｙ01を介してグローバルビット線Ｇ
ＢＴＬ0 に接続され、サブビット線ＳＢＴＬ10はスイッ
チＳＷｓｂｙ10を介してグローバルビット線ＧＢＴＬ1
に接続され、サブビット線ＳＢＴＬ11はスイッチＳＷｓ
ｂｙ11を介してグローバルビット線ＧＢＴＬ1 に接続さ
れる。グローバルビット線ＧＢＴＬ0 はスイッチＳＷｙ
0 を介してバスＢＳＬに接続され、グローバルビット線
ＧＢＴＬ1 はスイッチＳＷｙ1 を介してバスＢＳＬに接
続される。このようなメモリセルアレイを構成すること
により、６Ｖ発生回路、電流検出回路、５Ｖ／０Ｖ切り
換え回路など、各種の周辺回路を高速消去可能フラッシ
ュメモリ部と通常のフラッシュメモリ部で共有すること
ができ、チップサイズを小さくすることが可能になる。
【００５１】また図１２は図１１に示すメモリセルアレ
イを含む４メガビットのフラッシュメモリの全体構成を
示す図である。図１２において、命令デコード回路５０
４は制御回路５０３の制御のもとにＡ00からＡ180 によ
って供給される命令をデコードする。状態制御回路５０
５はデコードされた命令に基づき９Ｖ発生回路５０６、
−１０Ｖ発生回路５０７、６Ｖ発生回路５０８、５Ｖ／
０Ｖ切り換え回路５０９の状態を制御する。Ｘデコーダ
回路５１０はＡ110 からＡ180 のアドレス信号をデコー
ドし制御回路５０３、９Ｖ発生回路５０６および−１０
Ｖ発生回路５０７からの信号を基に、ワード線に所定の
電圧を供給する。ブロック選択デコーダ５１１はＡ80か
らＡ100 のアドレス信号をデコードし制御回路５０３、
９Ｖ発生回路５０６からの信号を基にサブビット線と消
去ブロックを選択する。Ｙデコーダ回路５１２はＡ00か
らＡ70のアドレス信号をデコードし制御回路５０３、９
Ｖ発生回路５０６からの信号を基に、グローバルビット
線を選択する。センスアンプ＋書き込み回路５１３はメ
モリセルに書き込まれたデータを検出するとともに書き
込みを行なうための回路である。５１４は複数の消去ブ
ロックからなるメモリ部で、各消去ブロックは図１１に
示したような構成を有する。
イを含む４メガビットのフラッシュメモリの全体構成を
示す図である。図１２において、命令デコード回路５０
４は制御回路５０３の制御のもとにＡ00からＡ180 によ
って供給される命令をデコードする。状態制御回路５０
５はデコードされた命令に基づき９Ｖ発生回路５０６、
−１０Ｖ発生回路５０７、６Ｖ発生回路５０８、５Ｖ／
０Ｖ切り換え回路５０９の状態を制御する。Ｘデコーダ
回路５１０はＡ110 からＡ180 のアドレス信号をデコー
ドし制御回路５０３、９Ｖ発生回路５０６および−１０
Ｖ発生回路５０７からの信号を基に、ワード線に所定の
電圧を供給する。ブロック選択デコーダ５１１はＡ80か
らＡ100 のアドレス信号をデコードし制御回路５０３、
９Ｖ発生回路５０６からの信号を基にサブビット線と消
去ブロックを選択する。Ｙデコーダ回路５１２はＡ00か
らＡ70のアドレス信号をデコードし制御回路５０３、９
Ｖ発生回路５０６からの信号を基に、グローバルビット
線を選択する。センスアンプ＋書き込み回路５１３はメ
モリセルに書き込まれたデータを検出するとともに書き
込みを行なうための回路である。５１４は複数の消去ブ
ロックからなるメモリ部で、各消去ブロックは図１１に
示したような構成を有する。
【００５２】図１３は高速消去可能なフラッシュメモリ
と通常のフラッシュメモリを混在させる本発明による第
１の方法を示す図である。図１３において点線で示す部
分は図４に示すメモリセルまたは図１０に示す本発明に
よる高速消去フラッシュメモリセルであり、一点鎖線で
示す部分は図１に示す通常のフラッシュメモリセルであ
る。図１３に示すように単ゲート・トランジスタとスタ
ックト・ゲート・トランジスタＳＧＴで構成される高速
消去フラッシュメモリメモリセルのＸ方向のサイズと、
スタックト・ゲート・トランジスタのみで構成される通
常のフラッシュメモリセルのＸ方向のサイズが同じであ
れば、容易に全てのグローバルビット線を共有すること
が可能になる。
と通常のフラッシュメモリを混在させる本発明による第
１の方法を示す図である。図１３において点線で示す部
分は図４に示すメモリセルまたは図１０に示す本発明に
よる高速消去フラッシュメモリセルであり、一点鎖線で
示す部分は図１に示す通常のフラッシュメモリセルであ
る。図１３に示すように単ゲート・トランジスタとスタ
ックト・ゲート・トランジスタＳＧＴで構成される高速
消去フラッシュメモリメモリセルのＸ方向のサイズと、
スタックト・ゲート・トランジスタのみで構成される通
常のフラッシュメモリセルのＸ方向のサイズが同じであ
れば、容易に全てのグローバルビット線を共有すること
が可能になる。
【００５３】また、仮に単ゲートのトランジスタとスタ
ックト・ゲート・トランジスタＳＧＴで構成される高速
消去フラッシュメモリメモリセルのＸ方向のサイズがス
タックト・ゲート・トランジスタＳＧＴのみで構成され
る通常のフラッシュメモリメモリセルのＸ方向のサイズ
より大きくても、図１４のように配置すれば必ず全ての
ビット線を共有することが可能である。図１４において
点線で示す部分は図５に示すゲート幅を広くした高速消
去フラッシュメモリセルであり一点鎖線で示す部分は図
１に示す通常のフラッシュメモリである。
ックト・ゲート・トランジスタＳＧＴで構成される高速
消去フラッシュメモリメモリセルのＸ方向のサイズがス
タックト・ゲート・トランジスタＳＧＴのみで構成され
る通常のフラッシュメモリメモリセルのＸ方向のサイズ
より大きくても、図１４のように配置すれば必ず全ての
ビット線を共有することが可能である。図１４において
点線で示す部分は図５に示すゲート幅を広くした高速消
去フラッシュメモリセルであり一点鎖線で示す部分は図
１に示す通常のフラッシュメモリである。
【００５４】さらに、図１５のように、高速消去フラッ
シュリメモリセルとサブビット線との接続方法を変える
ことで、高速消去フラッシュメモリの記憶容量と通常の
フラッシュメモリの記憶容量を配線工程で変更すること
も可能になる。なお図１５において点線で示す部分は図
４に示すメモリセルまたは図１０に示す本発明による高
速消去フラッシュメモリであり、一点鎖線で示す部分は
図１に示す通常のフラッシュメモリである。
シュリメモリセルとサブビット線との接続方法を変える
ことで、高速消去フラッシュメモリの記憶容量と通常の
フラッシュメモリの記憶容量を配線工程で変更すること
も可能になる。なお図１５において点線で示す部分は図
４に示すメモリセルまたは図１０に示す本発明による高
速消去フラッシュメモリであり、一点鎖線で示す部分は
図１に示す通常のフラッシュメモリである。
【００５５】図１５（ａ）と（ｂ）は全く同じメモリセ
ルの配置を示すが、メモリセルとビット線の接続方法が
異なっている。図１５（ａ）は２個のメモリセルが高速
消去フラッシュメモリを構成し、２個のメモリセルが通
常のフラッシュメモリを構成しているが、（ｂ）では４
個のメモリセルの全てが通常のフラッシュメモリを構成
している。すなわち図１５（ｂ）では単ゲート・トラン
ジスタは機能していない。このような構成にすれば同様
な半導体記憶装置製造工程から、通常のフラッシュメモ
リのみで構成された半導体半導体記憶装置および通常の
フラッシュメモリと高速消去フラッシュメモリを混在さ
せた半導体記憶装置の２種類の記憶装置を製造すること
ができる。あるいは、通常のフラッシュメモリと高速消
去フラッシュメモリの容量を変更することも可能にな
る。
ルの配置を示すが、メモリセルとビット線の接続方法が
異なっている。図１５（ａ）は２個のメモリセルが高速
消去フラッシュメモリを構成し、２個のメモリセルが通
常のフラッシュメモリを構成しているが、（ｂ）では４
個のメモリセルの全てが通常のフラッシュメモリを構成
している。すなわち図１５（ｂ）では単ゲート・トラン
ジスタは機能していない。このような構成にすれば同様
な半導体記憶装置製造工程から、通常のフラッシュメモ
リのみで構成された半導体半導体記憶装置および通常の
フラッシュメモリと高速消去フラッシュメモリを混在さ
せた半導体記憶装置の２種類の記憶装置を製造すること
ができる。あるいは、通常のフラッシュメモリと高速消
去フラッシュメモリの容量を変更することも可能にな
る。
【００５６】このような可変性は、生産性の向上に大き
く寄与する。なお、現実には全てのビット線を共有する
ことが必須の要件ではない。図１６のように、周期的に
１部のビット線を共有することも考えられる。上記のよ
うなビット線の共有ばかりではなく、図１７のように、
ワード線を共有する構成も考えられる。なお図１７にお
いて一点鎖線で示す部分は通常のフラッシュメモリセル
であり、点線で示す部分が高速消去フラッシュメモリセ
ルである。
く寄与する。なお、現実には全てのビット線を共有する
ことが必須の要件ではない。図１６のように、周期的に
１部のビット線を共有することも考えられる。上記のよ
うなビット線の共有ばかりではなく、図１７のように、
ワード線を共有する構成も考えられる。なお図１７にお
いて一点鎖線で示す部分は通常のフラッシュメモリセル
であり、点線で示す部分が高速消去フラッシュメモリセ
ルである。
【００５７】また、図１１のようなセルアレイの場合、
トランジスタＳＴ000 とトランジスタＳＧＴ000 をアド
レス＃０番地、トランジスタＳＴ100 とトランジスタＳ
ＧＴ100 をアドレス＃ｌ番地、トランジスタＳＴ001 と
トランジスタＳＧＴ001 をアドレス＃２番地、トランジ
スタＳＴ101 とトランジスタＳＧＴ101 をアドレス＃３
番地、トランジスタＳＧＴ010 をアドレス＃４番地、ト
ランジスタＳＧＴ110をアドレス＃５番地、トランジス
タＳＧＴ011 をアドレス＃６番地、トランジスタＳＧＴ
111 をアドレス＃７番地というようにアクセスできる。
すなわち、高速消去フラッシュメモリ部と通常のフラッ
シュメモリ部を連続したアドレス空問に配置できる。従
来は、機能の異なるメモリセルアレイは制御端子により
選択していたので、使い勝手を向上できる。
トランジスタＳＴ000 とトランジスタＳＧＴ000 をアド
レス＃０番地、トランジスタＳＴ100 とトランジスタＳ
ＧＴ100 をアドレス＃ｌ番地、トランジスタＳＴ001 と
トランジスタＳＧＴ001 をアドレス＃２番地、トランジ
スタＳＴ101 とトランジスタＳＧＴ101 をアドレス＃３
番地、トランジスタＳＧＴ010 をアドレス＃４番地、ト
ランジスタＳＧＴ110をアドレス＃５番地、トランジス
タＳＧＴ011 をアドレス＃６番地、トランジスタＳＧＴ
111 をアドレス＃７番地というようにアクセスできる。
すなわち、高速消去フラッシュメモリ部と通常のフラッ
シュメモリ部を連続したアドレス空問に配置できる。従
来は、機能の異なるメモリセルアレイは制御端子により
選択していたので、使い勝手を向上できる。
【００５８】図１１や図１７では、メモリセルＭＣ１と
メモリセルＭＣ２がビット線やワード線を共有すること
でメモリセルアレイを動作させる周辺回路も共通に使
え、チップサイズを小さくする手段を示した。このよう
な手段とは別に、図１８のような手段も考えられる。メ
モリセルＭＣ１とメモリセルＭＣ２のワード線が全く同
じ電圧でよい場合（高速消去可能なメモリセルの単ゲー
トのトランジスタのゲートとスタックト・ゲート・トラ
ンジスタのコントロール・ゲートを電気的に接続する場
合）、図１８のように、ワード線デコーダをメモリセル
ＭＣ１とメモリセルＭＣ２で共有することが可能であ
る。図１８におけるワード線デコーダは図１２における
Ｘデコーダに相当する。デコーディング部６０３から供
給される信号はバッファ６０４及び電圧変換回路６０５
を介してＭＣ１およびＭＣ２に共通に供給される。図１
９は図１８の方法の具体例を示す図である。図１９
（Ａ）に示す通り、ワード線デコーダは５Ｖ電源、９Ｖ
発生回路、−１０Ｖ回路からの信号に応じてワード線に
供給する電圧を選択する電圧変換回路６０５を有する。
図１８、図１９（Ａ）に示す例ではメモリセルＭＣ１お
よびＭＣ２がデコーディング部６０３だけでなくバッフ
ァ６０４及び電圧変換回路６０５も共有するものであ
る。選択・非選択の時にそれぞれワード線に出力される
電圧は図１９（Ｂ）に示す通りである。
メモリセルＭＣ２がビット線やワード線を共有すること
でメモリセルアレイを動作させる周辺回路も共通に使
え、チップサイズを小さくする手段を示した。このよう
な手段とは別に、図１８のような手段も考えられる。メ
モリセルＭＣ１とメモリセルＭＣ２のワード線が全く同
じ電圧でよい場合（高速消去可能なメモリセルの単ゲー
トのトランジスタのゲートとスタックト・ゲート・トラ
ンジスタのコントロール・ゲートを電気的に接続する場
合）、図１８のように、ワード線デコーダをメモリセル
ＭＣ１とメモリセルＭＣ２で共有することが可能であ
る。図１８におけるワード線デコーダは図１２における
Ｘデコーダに相当する。デコーディング部６０３から供
給される信号はバッファ６０４及び電圧変換回路６０５
を介してＭＣ１およびＭＣ２に共通に供給される。図１
９は図１８の方法の具体例を示す図である。図１９
（Ａ）に示す通り、ワード線デコーダは５Ｖ電源、９Ｖ
発生回路、−１０Ｖ回路からの信号に応じてワード線に
供給する電圧を選択する電圧変換回路６０５を有する。
図１８、図１９（Ａ）に示す例ではメモリセルＭＣ１お
よびＭＣ２がデコーディング部６０３だけでなくバッフ
ァ６０４及び電圧変換回路６０５も共有するものであ
る。選択・非選択の時にそれぞれワード線に出力される
電圧は図１９（Ｂ）に示す通りである。
【００５９】電圧が異なる場合は、図２０のように、１
部の回路（デコーディング部６０３）を共有することも
考えられる。共有されたデコーディング部６０３から出
力された信号はバッファ１６０４及び電圧変換回路１６
０５を介してＭＣ２に供給され、バッファ２６０４及び
電圧変換回路２６０５を介してＭＣ１に供給される。図
２１は図２０の方法の具体例を示す図である。図２１
（Ａ）に示すとおり、デコーディング部６０３から出力
される信号および５Ｖ電源、９Ｖ発生回路、−１０Ｖ回
路からの信号に応じて、電圧変換回路１６０５は通常の
フラッシュメモリのワード線に供給する電圧を選択す
る。同様に電圧変換回路２６０５は、デコーディング部
６０３から出力される信号および５Ｖ電源、９Ｖ発生回
路、−１０Ｖ回路からの信号に応じて高速消去フラッシ
ュメモリのワード線に供給する電圧を選択する。選択・
非選択の時にそれぞれワード線に出力される電圧は図２
１（Ｂ）に示す通りである。
部の回路（デコーディング部６０３）を共有することも
考えられる。共有されたデコーディング部６０３から出
力された信号はバッファ１６０４及び電圧変換回路１６
０５を介してＭＣ２に供給され、バッファ２６０４及び
電圧変換回路２６０５を介してＭＣ１に供給される。図
２１は図２０の方法の具体例を示す図である。図２１
（Ａ）に示すとおり、デコーディング部６０３から出力
される信号および５Ｖ電源、９Ｖ発生回路、−１０Ｖ回
路からの信号に応じて、電圧変換回路１６０５は通常の
フラッシュメモリのワード線に供給する電圧を選択す
る。同様に電圧変換回路２６０５は、デコーディング部
６０３から出力される信号および５Ｖ電源、９Ｖ発生回
路、−１０Ｖ回路からの信号に応じて高速消去フラッシ
ュメモリのワード線に供給する電圧を選択する。選択・
非選択の時にそれぞれワード線に出力される電圧は図２
１（Ｂ）に示す通りである。
【００６０】以上、本発明を実施例により説明したが、
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で種々の変形及び改良が可能であることは
言うまでもない。たとえば異なる機能のメモリセル間で
ビット線やワード線を共有する技術はフラッシュメモリ
と高速消去フラッシュメモリに限定されない。ＤＲＡ
Ｍ、ＳＲＡＭ、マスクＲＯＭ、フラッシュメモリなどの
種々のメモリセルに適用可能である。
本発明はこれらの実施例に限定されるものではなく、本
発明の範囲内で種々の変形及び改良が可能であることは
言うまでもない。たとえば異なる機能のメモリセル間で
ビット線やワード線を共有する技術はフラッシュメモリ
と高速消去フラッシュメモリに限定されない。ＤＲＡ
Ｍ、ＳＲＡＭ、マスクＲＯＭ、フラッシュメモリなどの
種々のメモリセルに適用可能である。
【００６１】
【発明の効果】請求項１記載の発明によれば、第１の半
導体メモリセルを構成する第１の二重ゲートのトランジ
スタと第２の半導体メモリセルを構成する第２の二重ゲ
ートのトランジスタを同じ電圧で動作させ、かつ第１の
半導体メモリセルの方だけを高速で消去することができ
る。
導体メモリセルを構成する第１の二重ゲートのトランジ
スタと第２の半導体メモリセルを構成する第２の二重ゲ
ートのトランジスタを同じ電圧で動作させ、かつ第１の
半導体メモリセルの方だけを高速で消去することができ
る。
【００６２】請求項２記載の発明によれば、請求項１の
発明の特徴に加えて、第１の半導体メモリセルの単ゲー
トのトランジスタも第１の二重ゲートのトランジスタお
よび第２の二重ゲートのトランジスタと同じ電圧で動作
させることができる。請求項３記載の発明によれば、単
ゲートのトランジスタの第１のゲートと第１の二重ゲー
トのトランジスタの第３のゲートを電気的に接続するこ
とによって回路構成が簡単になる。
発明の特徴に加えて、第１の半導体メモリセルの単ゲー
トのトランジスタも第１の二重ゲートのトランジスタお
よび第２の二重ゲートのトランジスタと同じ電圧で動作
させることができる。請求項３記載の発明によれば、単
ゲートのトランジスタの第１のゲートと第１の二重ゲー
トのトランジスタの第３のゲートを電気的に接続するこ
とによって回路構成が簡単になる。
【００６３】請求項４記載の発明によれば、単ゲートの
トランジスタのソース領域と第１の二重ゲートのトラン
ジスタのドレイン領域が一体化され半導体記憶装置を小
型化することができる。請求項５記載の発明によれば、
各種の周辺回路を第１のメモリセルアレイと第２のメモ
リセルアレイで共有することができ、チップサイズを小
さくすることができる。
トランジスタのソース領域と第１の二重ゲートのトラン
ジスタのドレイン領域が一体化され半導体記憶装置を小
型化することができる。請求項５記載の発明によれば、
各種の周辺回路を第１のメモリセルアレイと第２のメモ
リセルアレイで共有することができ、チップサイズを小
さくすることができる。
【００６４】請求項６記載の発明によれば、第１のメモ
リセルアレイと第２のメモリセルアレイが全てのビット
線を共有することが可能になる。請求項７記載の発明に
よれば、第１のメモリセルアレイと第２のメモリセルア
レイが全てのビット線を共有することが可能になる。請
求項８、９、１０および１１記載の発明によれば、第１
の半導体メモリセルとビット線との接続方法を変えるこ
とで第１のメモリセルアレイの記憶容量と第２のメモリ
セルアレイの記憶容量を製造工程の途中で変更すること
が可能になる。 請求項１２記載の発明によれば、第１
のメモリセルアレイと第２のメモリセルアレイが周期的
に一部のビット線を共有することができる。
リセルアレイと第２のメモリセルアレイが全てのビット
線を共有することが可能になる。請求項７記載の発明に
よれば、第１のメモリセルアレイと第２のメモリセルア
レイが全てのビット線を共有することが可能になる。請
求項８、９、１０および１１記載の発明によれば、第１
の半導体メモリセルとビット線との接続方法を変えるこ
とで第１のメモリセルアレイの記憶容量と第２のメモリ
セルアレイの記憶容量を製造工程の途中で変更すること
が可能になる。 請求項１２記載の発明によれば、第１
のメモリセルアレイと第２のメモリセルアレイが周期的
に一部のビット線を共有することができる。
【００６５】請求項１３記載の発明によれば、第１のメ
モリセルアレイと第２のメモリセルアレイがワード線を
共有することができる。請求項１４記載の発明によれ
ば、高速消去可能なメモリセルと通常のメモリセルを連
続したアドレス空間に配置できる。請求項１５記載の発
明によれば、高速消去可能なメモリセルと通常のメモリ
セルがワードデコーダを共有することができる。
モリセルアレイと第２のメモリセルアレイがワード線を
共有することができる。請求項１４記載の発明によれ
ば、高速消去可能なメモリセルと通常のメモリセルを連
続したアドレス空間に配置できる。請求項１５記載の発
明によれば、高速消去可能なメモリセルと通常のメモリ
セルがワードデコーダを共有することができる。
【００６６】請求項１６記載の発明によれば、高速消去
可能なメモリセルと通常のメモリセルが一部の回路（デ
コーディング部）を共有することができる。
可能なメモリセルと通常のメモリセルが一部の回路（デ
コーディング部）を共有することができる。
【図１】ＳＧＴの上面図（Ａ）および断面図（Ｂ）
【図２】８ビットのフラッシュメモリのトランジスタお
よび周辺回路の一部を示す図
よび周辺回路の一部を示す図
【図３】４メガビットのフラッシュメモリの全体構成を
示す図
示す図
【図４】過剰消去の問題を解決したメモリセルの第１の
構成を示す図
構成を示す図
【図５】過剰消去の問題を解決したメモリセルの第２の
構成を示す図
構成を示す図
【図６】過剰消去の問題を解決したメモリセルと通常の
フラッシュメモリセルを混在させる構成を示す図
フラッシュメモリセルを混在させる構成を示す図
【図７】従来技術による異種メモリマトリクスセルの混
在を示す図（１）
在を示す図（１）
【図８】従来技術による異種メモリマトリクスセルの混
在を示す図（２）
在を示す図（２）
【図９】本発明によるメモリセルの第１の構成を示す図
【図１０】本発明によるメモリセルの第２の構成を示す
図。
図。
【図１１】本発明によるメモリセルアレイを示す図
【図１２】本発明によるフラッシュメモリの全体構成を
示す図
示す図
【図１３】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第１の方法を
示す図
ラッシュメモリを混在させる本発明による第１の方法を
示す図
【図１４】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第２の方法を
示す図
ラッシュメモリを混在させる本発明による第２の方法を
示す図
【図１５】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第３の方法を
示す図
ラッシュメモリを混在させる本発明による第３の方法を
示す図
【図１６】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第４の方法を
示す図
ラッシュメモリを混在させる本発明による第４の方法を
示す図
【図１７】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第５の方法を
示す図
ラッシュメモリを混在させる本発明による第５の方法を
示す図
【図１８】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第６の方法を
示す図
ラッシュメモリを混在させる本発明による第６の方法を
示す図
【図１９】図１８の方法の具体例を示す図
【図２０】高速消去可能なフラッシュメモリと通常のフ
ラッシュメモリを混在させる本発明による第７の方法
ラッシュメモリを混在させる本発明による第７の方法
【図２１】図２０の方法の具体例を示す図
１０１ 基板 １０２ ドレイン １０３ ソース １０４、１０６ 絶縁体 １０５ フローティング・ゲート １０７ コントロール・ゲート ２０１ ６Ｖ発生回路 ２０２ 電流検出回路 ２０３ ５Ｖ／０Ｖ切り換え回路 ３０１ 基板 ３０２ ドレイン ３０３ ソース ３０４、３０６ 絶縁体 ３０７ コントロール・ゲート ３０８ ドレイン ３０９ ソース ３１０ 絶縁体 ３１１ ゲート ３１２ ＴｒＳのソースとＴｒＮのドレインの接続部分 ５０１、５０２ 半導体記憶部 ６０３ デコ−ディング部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (16)
- 【請求項１】 第１のゲートと第１の反対導電型領域と
第２の反対導電型領域を有する単ゲートのトランジスタ
と、該単ゲートのトランジスタと同一チップ上に配され
第２のゲートと第３のゲートと第３の反対導電型領域と
第４の反対導電型領域を有する第１の二重ゲートのトラ
ンジスタからなり、該第１の二重ゲートのトランジスタ
の第２のゲートは電荷を蓄えることによってデータを記
憶し、単ゲートのトランジスタの第２の反対導電型領域
と該第１の二重ゲートのトランジスタの第３の反対導電
型領域が電気的に接続されてなることを特徴とする第１
の半導体メモリセルと、 第４のゲートと第５のゲートと第５の反対導電型領域と
第６の反対導電型領域を有する第２の二重ゲートのトラ
ンジスタからなる第２の半導体メモリセルからなる半導
体記憶装置であって、 第１の半導体メモリセルにおいては、 データ読出時は、第１のゲートは第１の電圧を受け取
り、第３のゲートは第２の電圧を受け取ることによって
第１の反対導電型領域と第４の反対導電型領域の問の電
流を検出し、 データ書込み時は、第１のゲートは第１の電圧より高い
第３の電圧を受け取り、第３のゲートは第２の電圧より
高い第４の電圧を受け取り、第１の反対導電型領域は第
５の電圧を受け取ることによって第２のゲートに電荷を
注入し、 データ消去時は、第３のゲートは第２の電圧より低い第
６の電圧を受け取り、第４の反対導電型領域は第７の電
圧を受け取ることによって第２のゲートから電荷を引き
抜き、 第２の半導体メモリセルにおいては、 データ読出時は、第５のゲートは第２の電圧と同じ値の
電圧を受け取ることによって第５の反対型導電領域と第
６の反対導電型領域の問の電流を検出し、 データ書込時は、第５のゲートは第４の電圧と同じ値の
電圧を受け取り、第５の反対導電型領域は第５の電圧と
同じ値の電圧を受け取ることによって第４のゲートに電
荷を注入し、 データ消去時は、第５のゲートは第６の電圧と同じ値の
電圧を受け取り、第６の反対型導電領域は第７の電圧と
同じ値の電圧を受け取ることによって第４のゲートから
電荷を引き抜くことを特徴とする半導体記憶装置。 - 【請求項２】 第１のゲートと第１の反対導電型領域と
第２の反対導電型領域を有する単ゲートのトランジスタ
と、単ゲートのトランジスタと同一チップ上に配され第
２のゲートと第３のゲートと第３の反対導電型領域と第
４の反対導電型領域を有する第１の二重ゲートのトラン
ジスタからなり、該第１の二重ゲートのトランジスタの
第２のゲートは電荷を蓄えることによってデータを記憶
し、単ゲートのトランジスタの第２の反対導電型領域と
該第１の二重ゲートのトランジスタの第３の反対導電型
領域が電気的に接続されてなることを特徴とする第１の
半導体メモリセルと、 第４のゲートと第５のゲートと第５の反対導電型領域と
第６の反対導電型領域を有する第２の二重ゲートのトラ
ンジスタからなる第２の半導体メモリセルからなる半導
体記憶装置であって、 第１の半導体メモリセルにおいて、 データ読出時は、第１のゲートと第３のゲートは第１の
電圧を受け取ることによって第１の反対導電型領域と第
４の反対導電型領域の間の電流を検出し、 データ書込み時は、第１のゲートと第３のゲートは第１
の電圧より高い第２の電圧を受け取り、第１の反対導電
型領域は第３の電圧を受け取ることによって第２のゲー
トに電荷を注入し、 データ消去時は、第３のゲートは第１の電圧より低い第
４の電圧を受け取り、第４の反対導電型領域は第５の電
圧を受け取ることによって第２のゲートから電荷を引き
抜き、 第２の半導体メモリセルにおいて、 データ読出時は、第５のゲートは第１の電圧と同じ値の
電圧を受け取ることによって第５の反対導電型領域と第
６の反対導電型領域の間の電流を検出し、 データ書込時は、第５のゲートは第２の電圧と同じ値の
電圧を受け取り、第５の反対導電型領域は第３の電圧と
同じ値の電圧を受け取ることによって第４のゲートに電
荷を注入し、 データ消去時は、第５のゲートは第４の電圧と同じ値の
電圧を受け取り、第６の反対導電型領域は第５の電圧と
同じ値の電圧を受け取ることによって第４のゲートから
電荷を引き抜くことを特徴とする半導体記憶装置。 - 【請求項３】 第１のゲートを有する単ゲートのトラン
ジスタと、単ゲートのトランジスタと同一チップ上に配
され第２のゲートおよび第３のゲートを有する第１の二
重ゲートのトランジスタからなり、該第１の二重ゲート
のトランジスタの第２のゲートは電荷を蓄えることによ
ってデータを記憶し、単ゲートのトランジスタのソース
と該第１の二重ゲートのトランジスタのドレインが電気
的に接続されてなることを特徴とする第１の半導体メモ
リセルと、 第４および第５のゲートを有する第２の二重ゲートのト
ランジスタからなる第２の半導体メモリセルからなる半
導体記憶装置であって、 第１の半導体メモリセルの第１のゲートと第３のゲート
が同電位にされていることを特徴とする半導体記憶装
置。 - 【請求項４】 第１のゲートを有する単ゲートのトラン
ジスタと、単ゲートのトランジスタと同一チップ上に配
され第２のゲートおよび第３のゲートを有する第１の二
重ゲートのトランジスタからなり、該第１の二重ゲート
のトランジスタの第２のゲートは電荷を蓄えることによ
ってデータを記憶し、単ゲートのトランジスタのソース
と該第１の二重ゲートのトランジスタのドレインが電気
的に接続されてなることを特徴とする第１の半導体メモ
リセルと、 第４および第５のゲートを有する第２の二重ゲートのト
ランジスタからなる第２の半導体メモリセルからなる半
導体記憶装置であって、 前記第１のゲートは、所定の電圧に基づいて該第１の該
二重ゲートのトランジスタにおける過剰消去による誤っ
た電流検出を禁止し、 該単ゲートのトランジスタは該半導体基板内に設けられ
たソースやドレインとして動作する反対導電型の第１、
第２の領域をさらに有し、該第１の二重ゲートのトラン
ジスタは該半導体基板内に設けられたソースやドレイン
として動作する反対導電型の第３、第４の半導体領域を
さらに有し、第２の反対導電型領域と第３の反対導電型
領域が電気的に接続され、該第２の二重ゲートのトラン
ジスタは該半導体基板内に設けられたソースやドレイン
として動作する反対導電型の第５、第６の領域をさらに
有するとともに、 第１の半導体メモリセルを構成する単ゲートのトランジ
スタの第２の反対導電型領域と、第１の二重ゲートのト
ランジスタの第３の反対導電型領域が一体になっている
ことを特徴とする半導体記憶装置。 - 【請求項５】 第１の機能を有する半導体メモリセルが
第１の方向にｉ個配列されてワード線となり、第２の方
向にｊ個配列されてビット線となる第１のメモリセルア
レイと、 第２の機能を有する半導体メモリセルが第１の方向にｋ
個配列されてワード線となり、第２の方向にｌ個配列さ
れてビット線となる第２のメモリセルアレイが同一基板
上に存在し、 第１のメモリセルアレイのビット線と第２のメモリセル
アレイのビット線が共用されることを特徴とする半導体
記憶装置。 - 【請求項６】 ｉの数とｋの数が等しく、 第１のメモリセルアレイの全てのビット線と第２のメモ
リセルアレイの全てのビット線が共有されることを特徴
とする請求項５記載の半導体記憶装置。 - 【請求項７】 第２のメモリセルアレイの配列はｋ＝ｉ
／ｎ、ｌ＝ｍ＊ｎとなっており、 第１のメモリセルアレイの全てのビット線と第２のメモ
リセルアレイの全てのビット線が共有されることを特徴
とする請求項５記載の半導体記憶装置。 - 【請求項８】 第１の機能を有する半導体メモリセル
は、 一導電型半導体基板上に第１の絶縁膜を介して設けられ
た第１のゲートと、該半導体基板内に設けられたソース
やドレインとして動作する反対導電型の第１、第２の領
域からなる単ゲートのトランジスタと、 該半導体基板上に第２の絶縁膜を介して設けられた第２
のゲートと、第２のゲート上に第３の絶縁膜を介して設
けられた第３のゲートと、該半導体基板内に設けられた
ソースやドレインとして動作する第３、第４の反対導電
型領域よりなる第１の二重ゲートのトランジスタとから
なり、 第２の機能を有する半導体メモリセルは、 該半導体基板上に第４の絶縁膜を介して設けられた第４
のゲートと、第４のゲート上に第５の絶縁膜を介して設
けられた第５のゲートと、該半導体基板内にソースやド
レインとして動作する第５、第６の反対導電型領域とか
らなる第２の二重ゲートのトランジスタよりなることを
特徴とする請求項５記載の半導体記憶装置。 - 【請求項９】 第２の反対導電型領域と第３の反対導電
型領域を電気的に接続し、 ビット線には第１の反対導電型領域と第５の反対導電型
領域を接続することを特徴とする請求項８記載の半導体
記憶装置。 - 【請求項１０】 ビット線には第３の反対導電型領域
と、第５の反対導電型領域を接続することを特徴とする
請求項８記載の半導体記憶装置。 - 【請求項１１】 第１の機能を有する半導体メモリセル
において、第２の反対導電型領域と第３の反対導電型領
域を電気的に接続しビット線には第１の反対導電型領域
を接続することと、ビット線に第３の反対導電型領域を
接続することを製造工程中に選択することが可能なこと
を特徴とする請求項８記載の半導体記憶装置。 - 【請求項１２】 第１のメモリセルアレイの少なくとも
ひとつのビット線と第２のメモリセルアレイの少なくと
も１つのビット線が共用されることを特徴とする請求項
５記載の半導体記憶装置。 - 【請求項１３】 第１の機能を有する半導体メモリセル
を第１の方向にｉ個配列してワード線となし、第２の方
向にｊ個配列してビット線となす第１のメモリセルアレ
イと、 第２の機能を有する半導体メモリセルを第１の方向にｋ
個配列してワード線となし、第２の方向にｌ個配列して
ビット線となす第２のメモリセルアレイが同一基板上に
存在し、 第１のメモリセルアレイのワード線と第２のメモリセル
アレイのワード線が共用されることを特徴とする半導体
記憶装置。 - 【請求項１４】 第１の機能を有する半導体メモリセル
と第２の機能を有する半導体メモリセルが配置される半
導体記憶装置において、 第１の機能を有する半導体メモリセルのアドレスと第２
の機能を有する半導体メモリセルアレイのアドレスが連
続していることを特徴とする半導体記憶装置。 - 【請求項１５】 第１の機能を有する半導体メモリセル
と第２の機能を有する半導体メモリセルが存在する半導
体記憶装置において、 第１の機能を有する半導体メモリセルを駆動するワード
線デコーダと第２の機能を有する半導体メモリセルを駆
動するワード線デコーダが同一であることを特徴とする
半導体記憶装置。 - 【請求項１６】 第１の機能を有する半導体メモリセル
と第２の機能を有する半導体メモリセルが存在する半導
体記憶装置において、 第１の機能を有する半導体メモリセルを駆動するワード
線デコーダと第２の機能を有する半導体メモリセルを駆
動するワード線デコーダが、デコーディング部を共用し
ていることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08230298A JP3737276B2 (ja) | 1997-04-25 | 1998-03-27 | 半導体記憶装置 |
| US09/064,842 US6115315A (en) | 1997-04-25 | 1998-04-23 | Semiconductor memory device adapted for large capacity and high-speed erasure |
| KR1019980014675A KR100295794B1 (ko) | 1997-04-25 | 1998-04-24 | 대용량및고속소거에적합한반도체메모리장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-109792 | 1997-04-25 | ||
| JP10979297 | 1997-04-25 | ||
| JP08230298A JP3737276B2 (ja) | 1997-04-25 | 1998-03-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117787A true JPH117787A (ja) | 1999-01-12 |
| JP3737276B2 JP3737276B2 (ja) | 2006-01-18 |
Family
ID=26423325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08230298A Expired - Fee Related JP3737276B2 (ja) | 1997-04-25 | 1998-03-27 | 半導体記憶装置 |
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|---|---|
| US (1) | US6115315A (ja) |
| JP (1) | JP3737276B2 (ja) |
| KR (1) | KR100295794B1 (ja) |
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|---|---|---|---|---|
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