JPH06314687A - 多層配線構造の半導体装置およびその製造方法 - Google Patents
多層配線構造の半導体装置およびその製造方法Info
- Publication number
- JPH06314687A JPH06314687A JP5104766A JP10476693A JPH06314687A JP H06314687 A JPH06314687 A JP H06314687A JP 5104766 A JP5104766 A JP 5104766A JP 10476693 A JP10476693 A JP 10476693A JP H06314687 A JPH06314687 A JP H06314687A
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- pattern
- lower conductive
- pillar
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
- H10W20/0633—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material using subtractive patterning of the conductive members
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
- H10W20/0693—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs by forming self-aligned vias
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 微細コンタクトの形成が可能であり、しかも
コンタクト部が微細化しても、接続不良などが生じない
信頼性の高い多層配線構造の半導体装置およびその製造
方法を提供すること。 【構成】 下部導電層２２ｂと上部導電層３４とが、ピ
ラー接続部２６ｂを介して接続してある多層配線構造を
有する半導体装置である。下部導電層２２ｂが、その上
に形成される補助導電層２４ｂの第１パターンと、ピラ
ー接続部２６ｂの第２パターンとの和によって決定され
るパターンを有する。ピラー接続部２６ｂおよび補助導
電層２４ｂが形成された下部導電層２２ｂの表面に、層
間絶縁層３２を成膜し、次に、ピラー接続部２６ｂの上
端部が露出するように、この層間絶縁層３２を選択的に
除去する。その後、この層間絶縁層３２の表面に、上部
導電層３４を成膜し、上部導電層３４をピラー接続部２
６ｂを通して下部導電層２２ｂに接続する。
コンタクト部が微細化しても、接続不良などが生じない
信頼性の高い多層配線構造の半導体装置およびその製造
方法を提供すること。 【構成】 下部導電層２２ｂと上部導電層３４とが、ピ
ラー接続部２６ｂを介して接続してある多層配線構造を
有する半導体装置である。下部導電層２２ｂが、その上
に形成される補助導電層２４ｂの第１パターンと、ピラ
ー接続部２６ｂの第２パターンとの和によって決定され
るパターンを有する。ピラー接続部２６ｂおよび補助導
電層２４ｂが形成された下部導電層２２ｂの表面に、層
間絶縁層３２を成膜し、次に、ピラー接続部２６ｂの上
端部が露出するように、この層間絶縁層３２を選択的に
除去する。その後、この層間絶縁層３２の表面に、上部
導電層３４を成膜し、上部導電層３４をピラー接続部２
６ｂを通して下部導電層２２ｂに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造の半導体
装置およびその製造方法に係り、さらに詳しくは、微細
コンタクトの形成が可能であり、しかもコンタクト部が
微細化しても、接続不良などが生じない信頼性の高い多
層配線構造の半導体装置およびその製造方法に関する。
装置およびその製造方法に係り、さらに詳しくは、微細
コンタクトの形成が可能であり、しかもコンタクト部が
微細化しても、接続不良などが生じない信頼性の高い多
層配線構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化と共に、半導体基
板の表面に形成される配線層が多層化してきている。ま
た、配線の微細化と共に、配線の信頼性が問題となって
きており、配線の信頼性向上が望まれている。
板の表面に形成される配線層が多層化してきている。ま
た、配線の微細化と共に、配線の信頼性が問題となって
きており、配線の信頼性向上が望まれている。
【０００３】現在、多層配線構造の半導体装置に用いら
れているコンタクト埋め込み技術では、下部導電層上の
層間絶縁層にコンタクトホールを形成し、その後、この
コンタクトホールを上部導電層で埋め込み、下部導電層
と上部導電層とをコンタクトホールを通して接続する方
式が主流である。導電層の埋め込みに際しては、高温バ
イアススパッタ法、ＣＶＤ法、選択成長法などが用いら
れている。このコンタクト埋め込み方式は、配線接続の
信頼性が高いという利点を有する。
れているコンタクト埋め込み技術では、下部導電層上の
層間絶縁層にコンタクトホールを形成し、その後、この
コンタクトホールを上部導電層で埋め込み、下部導電層
と上部導電層とをコンタクトホールを通して接続する方
式が主流である。導電層の埋め込みに際しては、高温バ
イアススパッタ法、ＣＶＤ法、選択成長法などが用いら
れている。このコンタクト埋め込み方式は、配線接続の
信頼性が高いという利点を有する。
【０００４】しかしながら、半導体装置の微細化に伴
い、コンタクトホールも微細化し、微細コンタクトホー
ルへの安定した埋め込みが困難になりつつある。そこ
で、コンタクト部の微細化が容易なピラー形成方式が注
目されている。ピラー形成方式では、下部導電層の表面
に層間絶縁層を成膜する前に、下部導電層の表面の所定
位置に予めピラー接続部（コンタクト部）を形成してお
き、その後、層間絶縁層を成膜し、エッチバック法など
で層間絶縁層を選択的に除去し、ピラー接続部の上端部
のみを露出させる。その後、上部導電層を層間絶縁層上
に成膜し、ピラー接続部を通して、上部導電層と下部導
電層とを配線接続する。
い、コンタクトホールも微細化し、微細コンタクトホー
ルへの安定した埋め込みが困難になりつつある。そこ
で、コンタクト部の微細化が容易なピラー形成方式が注
目されている。ピラー形成方式では、下部導電層の表面
に層間絶縁層を成膜する前に、下部導電層の表面の所定
位置に予めピラー接続部（コンタクト部）を形成してお
き、その後、層間絶縁層を成膜し、エッチバック法など
で層間絶縁層を選択的に除去し、ピラー接続部の上端部
のみを露出させる。その後、上部導電層を層間絶縁層上
に成膜し、ピラー接続部を通して、上部導電層と下部導
電層とを配線接続する。
【０００５】このピラー形成方式では、ピラー接続部の
微細化が、微細コンタクトホールへの埋め込み方式に比
較して、容易と考えられている。
微細化が、微細コンタクトホールへの埋め込み方式に比
較して、容易と考えられている。
【０００６】
【発明が解決しようとする課題】しかしながら、ピラー
形成方式では、ピラー接続部自身の形成方法の複雑さ、
ピラー接続部形成制御の困難さ（リフトオフ、選択成長
など）、下部導電層とピラー接続部との位置合わせ余裕
の厳しさなどの理由から、実用化が困難であると考えら
れていた。
形成方式では、ピラー接続部自身の形成方法の複雑さ、
ピラー接続部形成制御の困難さ（リフトオフ、選択成長
など）、下部導電層とピラー接続部との位置合わせ余裕
の厳しさなどの理由から、実用化が困難であると考えら
れていた。
【０００７】ピラー接続部は、従来では、たとえば図６
に示す方法により形成することができる。図６（Ａ）に
示すように、半導体基板または層間絶縁層などで構成さ
れる下地層２の上に、下部導電層４と絶縁層６とを成膜
し、この下部導電層４および絶縁層６の上にピラー用導
電層８を形成し、その上に、ピラー接続部を形成するた
めのレジスト１０を成膜する。その後、このレジスト１
０を用いて、ピラー用導電層８をエッチングなどでパタ
ーン加工し、図６（Ｂ）に示すように、ピラー接続部８
ａを得る。
に示す方法により形成することができる。図６（Ａ）に
示すように、半導体基板または層間絶縁層などで構成さ
れる下地層２の上に、下部導電層４と絶縁層６とを成膜
し、この下部導電層４および絶縁層６の上にピラー用導
電層８を形成し、その上に、ピラー接続部を形成するた
めのレジスト１０を成膜する。その後、このレジスト１
０を用いて、ピラー用導電層８をエッチングなどでパタ
ーン加工し、図６（Ｂ）に示すように、ピラー接続部８
ａを得る。
【０００８】ところが、下部導電層４およびピラー接続
部８ａの微細化に伴い、ピラー接続部８ａと下部導電層
４とのパターンズレが問題となり、接続の信頼性が低下
するおそれがあった。また、従来のピラー形成方式の一
種として、図７に示すようなリフトオフ方式が知られて
いる。この方式では、図７（Ａ）に示すように、下地層
２の上に、下部導電層４と絶縁層６とを成膜した後、そ
の表面に、レジスト１２を成膜し、このレジスト１２に
対してピラー形成用の開口部を形成し、その開口部が形
成されたレジスト１２の上に、ピラー形成用導電層１４
ａ，１４ｂを成膜する。その後、図７（Ｂ）に示すよう
に、レジスト１２の開口部に埋め込まれたピラー用導電
層１４ａのみを残し、ピラー接続部１４ａを形成する。
部８ａの微細化に伴い、ピラー接続部８ａと下部導電層
４とのパターンズレが問題となり、接続の信頼性が低下
するおそれがあった。また、従来のピラー形成方式の一
種として、図７に示すようなリフトオフ方式が知られて
いる。この方式では、図７（Ａ）に示すように、下地層
２の上に、下部導電層４と絶縁層６とを成膜した後、そ
の表面に、レジスト１２を成膜し、このレジスト１２に
対してピラー形成用の開口部を形成し、その開口部が形
成されたレジスト１２の上に、ピラー形成用導電層１４
ａ，１４ｂを成膜する。その後、図７（Ｂ）に示すよう
に、レジスト１２の開口部に埋め込まれたピラー用導電
層１４ａのみを残し、ピラー接続部１４ａを形成する。
【０００９】ところが、この従来例でも、下部導電層４
およびピラー接続部１４ａの微細化に伴い、ピラー接続
部１４ａと下部導電層４とのパターンズレが問題とな
り、接続の信頼性が低下するおそれがあった。また、従
来のピラー形成方式の一種として、図８に示すような導
電ピラーの選択成長方式が知られている。この方式で
は、図８（Ａ）に示すように、下地層２の上に、下部導
電層４と絶縁層６とを成膜した後、その表面に、レジス
ト１６を成膜し、このレジスト１６に対してピラー形成
用の開口部を形成する。その後、図８（Ｂ）に示すよう
に、レジスト１２の開口部の部分で、たとえばタングス
テン金属の選択成長を行ない、ピラー接続部１８を形成
する。金属の選択成長では、下地である下部導電層４の
表面部分に対応する位置でのみ金属選択成長部が形成さ
れる。
およびピラー接続部１４ａの微細化に伴い、ピラー接続
部１４ａと下部導電層４とのパターンズレが問題とな
り、接続の信頼性が低下するおそれがあった。また、従
来のピラー形成方式の一種として、図８に示すような導
電ピラーの選択成長方式が知られている。この方式で
は、図８（Ａ）に示すように、下地層２の上に、下部導
電層４と絶縁層６とを成膜した後、その表面に、レジス
ト１６を成膜し、このレジスト１６に対してピラー形成
用の開口部を形成する。その後、図８（Ｂ）に示すよう
に、レジスト１２の開口部の部分で、たとえばタングス
テン金属の選択成長を行ない、ピラー接続部１８を形成
する。金属の選択成長では、下地である下部導電層４の
表面部分に対応する位置でのみ金属選択成長部が形成さ
れる。
【００１０】ところが、この従来例では、下地である下
部導電層４の表面部分に対応する位置でのみ金属選択成
長部のピラー接続部１８が形成されることから、下部導
電層４およびピラー接続部１４ａの微細化に伴い、レジ
スト１６の開口部と下部導電層４とのパターンズレが問
題となり、接続の信頼性が低下するおそれがあった。
部導電層４の表面部分に対応する位置でのみ金属選択成
長部のピラー接続部１８が形成されることから、下部導
電層４およびピラー接続部１４ａの微細化に伴い、レジ
スト１６の開口部と下部導電層４とのパターンズレが問
題となり、接続の信頼性が低下するおそれがあった。
【００１１】本発明は、このような実状に鑑みてなさ
れ、微細コンタクトの形成が可能であり、しかもコンタ
クト部が微細化しても、接続不良などが生じない信頼性
の高い多層配線構造の半導体装置およびその製造方法を
提供することを目的とする。
れ、微細コンタクトの形成が可能であり、しかもコンタ
クト部が微細化しても、接続不良などが生じない信頼性
の高い多層配線構造の半導体装置およびその製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の多層配線構造の半導体装置は、下部導電層
と上部導電層とが、ピラー接続部を介して接続してある
多層配線構造を有する半導体装置であって、下部導電層
が、その上に形成される補助導電層のパターンと、ピラ
ー接続部のパターンとの和によって決定されるパターン
を有することを特徴とする。
に、本発明の多層配線構造の半導体装置は、下部導電層
と上部導電層とが、ピラー接続部を介して接続してある
多層配線構造を有する半導体装置であって、下部導電層
が、その上に形成される補助導電層のパターンと、ピラ
ー接続部のパターンとの和によって決定されるパターン
を有することを特徴とする。
【００１３】また、上記目的を達成するために、本発明
の半導体装置の製造方法は、下部導電層を成膜する工程
と、下部導電層の上に補助導電層を成膜する工程と、下
部導電層上に形成された補助導電層のみをパターン加工
し、第１パターンの補助導電層を形成する工程と、上記
第１パターンの補助導電層が形成された下部導電層の上
に、ピラー接続部となるピラー用導電層を成膜する工程
と、上記ピラー用導電層を、上層側に形成される予定の
上部導電層との接続パターンに相当する第２パターン
で、パターン加工し、第２パターンのピラー接続部を形
成する工程と、上記第２パターンのピラー接続部と、第
１パターンの補助導電層との双方をエッチングマスクと
して、上記下部導電層を、第１パターンと第２パターン
との和によって決定されるパターンでパターン加工する
工程と、上記下部導電層をパターン加工した後、ピラー
接続部および補助導電層が形成された下部導電層の表面
に、層間絶縁層を成膜する工程と、上記ピラー接続部の
上端部が露出するように、この層間絶縁層を選択的に除
去する工程と、この層間絶縁層の表面に、上部導電層を
成膜し、上部導電層をピラー接続部を通して下部導電層
に接続する工程とを有する。
の半導体装置の製造方法は、下部導電層を成膜する工程
と、下部導電層の上に補助導電層を成膜する工程と、下
部導電層上に形成された補助導電層のみをパターン加工
し、第１パターンの補助導電層を形成する工程と、上記
第１パターンの補助導電層が形成された下部導電層の上
に、ピラー接続部となるピラー用導電層を成膜する工程
と、上記ピラー用導電層を、上層側に形成される予定の
上部導電層との接続パターンに相当する第２パターン
で、パターン加工し、第２パターンのピラー接続部を形
成する工程と、上記第２パターンのピラー接続部と、第
１パターンの補助導電層との双方をエッチングマスクと
して、上記下部導電層を、第１パターンと第２パターン
との和によって決定されるパターンでパターン加工する
工程と、上記下部導電層をパターン加工した後、ピラー
接続部および補助導電層が形成された下部導電層の表面
に、層間絶縁層を成膜する工程と、上記ピラー接続部の
上端部が露出するように、この層間絶縁層を選択的に除
去する工程と、この層間絶縁層の表面に、上部導電層を
成膜し、上部導電層をピラー接続部を通して下部導電層
に接続する工程とを有する。
【００１４】上記下部導電層、補助導電層またはピラー
用導電層は、二層以上の導電層で構成することもでき
る。上記下部導電層の材質と補助導電層の材質とは、補
助導電層のパターン加工条件では下部導電層の加工速度
が遅く、下部導電層のパターン加工条件では補助導電層
の加工速度が遅くなるように、選択されることが好まし
い。
用導電層は、二層以上の導電層で構成することもでき
る。上記下部導電層の材質と補助導電層の材質とは、補
助導電層のパターン加工条件では下部導電層の加工速度
が遅く、下部導電層のパターン加工条件では補助導電層
の加工速度が遅くなるように、選択されることが好まし
い。
【００１５】上記下部導電層は、アルミニウム合金およ
び銅合金のうちのいずれかで構成することができ、上記
補助導電層は、高融点金属、窒化チタン、酸化窒化チタ
ン、シリサイド、およびこれらの二種以上の積層膜のう
ちのいずれかで構成することができる。
び銅合金のうちのいずれかで構成することができ、上記
補助導電層は、高融点金属、窒化チタン、酸化窒化チタ
ン、シリサイド、およびこれらの二種以上の積層膜のう
ちのいずれかで構成することができる。
【００１６】上記層間絶縁層を選択的に除去する工程
は、ポリッシングにより行なわれることが好ましい。上
記補助導電層が、下部導電層のパターン加工の際の反射
防止膜として機能する材質で構成することができる。
は、ポリッシングにより行なわれることが好ましい。上
記補助導電層が、下部導電層のパターン加工の際の反射
防止膜として機能する材質で構成することができる。
【００１７】
【作用】本発明では、下部導電層が、その上に形成され
る補助導電層のパターンと、ピラー接続部のパターンと
の和によって決定されるパターンを有するので、下部導
電層およびピラー接続部（コンタクト部）が微細化した
としても、これらの接続部面積を自己整合的に決定する
ことができ、接続不良を防止でき、接続の信頼性が向上
する。
る補助導電層のパターンと、ピラー接続部のパターンと
の和によって決定されるパターンを有するので、下部導
電層およびピラー接続部（コンタクト部）が微細化した
としても、これらの接続部面積を自己整合的に決定する
ことができ、接続不良を防止でき、接続の信頼性が向上
する。
【００１８】
【実施例】以下、本発明の一実施例に係る多層配線構造
の半導体装置およびその製造方法について、図面を参照
しつつ詳細に説明する。図１（Ａ）〜（Ｄ）、図２
（Ｅ）〜（Ｈ）および図３（Ｅ’）〜（Ｈ’）は本発明
の一実施例に係る半導体装置の製造過程を示す要部断面
図、図４（Ｅ’）〜（Ｈ’）は同実施例に係る製造過程
を示す概略斜視図、図５（Ａ）〜（Ｄ）は図４（Ｈ’）
のV−V線に沿う断面であって、下部導電層の上にピラー
接続部を形成した後の製造過程を示す要部断面図であ
る。
の半導体装置およびその製造方法について、図面を参照
しつつ詳細に説明する。図１（Ａ）〜（Ｄ）、図２
（Ｅ）〜（Ｈ）および図３（Ｅ’）〜（Ｈ’）は本発明
の一実施例に係る半導体装置の製造過程を示す要部断面
図、図４（Ｅ’）〜（Ｈ’）は同実施例に係る製造過程
を示す概略斜視図、図５（Ａ）〜（Ｄ）は図４（Ｈ’）
のV−V線に沿う断面であって、下部導電層の上にピラー
接続部を形成した後の製造過程を示す要部断面図であ
る。
【００１９】図１（Ａ）に示すように、本発明の一実施
例に係る半導体装置の製造方法では、半導体基板または
層間絶縁層などで構成される下地層２０の上に、下部導
電層２２を成膜する。下地層２０の下層側には、さらに
一層以上の導電層が積層されていても良い。下部導電層
２０は、導電性を有する材質、たとえばアルミニウム合
金（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ
など）、銅合金あるいはポリシリコンなどで構成され
る。
例に係る半導体装置の製造方法では、半導体基板または
層間絶縁層などで構成される下地層２０の上に、下部導
電層２２を成膜する。下地層２０の下層側には、さらに
一層以上の導電層が積層されていても良い。下部導電層
２０は、導電性を有する材質、たとえばアルミニウム合
金（Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ
など）、銅合金あるいはポリシリコンなどで構成され
る。
【００２０】次に、本実施例では、この下部導電層２２
の上に、補助導電層２４を成膜する。補助導電層２４
は、補助導電層２４のパターン加工条件では下部導電層
２２の加工速度が遅く、下部導電層２２のパターン加工
条件では補助導電層２４の加工速度が遅くなるような材
質で構成され、具体的には、高融点金属（Ｍｏ，Ｗ，Ｔ
ａ，Ｔｉなど）、窒化チタン（ＴｉＮ）、酸化窒化チタ
ン（ＴｉＯＮ）、シリサイド（ＭｏＳｉx ，ＷＳｉx ，
ＴｉＳｉx ，ＰｔＳｉx ）、またはこれらの二種以上の
積層膜（Ｔｉ／ＴｉＮ／Ｔｉ，Ｔｉ／ＴｉＯＮ／Ｔｉ）
などで構成される。本実施例では、補助導電層２４は、
下部導電層２２のパターン加工の際の反射防止膜として
機能する材質で構成することが好ましい。下部導電層２
２のパターン加工が良好になるからである。この補助導
電層２４の膜厚は、特に限定されないが、５０〜１００
ｎｍ程度が好ましい。
の上に、補助導電層２４を成膜する。補助導電層２４
は、補助導電層２４のパターン加工条件では下部導電層
２２の加工速度が遅く、下部導電層２２のパターン加工
条件では補助導電層２４の加工速度が遅くなるような材
質で構成され、具体的には、高融点金属（Ｍｏ，Ｗ，Ｔ
ａ，Ｔｉなど）、窒化チタン（ＴｉＮ）、酸化窒化チタ
ン（ＴｉＯＮ）、シリサイド（ＭｏＳｉx ，ＷＳｉx ，
ＴｉＳｉx ，ＰｔＳｉx ）、またはこれらの二種以上の
積層膜（Ｔｉ／ＴｉＮ／Ｔｉ，Ｔｉ／ＴｉＯＮ／Ｔｉ）
などで構成される。本実施例では、補助導電層２４は、
下部導電層２２のパターン加工の際の反射防止膜として
機能する材質で構成することが好ましい。下部導電層２
２のパターン加工が良好になるからである。この補助導
電層２４の膜厚は、特に限定されないが、５０〜１００
ｎｍ程度が好ましい。
【００２１】次に本実施例では、図１（Ｂ）に示すよう
に、補助導電層２４の表面にレジスト２７を成膜し、こ
のレジスト２７を用いて、図１（Ｃ）に示すように、補
助導電層２４をエッチング加工により、パターン加工
し、第１パターンの補助導電層２４ａを得る。第１パタ
ーンの補助導電層２４ａは、後述するように、下部導電
層２２をパターン加工するためのマスクとして用いられ
る。
に、補助導電層２４の表面にレジスト２７を成膜し、こ
のレジスト２７を用いて、図１（Ｃ）に示すように、補
助導電層２４をエッチング加工により、パターン加工
し、第１パターンの補助導電層２４ａを得る。第１パタ
ーンの補助導電層２４ａは、後述するように、下部導電
層２２をパターン加工するためのマスクとして用いられ
る。
【００２２】次に、本実施例では、図１（Ｄ）に示すよ
うに、レジスト２７を除去し、第１パターンの補助導電
層２４ａの表面に、ピラー用導電層２６を成膜する。ピ
ラー用導電層２６は、この導電層２６をエッチング加工
する際に、そのエッチング条件で、補助導電層２４ａを
ほとんど加工させないように、補助導電層２４ａと相違
する材質で構成される。ピラー用導電層２６と補助導電
層２４ａと下部導電層２２とは、全て異なる材質で構成
されることが好ましい。
うに、レジスト２７を除去し、第１パターンの補助導電
層２４ａの表面に、ピラー用導電層２６を成膜する。ピ
ラー用導電層２６は、この導電層２６をエッチング加工
する際に、そのエッチング条件で、補助導電層２４ａを
ほとんど加工させないように、補助導電層２４ａと相違
する材質で構成される。ピラー用導電層２６と補助導電
層２４ａと下部導電層２２とは、全て異なる材質で構成
されることが好ましい。
【００２３】次に、本実施例では、図２（Ｅ）に示すよ
うに、ピラー用導電層２６の表面に、レジスト２８を成
膜し、このレジスト２８をマスクとして、図２（Ｆ）に
示すように、ピラー用導電層２６をエッチング加工など
でパターン加工し、第２パターンのピラー接続部２６ａ
を得る。第２パターンとは、下部導電層２２に対して、
図示しない上部導電層へのコンタクトを形成する位置に
相当するパターンである。
うに、ピラー用導電層２６の表面に、レジスト２８を成
膜し、このレジスト２８をマスクとして、図２（Ｆ）に
示すように、ピラー用導電層２６をエッチング加工など
でパターン加工し、第２パターンのピラー接続部２６ａ
を得る。第２パターンとは、下部導電層２２に対して、
図示しない上部導電層へのコンタクトを形成する位置に
相当するパターンである。
【００２４】次に、本実施例では、図２（Ｇ）に示すよ
うに、レジスト２８を残したままで、第１パターンの補
助導電層２４ａと、第２パターンのピラー接続部２６ａ
とを、エッチング加工時のマスクとして用い、下部導電
層２２をエッチング加工し、第１パターンと第２パター
ンとの和によって決定される配線パターンの下部導電層
２２ａを得ることができる。
うに、レジスト２８を残したままで、第１パターンの補
助導電層２４ａと、第２パターンのピラー接続部２６ａ
とを、エッチング加工時のマスクとして用い、下部導電
層２２をエッチング加工し、第１パターンと第２パター
ンとの和によって決定される配線パターンの下部導電層
２２ａを得ることができる。
【００２５】その後、図２（Ｈ）に示すように、レジス
ト２８を除去すれば、下部導電層２２ａ上にピラー接続
部２６ａを有する構造を容易に得ることができ、ピラー
接続部２６ａと下部導電層２２ａとの接続不良が発生す
るおそれはない。たとえば図３（Ｅ’）および図４
（Ｅ’）に示すように、ピラー接続部を形成するための
レジスト２８が、マスクズレなどにより、第１パターン
の補助導電層２４ａに対して位置ズレして形成されたと
しても、後述する理由から、ピラー接続部２６ｂと下部
導電層２２ｂとの接続の信頼性が低下することもない。
ト２８を除去すれば、下部導電層２２ａ上にピラー接続
部２６ａを有する構造を容易に得ることができ、ピラー
接続部２６ａと下部導電層２２ａとの接続不良が発生す
るおそれはない。たとえば図３（Ｅ’）および図４
（Ｅ’）に示すように、ピラー接続部を形成するための
レジスト２８が、マスクズレなどにより、第１パターン
の補助導電層２４ａに対して位置ズレして形成されたと
しても、後述する理由から、ピラー接続部２６ｂと下部
導電層２２ｂとの接続の信頼性が低下することもない。
【００２６】図３（Ｆ’）および図４（Ｆ’）に示すよ
うに、レジスト２８により、ピラー用導電層２６をパタ
ーン加工すれば、第１パターンの補助導電層２４ａに対
して多少位置ズレした第２パターンのピラー接続部２６
ｂを得る。その後、図３（Ｇ’）および図４（Ｇ’）に
示すように、レジスト３０を残したままで、第１パター
ンの補助導電層２４ｂと、第２パターンのピラー接続部
２６ｂとを、エッチング加工時のマスクとして用い、下
部導電層２２をエッチング加工し、第１パターンと第２
パターンとの和によって決定される配線パターンの下部
導電層２２ｂを得ることができる。
うに、レジスト２８により、ピラー用導電層２６をパタ
ーン加工すれば、第１パターンの補助導電層２４ａに対
して多少位置ズレした第２パターンのピラー接続部２６
ｂを得る。その後、図３（Ｇ’）および図４（Ｇ’）に
示すように、レジスト３０を残したままで、第１パター
ンの補助導電層２４ｂと、第２パターンのピラー接続部
２６ｂとを、エッチング加工時のマスクとして用い、下
部導電層２２をエッチング加工し、第１パターンと第２
パターンとの和によって決定される配線パターンの下部
導電層２２ｂを得ることができる。
【００２７】その後、図３（Ｈ’）および図４（Ｈ’）
に示すように、レジスト２８を除去すれば、下部導電層
２２ｂ上にピラー接続部２６ｂを有する構造を容易に得
ることができ、その場合でも、ピラー接続部２６ｂと下
部導電層２２ｂとの接続面積が減少することはなく、接
続の信頼性が向上する。ただし、図４（Ｈ’）に示すよ
うに、下部導電層２２ｂとピラー接続部２６ｂとの接続
部において、下部導電層２２ｂに、配線太り部３０が形
成されることになる。このため、本実施例においては、
下部導電層２４ａの配線距離を、マスクの合わせズレｘ
のマージンを見込んで設計する必要がある。これに対
し、従来例では、マスクの合わせズレｘが下部導電層の
両側に生じるおそれがあることから、２×ｘのマージン
で下部導電層の線幅を太らせる必要があったので、この
従来例に比べれば、一本の下部導電層当り、（２×ｘ−
ｘ）＝ｘの微細化が可能になる。
に示すように、レジスト２８を除去すれば、下部導電層
２２ｂ上にピラー接続部２６ｂを有する構造を容易に得
ることができ、その場合でも、ピラー接続部２６ｂと下
部導電層２２ｂとの接続面積が減少することはなく、接
続の信頼性が向上する。ただし、図４（Ｈ’）に示すよ
うに、下部導電層２２ｂとピラー接続部２６ｂとの接続
部において、下部導電層２２ｂに、配線太り部３０が形
成されることになる。このため、本実施例においては、
下部導電層２４ａの配線距離を、マスクの合わせズレｘ
のマージンを見込んで設計する必要がある。これに対
し、従来例では、マスクの合わせズレｘが下部導電層の
両側に生じるおそれがあることから、２×ｘのマージン
で下部導電層の線幅を太らせる必要があったので、この
従来例に比べれば、一本の下部導電層当り、（２×ｘ−
ｘ）＝ｘの微細化が可能になる。
【００２８】また、ピラー接続部２６ｂを構成する材質
が、下部導電層２２ｂとの間でバリア層を形成する必要
のある材質である場合には、配線太り部３０において、
バリア層となり得る補助導電層２４ａがないので、ピラ
ー接続部２６ｂおよび／または下部導電層２２ｂを、バ
リア層を含む多層構造にする必要がある。
が、下部導電層２２ｂとの間でバリア層を形成する必要
のある材質である場合には、配線太り部３０において、
バリア層となり得る補助導電層２４ａがないので、ピラ
ー接続部２６ｂおよび／または下部導電層２２ｂを、バ
リア層を含む多層構造にする必要がある。
【００２９】下部導電層２２ｂ上にピラー接続部２６ｂ
を形成した後には、図５（Ａ），（Ｂ）に示すように、
その表面に、層間絶縁層３２を成膜する。層間絶縁層３
２は、特に限定されないが、ＣＶＤ法により形成される
酸化シリコン、窒化シリコン、ＰＳＧ膜、ＢＰＳＧ膜な
どで構成される。
を形成した後には、図５（Ａ），（Ｂ）に示すように、
その表面に、層間絶縁層３２を成膜する。層間絶縁層３
２は、特に限定されないが、ＣＶＤ法により形成される
酸化シリコン、窒化シリコン、ＰＳＧ膜、ＢＰＳＧ膜な
どで構成される。
【００３０】その後、図５（Ｃ）に示すように、層間絶
縁層３２の表面の凸部を、エッチバック法あるいはポリ
シングなどの手段で選択的に除去し、表面を平坦化し、
ピラー接続部の上部を露出させる。その後、図（Ｄ）に
示すように、平坦化された層間絶縁層３２ａの上に、上
部導電層３４を成膜し、ピラー接続部２６ｂを通して、
上部導電層３４と下部導電層２２ｂとを電気的に接続す
る。
縁層３２の表面の凸部を、エッチバック法あるいはポリ
シングなどの手段で選択的に除去し、表面を平坦化し、
ピラー接続部の上部を露出させる。その後、図（Ｄ）に
示すように、平坦化された層間絶縁層３２ａの上に、上
部導電層３４を成膜し、ピラー接続部２６ｂを通して、
上部導電層３４と下部導電層２２ｂとを電気的に接続す
る。
【００３１】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。
【００３２】
【発明の効果】以上説明してきたように、本発明によれ
ば、下部導電層が、その上に形成される補助導電層のパ
ターンと、ピラー接続部のパターンとの和によって決定
されるパターンを有するので、下部導電層およびピラー
接続部（コンタクト部）が微細化したとしても、これら
の接続部面積を自己整合的に決定することができ、接続
不良を防止でき、接続の信頼性が向上する。
ば、下部導電層が、その上に形成される補助導電層のパ
ターンと、ピラー接続部のパターンとの和によって決定
されるパターンを有するので、下部導電層およびピラー
接続部（コンタクト部）が微細化したとしても、これら
の接続部面積を自己整合的に決定することができ、接続
不良を防止でき、接続の信頼性が向上する。
【図１】図１（Ａ）〜（Ｄ）は本発明の一実施例に係る
半導体装置の製造過程を示す要部断面図である。
半導体装置の製造過程を示す要部断面図である。
【図２】図２（Ｅ）〜（Ｈ）は図１の続きの製造過程を
示す要部断面図である。
示す要部断面図である。
【図３】図３（Ｅ’）〜（Ｈ’）は図１の続きの製造過
程を示す要部断面図である。
程を示す要部断面図である。
【図４】図４（Ｅ’）〜（Ｈ’）は図１の続きの製造過
程を示す要部概略斜視図である。
程を示す要部概略斜視図である。
【図５】図５（Ａ）〜（Ｄ）は図４（Ｈ’）のV −V 線
に沿う断面であって、下部導電層の上にピラー接続部を
形成した後の製造過程を示す要部断面図である。
に沿う断面であって、下部導電層の上にピラー接続部を
形成した後の製造過程を示す要部断面図である。
【図６】図６（Ａ），（Ｂ）は従来例に係る多層配線構
造の半導体装置の製造過程を示す要部断面図である。
造の半導体装置の製造過程を示す要部断面図である。
【図７】図７（Ａ），（Ｂ）はその他の従来例に係る多
層配線構造の半導体装置の製造過程を示す要部断面図で
ある。
層配線構造の半導体装置の製造過程を示す要部断面図で
ある。
【図８】図８（Ａ），（Ｂ）はその他の従来例に係る多
層配線構造の半導体装置の製造過程を示す要部断面図で
ある。
層配線構造の半導体装置の製造過程を示す要部断面図で
ある。
２０… 下地層 ２２… 下部導電層 ２２ａ，２２ｂ… 下部導電層 ２４… 補助導電層 ２４ａ，２４ｂ… 第１パターンの補助導電層 ２６… ピラー用導電層 ２６ａ，２６ｂ… 第２パターンのピラー接続部 ２７，２８… レジスト ３２，３２ａ… 層間絶縁層 ３４… 上部導電層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【実施例】以下、本発明の一実施例に係る多層配線構造
の半導体装置およびその製造方法について、図面を参照
しつつ詳細に説明する。図１（Ａ）〜（Ｄ）、図２
（Ｅ）〜（Ｈ）および図３（Ｅ）〜（Ｈ）は本発明の一
実施例に係る半導体装置の製造過程を示す要部断面図、
図４（Ｅ）〜（Ｈ）は同実施例に係る製造過程を示す概
略斜視図、図５（Ａ）〜（Ｄ）は図４（Ｈ）のV−V線に
沿う断面であって、下部導電層の上にピラー接続部を形
成した後の製造過程を示す要部断面図である。
の半導体装置およびその製造方法について、図面を参照
しつつ詳細に説明する。図１（Ａ）〜（Ｄ）、図２
（Ｅ）〜（Ｈ）および図３（Ｅ）〜（Ｈ）は本発明の一
実施例に係る半導体装置の製造過程を示す要部断面図、
図４（Ｅ）〜（Ｈ）は同実施例に係る製造過程を示す概
略斜視図、図５（Ａ）〜（Ｄ）は図４（Ｈ）のV−V線に
沿う断面であって、下部導電層の上にピラー接続部を形
成した後の製造過程を示す要部断面図である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】その後、図２（Ｈ）に示すように、レジス
ト２８を除去すれば、下部導電層２２ａ上にピラー接続
部２６ａを有する構造を容易に得ることができ、ピラー
接続部２６ａと下部導電層２２ａとの接続不良が発生す
るおそれはない。たとえば図３（Ｅ）および図４（Ｅ）
に示すように、ピラー接続部を形成するためのレジスト
２８が、マスクズレなどにより、第１パターンの補助導
電層２４ａに対して位置ズレして形成されたとしても、
後述する理由から、ピラー接続部２６ｂと下部導電層２
２ｂとの接続の信頼性が低下することもない。
ト２８を除去すれば、下部導電層２２ａ上にピラー接続
部２６ａを有する構造を容易に得ることができ、ピラー
接続部２６ａと下部導電層２２ａとの接続不良が発生す
るおそれはない。たとえば図３（Ｅ）および図４（Ｅ）
に示すように、ピラー接続部を形成するためのレジスト
２８が、マスクズレなどにより、第１パターンの補助導
電層２４ａに対して位置ズレして形成されたとしても、
後述する理由から、ピラー接続部２６ｂと下部導電層２
２ｂとの接続の信頼性が低下することもない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】図３（Ｆ）および図４（Ｆ）に示すよう
に、レジスト２８により、ピラー用導電層２６をパター
ン加工すれば、第１パターンの補助導電層２４ａに対し
て多少位置ズレした第２パターンのピラー接続部２６ｂ
を得る。その後、図３（Ｇ）および図４（Ｇ）に示すよ
うに、レジスト３０を残したままで、第１パターンの補
助導電層２４ｂと、第２パターンのピラー接続部２６ｂ
とを、エッチング加工時のマスクとして用い、下部導電
層２２をエッチング加工し、第１パターンと第２パター
ンとの和によって決定される配線パターンの下部導電層
２２ｂを得ることができる。
に、レジスト２８により、ピラー用導電層２６をパター
ン加工すれば、第１パターンの補助導電層２４ａに対し
て多少位置ズレした第２パターンのピラー接続部２６ｂ
を得る。その後、図３（Ｇ）および図４（Ｇ）に示すよ
うに、レジスト３０を残したままで、第１パターンの補
助導電層２４ｂと、第２パターンのピラー接続部２６ｂ
とを、エッチング加工時のマスクとして用い、下部導電
層２２をエッチング加工し、第１パターンと第２パター
ンとの和によって決定される配線パターンの下部導電層
２２ｂを得ることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】その後、図３（Ｈ）および図４（Ｈ）に示
すように、レジスト２８を除去すれば、下部導電層２２
ｂ上にピラー接続部２６ｂを有する構造を容易に得るこ
とができ、その場合でも、ピラー接続部２６ｂと下部導
電層２２ｂとの接続面積が減少することはなく、接続の
信頼性が向上する。ただし、図４（Ｈ）に示すように、
下部導電層２２ｂとピラー接続部２６ｂとの接続部にお
いて、下部導電層２２ｂに、配線太り部３０が形成され
ることになる。このため、本実施例においては、下部導
電層２４ａの配線距離を、マスクの合わせズレｘのマー
ジンを見込んで設計する必要がある。これに対し、従来
例では、マスクの合わせズレｘが下部導電層の両側に生
じるおそれがあることから、２×ｘのマージンで下部導
電層の線幅を太らせる必要があったので、この従来例に
比べれば、一本の下部導電層当り、（２×ｘ−ｘ）＝ｘ
の微細化が可能になる。
すように、レジスト２８を除去すれば、下部導電層２２
ｂ上にピラー接続部２６ｂを有する構造を容易に得るこ
とができ、その場合でも、ピラー接続部２６ｂと下部導
電層２２ｂとの接続面積が減少することはなく、接続の
信頼性が向上する。ただし、図４（Ｈ）に示すように、
下部導電層２２ｂとピラー接続部２６ｂとの接続部にお
いて、下部導電層２２ｂに、配線太り部３０が形成され
ることになる。このため、本実施例においては、下部導
電層２４ａの配線距離を、マスクの合わせズレｘのマー
ジンを見込んで設計する必要がある。これに対し、従来
例では、マスクの合わせズレｘが下部導電層の両側に生
じるおそれがあることから、２×ｘのマージンで下部導
電層の線幅を太らせる必要があったので、この従来例に
比べれば、一本の下部導電層当り、（２×ｘ−ｘ）＝ｘ
の微細化が可能になる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】図３（Ｅ）〜（Ｈ）は図１の続きの製造過程を
示す要部断面図である。
示す要部断面図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】図４（Ｅ）〜（Ｈ）は図１の続きの製造過程を
示す要部概略斜視図である。
示す要部概略斜視図である。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (8)
- 【請求項１】 下部導電層と上部導電層とが、ピラー接
続部を介して接続してある多層配線構造を有する半導体
装置であって、 下部導電層が、その上に形成される補助導電層のパター
ンと、ピラー接続部のパターンとの和によって決定され
るパターンを有することを特徴とする多層配線構造の半
導体装置。 - 【請求項２】 下部導電層を成膜する工程と、 下部導電層の上に補助導電層を成膜する工程と、 下部導電層上に形成された補助導電層のみをパターン加
工し、第１パターンの補助導電層を形成する工程と、 上記第１パターンの補助導電層が形成された下部導電層
の上に、ピラー接続部となるピラー用導電層を成膜する
工程と、 上記ピラー用導電層を、上層側に形成される予定の上部
導電層との接続パターンに相当する第２パターンで、パ
ターン加工し、第２パターンのピラー接続部を形成する
工程と、 上記第２パターンのピラー接続部と、第１パターンの補
助導電層との双方をエッチングマスクとして、上記下部
導電層を、第１パターンと第２パターンとの和によって
決定されるパターンでパターン加工する工程とを有する
半導体装置の製造方法。 - 【請求項３】 上記下部導電層、補助導電層およびピラ
ー用導電層のうちの少なくとも一つが、二層以上の導電
層で構成してある請求項２に記載の半導体装置の製造方
法。 - 【請求項４】 上記下部導電層の材質と補助導電層の材
質とは、補助導電層のパターン加工条件では下部導電層
の加工速度が遅く、下部導電層のパターン加工条件では
補助導電層の加工速度が遅くなるように、選択される請
求項２または３に記載の半導体装置の製造方法。 - 【請求項５】 上記下部導電層が、アルミニウム合金お
よび銅合金のうちのいずれかで構成してあり、上記補助
導電層が、高融点金属、窒化チタン、酸化窒化チタン、
シリサイド、およびこれらの二種以上の積層膜のうちの
いずれかで構成してある請求項４に記載の半導体装置の
製造方法。 - 【請求項６】 上記下部導電層をパターン加工した後、
ピラー接続部および補助導電層が形成された下部導電層
の表面に、層間絶縁層を成膜する工程と、 上記ピラー接続部の上端部が露出するように、この層間
絶縁層を選択的に除去する工程と、 この層間絶縁層の表面に、上部導電層を成膜し、上部導
電層をピラー接続部を通して下部導電層に接続する工程
とを有する請求項２〜５のいずれかに記載の半導体装置
の製造方法。 - 【請求項７】 上記層間絶縁層を選択的に除去する工程
は、ポリッシングにより行なわれる請求項６に記載の半
導体装置の製造方法。 - 【請求項８】 上記補助導電層が、下部導電層のパター
ン加工の際の反射防止膜として機能する材質で構成して
ある請求項２〜７のいずれかに記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5104766A JPH06314687A (ja) | 1993-04-30 | 1993-04-30 | 多層配線構造の半導体装置およびその製造方法 |
| US08/233,997 US5554888A (en) | 1993-04-30 | 1994-04-28 | Semiconductor device wiring structure |
| US08/444,288 US5665642A (en) | 1993-04-30 | 1995-05-18 | Process of making a semiconductor device with a multilayer wiring and pillar formation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5104766A JPH06314687A (ja) | 1993-04-30 | 1993-04-30 | 多層配線構造の半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314687A true JPH06314687A (ja) | 1994-11-08 |
Family
ID=14389607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5104766A Pending JPH06314687A (ja) | 1993-04-30 | 1993-04-30 | 多層配線構造の半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5554888A (ja) |
| JP (1) | JPH06314687A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098130A (ja) * | 1995-06-09 | 1997-01-10 | Hyundai Electron Ind Co Ltd | 半導体デバイスのビアホール形成方法 |
| US6137175A (en) * | 1994-07-04 | 2000-10-24 | Yamaha Corporation | Semiconductor device with multi-layer wiring |
| US6242336B1 (en) | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US7170176B2 (en) | 2003-11-04 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013062464A (ja) * | 2011-09-15 | 2013-04-04 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808361A (en) * | 1997-02-10 | 1998-09-15 | Advanced Micro Devices, Inc. | Intergrated circuit interconnect via structure having low resistance |
| TW425666B (en) * | 1999-08-12 | 2001-03-11 | Taiwan Semiconductor Mfg | Manufacturing method for borderless via on semiconductor device |
| US7057273B2 (en) * | 2001-05-15 | 2006-06-06 | Gem Services, Inc. | Surface mount package |
| US20050015986A1 (en) * | 2002-12-17 | 2005-01-27 | Stebnicki James C. | Method of making a return roller |
| JP2005294789A (ja) * | 2004-03-10 | 2005-10-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2007073831A (ja) * | 2005-09-08 | 2007-03-22 | Toshiba Corp | 半導体装置の製造方法 |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3865624A (en) * | 1970-06-29 | 1975-02-11 | Bell Telephone Labor Inc | Interconnection of electrical devices |
| US4087314A (en) * | 1976-09-13 | 1978-05-02 | Motorola, Inc. | Bonding pedestals for semiconductor devices |
| US4410622A (en) * | 1978-12-29 | 1983-10-18 | International Business Machines Corporation | Forming interconnections for multilevel interconnection metallurgy systems |
| JPS5764913A (en) * | 1980-10-08 | 1982-04-20 | Hitachi Ltd | Manufacture of magnetic bubble memory elemebt |
| JPS5967649A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 多層配線の製造方法 |
| GB8316476D0 (en) * | 1983-06-16 | 1983-07-20 | Plessey Co Plc | Producing layered structure |
| US4670091A (en) * | 1984-08-23 | 1987-06-02 | Fairchild Semiconductor Corporation | Process for forming vias on integrated circuits |
| US4614021A (en) * | 1985-03-29 | 1986-09-30 | Motorola, Inc. | Pillar via process |
| US4954423A (en) * | 1985-08-06 | 1990-09-04 | Texas Instruments Incorporated | Planar metal interconnection for a VLSI device |
| US4876176A (en) * | 1987-04-20 | 1989-10-24 | Eaton Corporation | Method for fabricating quasi-monolithic integrated circuits |
| US5132775A (en) * | 1987-12-11 | 1992-07-21 | Texas Instruments Incorporated | Methods for and products having self-aligned conductive pillars on interconnects |
| US5025303A (en) * | 1988-02-26 | 1991-06-18 | Texas Instruments Incorporated | Product of pillar alignment and formation process |
| US4966864A (en) * | 1989-03-27 | 1990-10-30 | Motorola, Inc. | Contact structure and method |
| US4917759A (en) * | 1989-04-17 | 1990-04-17 | Motorola, Inc. | Method for forming self-aligned vias in multi-level metal integrated circuits |
| US5204285A (en) * | 1989-12-01 | 1993-04-20 | Matsushita Electronics Corporation | Method for patterning a metal layer |
| US5037772A (en) * | 1989-12-13 | 1991-08-06 | Texas Instruments Incorporated | Method for forming a polysilicon to polysilicon capacitor |
| US5171713A (en) * | 1990-01-10 | 1992-12-15 | Micrunity Systems Eng | Process for forming planarized, air-bridge interconnects on a semiconductor substrate |
| NL9000602A (nl) * | 1990-03-16 | 1991-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum. |
| US5212399A (en) * | 1991-08-15 | 1993-05-18 | Micron Technology, Inc. | Low cost polysilicon active p-channel load |
| US5187121A (en) * | 1991-12-18 | 1993-02-16 | International Business Machines Corporation | Process for fabrication of a semiconductor structure and contact stud |
| US5175127A (en) * | 1992-06-02 | 1992-12-29 | Micron Technology, Inc. | Self-aligned interlayer contact process using a plasma etch of photoresist |
| JP2727909B2 (ja) * | 1993-03-26 | 1998-03-18 | 松下電器産業株式会社 | 金属配線の形成方法 |
| US5470788A (en) * | 1994-02-28 | 1995-11-28 | International Business Machines Corporation | Method of making self-aligned, lateral diffusion barrier in metal lines to eliminate electromigration |
| US5496771A (en) * | 1994-05-19 | 1996-03-05 | International Business Machines Corporation | Method of making overpass mask/insulator for local interconnects |
-
1993
- 1993-04-30 JP JP5104766A patent/JPH06314687A/ja active Pending
-
1994
- 1994-04-28 US US08/233,997 patent/US5554888A/en not_active Expired - Fee Related
-
1995
- 1995-05-18 US US08/444,288 patent/US5665642A/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137175A (en) * | 1994-07-04 | 2000-10-24 | Yamaha Corporation | Semiconductor device with multi-layer wiring |
| US6187689B1 (en) | 1994-07-04 | 2001-02-13 | Yamaha Corporation | Manufacture of semiconductor device with fine patterns |
| JPH098130A (ja) * | 1995-06-09 | 1997-01-10 | Hyundai Electron Ind Co Ltd | 半導体デバイスのビアホール形成方法 |
| US5937326A (en) * | 1995-06-09 | 1999-08-10 | Hyundai Electronics Industries Co., Ltd. | Method for making semiconductor device having via hole |
| US6242336B1 (en) | 1997-11-06 | 2001-06-05 | Matsushita Electronics Corporation | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US6545361B2 (en) | 1997-11-06 | 2003-04-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having multilevel interconnection structure and method for fabricating the same |
| US7170176B2 (en) | 2003-11-04 | 2007-01-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7524709B2 (en) | 2003-11-04 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for a display device |
| JP2013062464A (ja) * | 2011-09-15 | 2013-04-04 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5665642A (en) | 1997-09-09 |
| US5554888A (en) | 1996-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6448649B1 (en) | Multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect | |
| JPH06125013A (ja) | 半導体装置及びその製造方法 | |
| JPH06314687A (ja) | 多層配線構造の半導体装置およびその製造方法 | |
| JP3450038B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07297284A (ja) | 半導体素子製造方法 | |
| JP3695771B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09270465A (ja) | 半導体装置の製造方法 | |
| JPH0637190A (ja) | 半導体装置およびその製造方法 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JP2513658B2 (ja) | 多層配線の形成方法 | |
| JPH05109715A (ja) | 半導体装置の製造方法 | |
| JP2002076117A (ja) | 半導体装置 | |
| JP2772050B2 (ja) | 多層配線構造体およびその製造方法 | |
| JPH0856024A (ja) | 集積回路の製造方法 | |
| JPH06104343A (ja) | 半導体装置及び半導体製造方法 | |
| JPH08316318A (ja) | 半導体装置の製造方法 | |
| JP2809193B2 (ja) | 半導体装置 | |
| JPH0661354A (ja) | 半導体装置の製造方法 | |
| JPH1197536A (ja) | 半導体装置の製造方法 | |
| JPH11274297A (ja) | 多層配線層の形成方法及び多層配線層 | |
| JP2727587B2 (ja) | 多層配線法 | |
| JP2002261160A (ja) | 半導体装置及びその製造方法 | |
| JP2897313B2 (ja) | 配線形成法 | |
| JPH03116852A (ja) | 半導体装置 | |
| JPH10326780A (ja) | 半導体装置およびその製造方法 |