JPH0631775Y2 - 増幅器 - Google Patents

Description

【考案の詳細な説明】 ＜産業上の利用分野＞ この考案は、オフセット電圧を精密に調整する事が出来
る増幅器に関するものである。

＜従来技術＞ 第３図に従来の増幅器の入力段の構成を示す。この図に
おいて、第１のＦＥＴ１及び第２のＦＥＴ２のゲートに
は入力電圧Ｖ_in-及びＶ_in+が入力される。また、そのド
レインは電流電圧変換部３に接続され、この電流電圧変
換部３には可変抵抗４を介して電源電圧Ｖ_ccが印加され
る。また、電流電圧変換部３の出力は後段増幅部９に入
力される。第１のＦＥＴ１のソースには第１の抵抗５及
び第３の抵抗７の一端が接続され、第３の抵抗７の他端
は共通電位点に接続される。第２のＦＥＴ２のソースに
は第２の抵抗６及び第４の抵抗８が接続される。第４の
抵抗８の他端は後段増幅部９の出力端子に接続され、第
１及び第２の抵抗５、６の他端は共通接続されて後段増
幅部９の同相帰還出力端子に接続される。この様な増幅
器では、その出力端子１０には入力電圧Ｖ_in+とＶ_in-の
差電圧（Ｖ_in+−Ｖ_in-）に比例する電圧が得られる。

この様な増幅器のオフセット電圧Ｖ_OSは下記（１）式で
表わされる。

Ｖ_GS1、Ｖ_GS2：第１、第２のＦＥＴ１、２のゲート−ソ
ース間電圧 Ｉ_D1、Ｉ_D2：第１、第２のＦＥＴ１、２のドレイン電圧 Ｖ_P1、Ｖ_P2：第１、第２のＦＥＴ１、２のピンチオフ電
圧 Ｉ_DSS1、Ｉ_DSS2：第１、第２のＦＥＴ１、２の飽和ドレ
イン電圧 従って、可変抵抗４を調整して第１、第２のＦＥＴ１、
２のドレイン電流Ｉ_D1、Ｉ_D2を変化させることにより、
オフセット電圧Ｖ_OSをゼロにする事が出来る。

＜考案が解決すべき課題＞ この様な増幅器のオフセット電圧の温度係数は下式で表
わされる。

ｋ＝Ｉ_D1／ｇ_m1−Ｉ_D2／ｇ_m2 ｇ_m1、ｇ_m2：第１、第２のＦＥＴ１、２の相互コンダク
タンス すなわち、温度係数ｋをゼロにする為には Ｉ_D1／ｇ_m1＝Ｉ_D2／ｇ_m2 にする必要がある。しかし、可変抵抗４を調整してオフ
セット電圧をゼロにするとこの関係式が成立しなくな
り、温度特性が悪化するという課題があった。

＜考案の目的＞ この考案の目的は、温度係数をゼロにしつつオフセット
電圧をゼロに出来る増幅器を提供することにある。

＜課題を解決する為の手段＞ 前記課題を解決するために本考案では、第１及び第２の
ＦＥＴのゲートに入力電圧を供給して、そのドレインを
後段増幅器の入力端子に接続し、ソースに第１、第３の
抵抗及び第２、第４の抵抗を接続する。第１、第２の抵
抗の他端は共通接続し、後段増幅部の同相帰還出力端子
に接続し、第３の抵抗の他端は共通電位点に、第４の抵
抗の他端は後段増幅部の出力端子に接続する。さらに、
前記第１、第２のＦＥＴのソース側に第１、第２の電流
源により電流を供給し、この電流源の出力電流を可変す
ることによりオフセット電圧をゼロにするようにしたも
のである。

＜実施例＞ 第１図に本考案に係る増幅器の一実施例を示す。なお、
第３図と同じ要素には同一符号を付し、説明を省略す
る。第１図において、２０は第１の電流源であり、その
出力は第１のＦＥＴ１のソースに接続される。２１は第
２の電流源であり、その出力は第２のＦＥＴ２のソース
に接続される。

この様な構成において、第１、第２の抵抗５、６の抵抗
値をＲ_Ａ、第３、第４の抵抗７、８の抵抗値をＲ_Ｂ、第
１、第２の電流源２０、２１を出力電流をＩ_OS1、Ｉ_OS2
とすると、後段増幅部９の出力Ｖ_０は、 Ｖ_０＝（Ｒ_Ａ＋Ｒ_Ｂ）・Ｖ_in／Ｒ_Ａ −（Ｒ_Ｂ−Ｒ_Ａ）・Ｖ_GS／Ｒ_Ａ−Ｒ_Ｂ・Ｉ_OS Ｖ_in＝Ｖ_in+−Ｖ_in- Ｖ_GS＝Ｖ_GS1−Ｖ_GS2 Ｉ_OS＝Ｉ_OS1−Ｉ_OS2 で表わされる。第２項及び第３項はオフセット電圧成分
である。ここで、第１、第２の電流源２０、２１の出力
電流Ｉ_OS1、Ｉ_OS2を調整して、 −（Ｒ_Ｂ−Ｒ_Ａ）・Ｖ_GS／Ｒ_Ａ−Ｒ_Ｂ・Ｉ_OS＝０になる
ようにすると、オフセット電圧をゼロにすることができ
る。Ｉ_OS1、Ｉ_OS2を変化させても第１、第２のＦＥＴ
１、２のドレイン電流Ｉ_D1、Ｉ_D2は変化しないので、別
の手段によってオフセット電圧の温度係数ｋがゼロにな
るように第１、第２のＦＥＴ１、２のドレイン電流
Ｉ_D1、Ｉ_D2を定めると、オフセット電圧自体及びその温
度係数を同時にゼロにする事が出来る。

第２図に本考案の他の実施例を示す。この実施例はブー
トストラップ回路を付加したものである。なお、第１図
と同じ要素には同一符号を付し、説明を省略する。第２
図において、２２はトランジスタであり、そのコレクタ
は後段増幅部９の入力端子に、エミッタは第１のＦＥＴ
１のドレインに接続される。２３は抵抗であり、その一
端はトランジスタ２２のベースに、他端は第１のＦＥＴ
１のソースに接続される。トランジスタ２２のベースと
抵抗２３の接続点に第１の電流源２０の出力が接続され
る。また、２４はトランジスタであり、そのコレクタは
後段増幅部９の入力端子に、エミッタは第２のＦＥＴ２
のドレインに接続される。２５は抵抗であり、その一端
はトランジスタ２４のベースに、他端は第２のＦＥＴ２
のエミッタに接続される。トランジスタ２４のベースと
抵抗２５の接続点に第２の電流源２１の出力が接続され
る。すなわち、トランジスタ２２、２４及び抵抗２３、
２５によってブートストラップ回路を構成している。第
１、第２の電流源２０、２１の出力電流は、それぞれ抵
抗２３、２５を介して第１、第２のＦＥＴ１、２のソー
ス側に供給される。動作は第１図実施例と同じなので、
説明を省略する。これにより入力電圧Ｖ_in+、Ｖ_in-が変
化しても第１、第２のＦＥＴ１、２のドレインーソース
間電圧が変化しないので、 (1)歪が低減される。

(2)入力バイアス電流が一定になり、増加しない。

(3)同相電圧除去比（ＣＭＲＲ）が改善される。

などの効果が得られる。

＜考案の効果＞ 以上、実施例に基づいて具体的に説明したように、この
考案では差動増幅器において、第１、第２の電流源によ
ってＦＥＴのソース側に電流を加えてオフセット電圧を
調整するようにした。その為、オフセット電圧の温度係
数とオフセット電圧自体を同時にゼロにする事が出来
る。

また、第１、第２のＦＥＴのゲートーソース間電圧を変
化させることなくオフセット電圧を調整することが出来
るので、これらのＦＥＴの相互コンダクタンスを等しく
して、かつオフセット電圧をゼロにすることが出来る。
すなわち、第１、第２のＦＥＴの相互コンダクタンスを
ｇｍ_１、ｇｍ_２とすると、 ｇｍ_１＝−２Ｉ_DSS1（１−Ｖ_GS1／Ｖ_P1）／Ｖ_P1 ｇｍ_２＝−２Ｉ_DSS2（１−Ｖ_GS2／Ｖ_P2）／Ｖ_P2 となる。Ｖ_GS1、Ｖ_GS2を調整する事により、ｇｍ_１＝ｇ
ｍ_２とすることが出来る。従って、歪み率低減すること
が出来るという効果もある。

【図面の簡単な説明】

第１図は本考案に係る増幅器の一実施例を示す構成図、
第２図は本考案の他の実施例を示す構成図、第３図は従
来の増幅器の構成図である。 １……第１のＦＥＴ、２……第２のＦＥＴ、５……第１
の抵抗、６……第２の抵抗、７……第３の抵抗、８……
第４の抵抗、９……後段増幅部、２０……第１の電流
源、２１……第２の電流源、２２，２４……トランジス
タ、２３，２５……抵抗。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】入力電圧がそのゲートに入力される第１及
   び第２のＦＥＴと、 これら第１及び第２のＦＥＴのドレインがその入力端子
   に接続され、同相帰還出力端子を有する後段増幅部と、 前記第１及び第２のＦＥＴのソース側に電流を供給する
   第１及び第２の電流源と、 前記第１及び第２のＦＥＴのソースにその一端が接続さ
   れ、他端が共通接続されて前記後段増幅部の同相帰還出
   力端子に接続される第１及び第２の抵抗と、 前記第１のＦＥＴのソースにその一端が接続され、他端
   が共通電位点に接続される第３の抵抗と、 前記第２のＦＥＴのソースにその一端が接続され、他端
   が前記後段増幅部の出力端子に接続される第４の抵抗と
   を有し、 前記第１及び第２の電流源のうち少なくとも１つの出力
   電流値を変化させてオフセット電圧を調整するようにし
   た事を特徴とする増幅器。