JPH06318060A - 表示制御装置 - Google Patents
表示制御装置Info
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- JPH06318060A JPH06318060A JP4147698A JP14769892A JPH06318060A JP H06318060 A JPH06318060 A JP H06318060A JP 4147698 A JP4147698 A JP 4147698A JP 14769892 A JP14769892 A JP 14769892A JP H06318060 A JPH06318060 A JP H06318060A
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- display
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/028—Circuits for converting colour display signals into monochrome display signals
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
- G06F3/1475—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels with conversion of CRT control signals to flat panel control signals, e.g. adapting the palette memory
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
- G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
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- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】ＣＲＴディスプレイのカラー表示画面の色調を
忠実に再現したモノクロ階調表示をフラットパネルディ
スプレイ上で実現する。 【構成】連動モードにおいてはＲＡＭＤＡＣ３０の各カ
ラーレジスタに書き込まれるカラーデータのＲ，Ｇ，Ｂ
それぞれの値に従ってそのカラーデータの色が輝度換算
回路３０２によって輝度値に換算され、その輝度値から
フラットパレットテーブル３０５の各レジスタに書き込
むべき階調データが生成される。非連動モードにおいて
はＲＡＭＤＡＣ３０のカラーデータには関係のない任意
の階調データがフラットパレットテーブル３０５の各レ
ジスタに書き込まれる。このため、連動／非連動のモー
ド切り替えによって、ＣＲＴディスプレイのカラー表示
画面を忠実に再現したモノクロ階調表示と、カラー表示
画面とは関係ない任意の色調のモノクロ階調表示とを選
択することができる。
忠実に再現したモノクロ階調表示をフラットパネルディ
スプレイ上で実現する。 【構成】連動モードにおいてはＲＡＭＤＡＣ３０の各カ
ラーレジスタに書き込まれるカラーデータのＲ，Ｇ，Ｂ
それぞれの値に従ってそのカラーデータの色が輝度換算
回路３０２によって輝度値に換算され、その輝度値から
フラットパレットテーブル３０５の各レジスタに書き込
むべき階調データが生成される。非連動モードにおいて
はＲＡＭＤＡＣ３０のカラーデータには関係のない任意
の階調データがフラットパレットテーブル３０５の各レ
ジスタに書き込まれる。このため、連動／非連動のモー
ド切り替えによって、ＣＲＴディスプレイのカラー表示
画面を忠実に再現したモノクロ階調表示と、カラー表示
画面とは関係ない任意の色調のモノクロ階調表示とを選
択することができる。
Description
【０００１】
【産業上の利用分野】この発明は表示制御装置に関し、
特にカラーＣＲＴとフラットパネルディスプレイを共用
できるポータブルコンピュータの表示制御装置に関す
る。
特にカラーＣＲＴとフラットパネルディスプレイを共用
できるポータブルコンピュータの表示制御装置に関す
る。
【０００２】
【従来の技術】近年、携帯可能なラップトップタイプま
たはノートタイプのポータブルコンピュータが種々開発
されている。
たはノートタイプのポータブルコンピュータが種々開発
されている。
【０００３】この種の典型的なポータブルコンピュータ
は、例えばプラズマディスプレイや液晶ディスプレイの
ようなフラットパネルディスプレイを標準装備してい
る。このフラットパネルディスプレイは、コンピュータ
本体に対して閉塞位置と解放位置間の範囲を回動自在に
設けられている。フラットパネルディスプレイが閉塞位
置に設定された場合、そのフラットパネルディスプレイ
はコンピュータ本体と一体のキーボードを覆うように位
置設定され、これによりコンピュータは携帯し易くな
る。このため、フラットパネルディスプレイは、その携
帯性を向上させる点でポータブルコンピュータに好適で
ある。ポータブルコンピュータに使用されているフラッ
トパネルディスプレイの多くは、モノクロ階調表示のデ
ィスプレイである。モノクロ階調表示のフラットパネル
ディスプレイは階調によって色を表現するものであり、
カラー液晶ディスプレイのようなカラー表示のフラット
パネルディスプレイに比べ非常に安価である。
は、例えばプラズマディスプレイや液晶ディスプレイの
ようなフラットパネルディスプレイを標準装備してい
る。このフラットパネルディスプレイは、コンピュータ
本体に対して閉塞位置と解放位置間の範囲を回動自在に
設けられている。フラットパネルディスプレイが閉塞位
置に設定された場合、そのフラットパネルディスプレイ
はコンピュータ本体と一体のキーボードを覆うように位
置設定され、これによりコンピュータは携帯し易くな
る。このため、フラットパネルディスプレイは、その携
帯性を向上させる点でポータブルコンピュータに好適で
ある。ポータブルコンピュータに使用されているフラッ
トパネルディスプレイの多くは、モノクロ階調表示のデ
ィスプレイである。モノクロ階調表示のフラットパネル
ディスプレイは階調によって色を表現するものであり、
カラー液晶ディスプレイのようなカラー表示のフラット
パネルディスプレイに比べ非常に安価である。
【０００４】さらに、このようなモノクロ階調表示また
はカラー表示のフラットパネルディスプレイを標準装備
している最近のポータブルコンピュータは、カラーＣＲ
Ｔディスプレイも必要に応じて接続できるように、カラ
ーＣＲＴディスプレイへのビデオ出力端子を備えてい
る。カラーＣＲＴディスプレイはデスクトップタイプの
パーソナルコンピュータのモニタとして従来より広く使
用されているので、カラーＣＲＴディスプレイを対象と
した多くのアプリケーションプログラムが開発されてい
る。このため、カラーＣＲＴディスプレイを使用できる
ポータブルコンピュータは、既存のソフトウェア資源を
有効に利用することができ、デスクトップタイプのパー
ソナルコンピュータと同様の運用を行なうことができ
る。
はカラー表示のフラットパネルディスプレイを標準装備
している最近のポータブルコンピュータは、カラーＣＲ
Ｔディスプレイも必要に応じて接続できるように、カラ
ーＣＲＴディスプレイへのビデオ出力端子を備えてい
る。カラーＣＲＴディスプレイはデスクトップタイプの
パーソナルコンピュータのモニタとして従来より広く使
用されているので、カラーＣＲＴディスプレイを対象と
した多くのアプリケーションプログラムが開発されてい
る。このため、カラーＣＲＴディスプレイを使用できる
ポータブルコンピュータは、既存のソフトウェア資源を
有効に利用することができ、デスクトップタイプのパー
ソナルコンピュータと同様の運用を行なうことができ
る。
【０００５】ところで、フラットパネルディスプレイと
カラーＣＲＴディスプレイとでは、それぞれ別個の表示
制御が必要とされる。特に、モノクロ階調表示のフラッ
トパネルディスプレイの場合には、カラーＣＲＴディス
プレイ用の色情報を持つ表示データをフラットパネルデ
ィスプレイ用の階調ビデオデータに変換する処理が必要
となる。
カラーＣＲＴディスプレイとでは、それぞれ別個の表示
制御が必要とされる。特に、モノクロ階調表示のフラッ
トパネルディスプレイの場合には、カラーＣＲＴディス
プレイ用の色情報を持つ表示データをフラットパネルデ
ィスプレイ用の階調ビデオデータに変換する処理が必要
となる。
【０００６】そこで、モノクロ階調表示のフラットパネ
ルディスプレイを備えたポータブルコンピュータの表示
制御装置は、色情報を持つ表示データをカラーＣＲＴデ
ィスプレイのカラービデオ信号に変換するためのＲＡＭ
ＤＡＣ（カラーテーブル付きＤ／Ａコンバータ）と、色
情報を持つ表示データをフラットパネルディスプレイ用
の階調ビデオデータに変換するためのフラットパレット
テーブルとを備えている。
ルディスプレイを備えたポータブルコンピュータの表示
制御装置は、色情報を持つ表示データをカラーＣＲＴデ
ィスプレイのカラービデオ信号に変換するためのＲＡＭ
ＤＡＣ（カラーテーブル付きＤ／Ａコンバータ）と、色
情報を持つ表示データをフラットパネルディスプレイ用
の階調ビデオデータに変換するためのフラットパレット
テーブルとを備えている。
【０００７】ＲＡＭＤＡＣは、色情報をもつ表示データ
をＲ，Ｇ，Ｂのアナログカラービデオ信号に変換するた
めのものであり、例えば２５６個のカラーレジスタを備
えている。各カラーレジスタにはＲ，Ｇ，Ｂのカラーデ
ータが格納されている。フラットパレットテーブルは色
情報をもつ表示データを階調ビデオデータに変換するた
めのものであり、ＲＡＭＤＡＣのカラーテーブルに設け
られているカラーレジスタと同数、つまり２５６個の階
調レジスタを備えている。各階調レジスタには、階調を
示す階調データが格納されている。
をＲ，Ｇ，Ｂのアナログカラービデオ信号に変換するた
めのものであり、例えば２５６個のカラーレジスタを備
えている。各カラーレジスタにはＲ，Ｇ，Ｂのカラーデ
ータが格納されている。フラットパレットテーブルは色
情報をもつ表示データを階調ビデオデータに変換するた
めのものであり、ＲＡＭＤＡＣのカラーテーブルに設け
られているカラーレジスタと同数、つまり２５６個の階
調レジスタを備えている。各階調レジスタには、階調を
示す階調データが格納されている。
【０００８】カラーＣＲＴディスプレイにカラー表示を
行う場合には、色情報をもつ例えば８ビット／ピクセル
の表示データがインデックスとしてＲＡＭＤＡＣに供給
され、これによってＲＡＭＤＡＣ内の２５６個のカラー
レジスタの１つが選択される。選択されたカラーレジス
タに格納されているＲ，Ｇ，Ｂのカラーデータは、それ
ぞれＡ／ＤコンバータによってＲ，Ｇ，Ｂのアナログカ
ラービデオ信号に変換されてカラーＣＲＴディスプレイ
に供給される。一方、フラットパネルディスプレイにモ
ノクロ階調表示を行う場合には、ＲＡＭＤＡＣの選択に
用いたのと同じ８ビット／ピクセルの表示データによっ
てフラットパレットテーブルが参照され、これによって
２５６個の階調レジスタの中の１つが選択される。選択
された階調レジスタに格納されている階調データは、モ
ノクロ階調ビデオデータとしてフラットパネルディスプ
レイに供給される。
行う場合には、色情報をもつ例えば８ビット／ピクセル
の表示データがインデックスとしてＲＡＭＤＡＣに供給
され、これによってＲＡＭＤＡＣ内の２５６個のカラー
レジスタの１つが選択される。選択されたカラーレジス
タに格納されているＲ，Ｇ，Ｂのカラーデータは、それ
ぞれＡ／ＤコンバータによってＲ，Ｇ，Ｂのアナログカ
ラービデオ信号に変換されてカラーＣＲＴディスプレイ
に供給される。一方、フラットパネルディスプレイにモ
ノクロ階調表示を行う場合には、ＲＡＭＤＡＣの選択に
用いたのと同じ８ビット／ピクセルの表示データによっ
てフラットパレットテーブルが参照され、これによって
２５６個の階調レジスタの中の１つが選択される。選択
された階調レジスタに格納されている階調データは、モ
ノクロ階調ビデオデータとしてフラットパネルディスプ
レイに供給される。
【０００９】このように、従来の表示制御装置において
は、本来カラーＣＲＴディスプレイ用の色情報をもつ表
示データをフラットパレットテーブルを介して階調ビデ
オデータに変換することによって、フラットパネルディ
スプレイのモノクロ階調表示を実現していた。この場
合、フラットパネルディスプレイにおけるモノクロ階調
表示の色調は、フラットパレットテーブルの各階調レジ
スタに設定される階調データの値によって決定される。
したがって、カラーＣＲＴディスプレイのカラー表示の
色調をモノクロ階調表示によって再現するためには、Ｒ
ＡＭＤＡＣに設定されるカラーデータの値に応じた階調
データを生成し、それをフラットパレットテーブルに設
定する必要がある。
は、本来カラーＣＲＴディスプレイ用の色情報をもつ表
示データをフラットパレットテーブルを介して階調ビデ
オデータに変換することによって、フラットパネルディ
スプレイのモノクロ階調表示を実現していた。この場
合、フラットパネルディスプレイにおけるモノクロ階調
表示の色調は、フラットパレットテーブルの各階調レジ
スタに設定される階調データの値によって決定される。
したがって、カラーＣＲＴディスプレイのカラー表示の
色調をモノクロ階調表示によって再現するためには、Ｒ
ＡＭＤＡＣに設定されるカラーデータの値に応じた階調
データを生成し、それをフラットパレットテーブルに設
定する必要がある。
【００１０】通常、フラットパレットテーブルに設定さ
れる階調データのビット数は、ＲＡＭＤＡＣに設定され
るカラーデータのビット数よりも少ない。これは、フラ
ットパネルディスプレイは、そのパネルの特性上、表現
可能な１ドット当たりの階調数が少なく、例えば１６階
調程度に制限されているためである。このため、従来の
表示制御装置では、ＲＡＭＤＡＣに設定されるカラーデ
ータのビット数を単純に間引くという手法によって、カ
ラーデータの値を線形的に階調データに変換していた。
れる階調データのビット数は、ＲＡＭＤＡＣに設定され
るカラーデータのビット数よりも少ない。これは、フラ
ットパネルディスプレイは、そのパネルの特性上、表現
可能な１ドット当たりの階調数が少なく、例えば１６階
調程度に制限されているためである。このため、従来の
表示制御装置では、ＲＡＭＤＡＣに設定されるカラーデ
ータのビット数を単純に間引くという手法によって、カ
ラーデータの値を線形的に階調データに変換していた。
【００１１】しかしながら、このようなカラーデータか
ら階調データへの変換処理においては、明るさを感じる
感度が青（Ｂ）、赤（Ｒ）、緑（Ｇ）の順で高くなると
いう人間の色に対する視覚的特性が全く考慮されてな
い。このため、前述のような線形的手法で生成された階
調データを使用した場合には、人間の目からは、フラッ
トパネルディスプレイのモノクロ階調表示画面の色調は
カラーＣＲＴディスプレイのカラー表示画面と異なって
見える。このため、フラットパネルディスプレイのモノ
クロ階調表示においては、カラーＣＲＴディスプレイの
カラー表示の色調を忠実に再現することができなかっ
た。
ら階調データへの変換処理においては、明るさを感じる
感度が青（Ｂ）、赤（Ｒ）、緑（Ｇ）の順で高くなると
いう人間の色に対する視覚的特性が全く考慮されてな
い。このため、前述のような線形的手法で生成された階
調データを使用した場合には、人間の目からは、フラッ
トパネルディスプレイのモノクロ階調表示画面の色調は
カラーＣＲＴディスプレイのカラー表示画面と異なって
見える。このため、フラットパネルディスプレイのモノ
クロ階調表示においては、カラーＣＲＴディスプレイの
カラー表示の色調を忠実に再現することができなかっ
た。
【００１２】また、従来では、このように常にＲＡＭＤ
ＡＣのカラーデータを利用して階調データを生成してい
るので、ＲＡＭＤＡＣのカラーデータには関係のない任
意の階調データを生成してそれを画面表示するといった
運用を行うことはできなかった。このため、例えば、実
行するアプリケーションプログラムの種類によっては、
カラー表示の画面全体が例えば緑色系統の場合には、モ
ノクロ階調表示の画面が視覚的に認識しずらいものとな
ってしまう場合もある。なぜなら、ＲＡＭＤＡＣのカラ
ーデータは、本来表示できる色数の多いＣＲＴディスプ
レイ用のものであるので、そのカラーデータの色の微妙
な変化を階調数の制限されたフラットパネルディスプレ
イ上で表現することは困難なためである。
ＡＣのカラーデータを利用して階調データを生成してい
るので、ＲＡＭＤＡＣのカラーデータには関係のない任
意の階調データを生成してそれを画面表示するといった
運用を行うことはできなかった。このため、例えば、実
行するアプリケーションプログラムの種類によっては、
カラー表示の画面全体が例えば緑色系統の場合には、モ
ノクロ階調表示の画面が視覚的に認識しずらいものとな
ってしまう場合もある。なぜなら、ＲＡＭＤＡＣのカラ
ーデータは、本来表示できる色数の多いＣＲＴディスプ
レイ用のものであるので、そのカラーデータの色の微妙
な変化を階調数の制限されたフラットパネルディスプレ
イ上で表現することは困難なためである。
【００１３】さらに、従来では、フラットパネルディス
プレイのモノクロ階調表示をサポートするために２５６
個もの階調レジスタをもつフラットパレットテーブルを
設ける必要があったため、表示制御装置のハードウェア
構成が複雑化される欠点もあった。
プレイのモノクロ階調表示をサポートするために２５６
個もの階調レジスタをもつフラットパレットテーブルを
設ける必要があったため、表示制御装置のハードウェア
構成が複雑化される欠点もあった。
【００１４】また、カラー表示のフラットパネルディス
プレイにおいても、そのパネルの特性によって、表現可
能な１ドット当たりの階調数が制限されているため、Ｃ
ＲＴディスプレイのカラー表示画面の色調を忠実に再現
することや、ＣＲＴディスプレイと同等の色数を画面表
示することは困難であった。
プレイにおいても、そのパネルの特性によって、表現可
能な１ドット当たりの階調数が制限されているため、Ｃ
ＲＴディスプレイのカラー表示画面の色調を忠実に再現
することや、ＣＲＴディスプレイと同等の色数を画面表
示することは困難であった。
【００１５】
【発明が解決しようとする課題】従来の表示制御装置に
おいては、ＣＲＴディスプレイのカラー表示画面の色調
をフラットパネルディスプレイ上で忠実に再現すること
が困難であり、また常にＣＲＴディスプレイ用のカラー
データを利用して階調データを生成しているのでカラー
データとは関係のない任意のモノクロ階調表示をフラッ
トパネルディスプレイ上で実現することが困難であっ
た。
おいては、ＣＲＴディスプレイのカラー表示画面の色調
をフラットパネルディスプレイ上で忠実に再現すること
が困難であり、また常にＣＲＴディスプレイ用のカラー
データを利用して階調データを生成しているのでカラー
データとは関係のない任意のモノクロ階調表示をフラッ
トパネルディスプレイ上で実現することが困難であっ
た。
【００１６】この発明はこのような点に鑑みてなされた
もので、ＣＲＴディスプレイのカラー表示画面の色調を
忠実に再現したモノクロ階調表示またはカラー表示をフ
ラットパネルディスプレイ上で実現できるようにし、ま
たモノクロ階調表示においては必要に応じてＣＲＴディ
スプレイのカラー表示画面を忠実に再現したモノクロ階
調表示とそのカラー表示画面には関係ない任意の色調の
モノクロ階調表示とを選択することができる表示制御装
置を提供することを目的とする。
もので、ＣＲＴディスプレイのカラー表示画面の色調を
忠実に再現したモノクロ階調表示またはカラー表示をフ
ラットパネルディスプレイ上で実現できるようにし、ま
たモノクロ階調表示においては必要に応じてＣＲＴディ
スプレイのカラー表示画面を忠実に再現したモノクロ階
調表示とそのカラー表示画面には関係ない任意の色調の
モノクロ階調表示とを選択することができる表示制御装
置を提供することを目的とする。
【００１７】
【課題を解決するための手段および作用】この発明は、
カラーＣＲＴディスプレイとフラットパネルディスプレ
イの表示制御を行なう表示制御装置において、カラーＣ
ＲＴディスプレイに表示するためのＲ，Ｇ，Ｂのカラー
データをそれぞれ保持する複数のレジスタを有し、それ
ら複数のカラーレジスタの１つが色情報をもつ表示デー
タによって選択されるカラーテーブルと、前記選択され
たカラーテーブルのレジスタに保持されているＲ，Ｇ，
Ｂのカラーデータをアナログカラービデオ信号に変換し
て前記カラーＣＲＴディスプレイに供給する手段と、フ
ラットパネルディスプレイに表示するための階調データ
をそれぞれ保持する複数のレジスタを有し、それら複数
のレジスタの１つが前記色情報をもつ表示データによっ
て選択されるフラットパレットテーブルと、前記選択さ
れたフラットパレットテーブルのレジスタに保持されて
いる階調データを前記フラットパネルディスプレイに供
給する手段と、前記カラーテーブルの各カラーレジスタ
に書き込まれる前記カラーデータのＲ，Ｇ，Ｂそれぞれ
の値に従って、そのカラーデータの色をその色に対応し
た輝度に換算する輝度換算手段と、この輝度換算手段に
よって換算された輝度値を前記フラットパレットテーブ
ルの各レジスタに書き込むべき階調データに変換する変
換テーブル手段とを具備することを第１の特徴とする。
カラーＣＲＴディスプレイとフラットパネルディスプレ
イの表示制御を行なう表示制御装置において、カラーＣ
ＲＴディスプレイに表示するためのＲ，Ｇ，Ｂのカラー
データをそれぞれ保持する複数のレジスタを有し、それ
ら複数のカラーレジスタの１つが色情報をもつ表示デー
タによって選択されるカラーテーブルと、前記選択され
たカラーテーブルのレジスタに保持されているＲ，Ｇ，
Ｂのカラーデータをアナログカラービデオ信号に変換し
て前記カラーＣＲＴディスプレイに供給する手段と、フ
ラットパネルディスプレイに表示するための階調データ
をそれぞれ保持する複数のレジスタを有し、それら複数
のレジスタの１つが前記色情報をもつ表示データによっ
て選択されるフラットパレットテーブルと、前記選択さ
れたフラットパレットテーブルのレジスタに保持されて
いる階調データを前記フラットパネルディスプレイに供
給する手段と、前記カラーテーブルの各カラーレジスタ
に書き込まれる前記カラーデータのＲ，Ｇ，Ｂそれぞれ
の値に従って、そのカラーデータの色をその色に対応し
た輝度に換算する輝度換算手段と、この輝度換算手段に
よって換算された輝度値を前記フラットパレットテーブ
ルの各レジスタに書き込むべき階調データに変換する変
換テーブル手段とを具備することを第１の特徴とする。
【００１８】この表示制御装置においては、カラーテー
ブルの各カラーレジスタに書き込まれるカラーデータの
Ｒ，Ｇ，Ｂそれぞれの値に従ってそのカラーデータの色
調が輝度に換算され、その輝度値からフラットパレット
テーブルの各レジスタに書き込むべき階調データが生成
される。このように、ＣＲＴディスプレイに表示すべき
カラーデータのＲ，Ｇ，Ｂの値をそれぞれ考慮した輝度
換算によって階調データが生成されるので、Ｒ，Ｇ，Ｂ
それぞれについて明るく見える感度が異なるという人間
の視覚的特性を考慮した状態で階調データを生成するこ
とが可能となり、ＣＲＴディスプレイのカラー表示にお
ける色調を忠実に再現したモノクロ階調表示をフラット
パネルディスプレイ上で実現することができる。
ブルの各カラーレジスタに書き込まれるカラーデータの
Ｒ，Ｇ，Ｂそれぞれの値に従ってそのカラーデータの色
調が輝度に換算され、その輝度値からフラットパレット
テーブルの各レジスタに書き込むべき階調データが生成
される。このように、ＣＲＴディスプレイに表示すべき
カラーデータのＲ，Ｇ，Ｂの値をそれぞれ考慮した輝度
換算によって階調データが生成されるので、Ｒ，Ｇ，Ｂ
それぞれについて明るく見える感度が異なるという人間
の視覚的特性を考慮した状態で階調データを生成するこ
とが可能となり、ＣＲＴディスプレイのカラー表示にお
ける色調を忠実に再現したモノクロ階調表示をフラット
パネルディスプレイ上で実現することができる。
【００１９】また、この発明は、連動モードと非連動モ
ードのモード指定によって、ポータブルコンピュータの
ＣＰＵから出力される階調データと変換テーブル手段か
ら出力される階調データを選択的にフラットパレットテ
ーブルに書き込めるように構成したことを第２の特徴と
する。
ードのモード指定によって、ポータブルコンピュータの
ＣＰＵから出力される階調データと変換テーブル手段か
ら出力される階調データを選択的にフラットパレットテ
ーブルに書き込めるように構成したことを第２の特徴と
する。
【００２０】この構成においては、連動モードにおいて
はＣＲＴディスプレイのカラー表示における色調を忠実
に再現したモノクロ階調表示を実現でき、また非連動モ
ードにおいてはＣＰＵから出力される階調データをフラ
ットパレットテーブルに書き込めるので、ＣＲＴディス
プレイのカラー表示画面とは関係なく、フラットパネル
ディスプレイのパネルの種類や実行するアプリケーショ
ンプログラムの種類に合った任意の色調のモノクロ階調
表示を行うことができる。
はＣＲＴディスプレイのカラー表示における色調を忠実
に再現したモノクロ階調表示を実現でき、また非連動モ
ードにおいてはＣＰＵから出力される階調データをフラ
ットパレットテーブルに書き込めるので、ＣＲＴディス
プレイのカラー表示画面とは関係なく、フラットパネル
ディスプレイのパネルの種類や実行するアプリケーショ
ンプログラムの種類に合った任意の色調のモノクロ階調
表示を行うことができる。
【００２１】また、この発明は、カラーＣＲＴディスプ
レイとフラットパネルディスプレイの表示制御を行なう
表示制御装置において、カラーＣＲＴディスプレイに表
示するためのＲ，Ｇ，Ｂのカラーデータをそれぞれ保持
する複数のレジスタを有し、それら複数のカラーレジス
タの１つが色情報をもつ表示データによって選択される
カラーテーブルと、前記選択されたカラーテーブルのレ
ジスタから読み出されるＲ，Ｇ，Ｂのカラーデータをア
ナログカラービデオ信号に変換して前記カラーＣＲＴデ
ィスプレイに供給する手段と、前記選択されたカラーテ
ーブルのレジスタから読み出されるカラーデータのＲ，
Ｇ，Ｂそれぞれの値に従って、そのカラーデータの色を
その色に対応した輝度に換算する輝度換算手段と、この
輝度換算手段によって換算された輝度値をもつ階調デー
タを前記フラットパネルディスプレイに供給する手段と
を具備することを第３の特徴とする。
レイとフラットパネルディスプレイの表示制御を行なう
表示制御装置において、カラーＣＲＴディスプレイに表
示するためのＲ，Ｇ，Ｂのカラーデータをそれぞれ保持
する複数のレジスタを有し、それら複数のカラーレジス
タの１つが色情報をもつ表示データによって選択される
カラーテーブルと、前記選択されたカラーテーブルのレ
ジスタから読み出されるＲ，Ｇ，Ｂのカラーデータをア
ナログカラービデオ信号に変換して前記カラーＣＲＴデ
ィスプレイに供給する手段と、前記選択されたカラーテ
ーブルのレジスタから読み出されるカラーデータのＲ，
Ｇ，Ｂそれぞれの値に従って、そのカラーデータの色を
その色に対応した輝度に換算する輝度換算手段と、この
輝度換算手段によって換算された輝度値をもつ階調デー
タを前記フラットパネルディスプレイに供給する手段と
を具備することを第３の特徴とする。
【００２２】この表示制御装置においては、カラーテー
ブルの選択されたレジスタに保持されているカラーデー
タが輝度換算され、これによってそのカラーデータの色
に対応した輝度を有する階調データが生成される。この
ため、人間の視覚的特性を考慮した階調データを得るこ
とができ、ＣＲＴディスプレイのカラー表示における色
調を忠実に再現したモノクロ階調表示をフラットパネル
ディスプレイ上で実現することができる。また、カラー
テーブルの選択されたレジスタから読み出されたカラー
データを直接的に輝度変換してそれを階調データとして
フラットパネルディスプレイに供給しているので、階調
データを保持するためのフラットパレットテーブルが不
用となり、表示制御装置のハードウェア構成の簡単化を
図ることができる。
ブルの選択されたレジスタに保持されているカラーデー
タが輝度換算され、これによってそのカラーデータの色
に対応した輝度を有する階調データが生成される。この
ため、人間の視覚的特性を考慮した階調データを得るこ
とができ、ＣＲＴディスプレイのカラー表示における色
調を忠実に再現したモノクロ階調表示をフラットパネル
ディスプレイ上で実現することができる。また、カラー
テーブルの選択されたレジスタから読み出されたカラー
データを直接的に輝度変換してそれを階調データとして
フラットパネルディスプレイに供給しているので、階調
データを保持するためのフラットパレットテーブルが不
用となり、表示制御装置のハードウェア構成の簡単化を
図ることができる。
【００２３】さらに、この発明は、１画素が画面上の複
数ドットから構成される多色表示モードを有し、カラー
ＣＲＴディスプレイと２ｍ階調のモノクロフラットパネ
ルディスプレイの表示制御を行なう表示制御装置におい
て、カラーＣＲＴディスプレイに表示するための１画素
分のカラーデータをそれぞれ保持する複数のカラーレジ
スタを有し、それら複数のカラーレジスタの１つが色情
報をもつ表示データによって選択されるカラーテーブル
と、前記選択されたカラーテーブルのレジスタに保持さ
れているＲ，Ｇ，Ｂのカラーデータをアナログカラービ
デオ信号に変換して前記カラーＣＲＴディスプレイに供
給する手段と、前記選択されたカラーテーブルのレジス
タに保持されているカラーデータのＲ，Ｇ，Ｂそれぞれ
の値に従ってそのカラーデータの色をその色に対応した
ｎ（ｎ＞ｍ）ビットの輝度に換算する輝度換算手段と、
この輝度換算手段によって換算されたｎ（ｎ＞ｍ）ビッ
トの輝度値の上位ｍビットで表される第１階調データに
所定値を加算することによって前記第１階調データより
も階調レベルの高いｍビットの第２階調データを生成す
る手段と、前記多色表示モードにおける前記１画素を構
成する複数ドットそれぞれについて前記第１または第２
のどちらの階調データを選択するかを示す選択信号に応
じて、前記第１および第２の階調データの一方を選択
し、その選択した階調データを前記フラットパネルディ
スプレイに供給する選択手段と、前記第１の階調データ
の下位（ｎ−ｍ）ビットの値に応じて、前記複数ドット
に対する前記第１または第２の階調データの割り当てを
それぞれ示す２（ｎ−ｍ）個の異なる階調パターンを選
択的に発生し、その発生した階調パターンにしたがって
前記選択信号の発生を制御する選択信号発生手段とを具
備することを第４の特徴とする。
数ドットから構成される多色表示モードを有し、カラー
ＣＲＴディスプレイと２ｍ階調のモノクロフラットパネ
ルディスプレイの表示制御を行なう表示制御装置におい
て、カラーＣＲＴディスプレイに表示するための１画素
分のカラーデータをそれぞれ保持する複数のカラーレジ
スタを有し、それら複数のカラーレジスタの１つが色情
報をもつ表示データによって選択されるカラーテーブル
と、前記選択されたカラーテーブルのレジスタに保持さ
れているＲ，Ｇ，Ｂのカラーデータをアナログカラービ
デオ信号に変換して前記カラーＣＲＴディスプレイに供
給する手段と、前記選択されたカラーテーブルのレジス
タに保持されているカラーデータのＲ，Ｇ，Ｂそれぞれ
の値に従ってそのカラーデータの色をその色に対応した
ｎ（ｎ＞ｍ）ビットの輝度に換算する輝度換算手段と、
この輝度換算手段によって換算されたｎ（ｎ＞ｍ）ビッ
トの輝度値の上位ｍビットで表される第１階調データに
所定値を加算することによって前記第１階調データより
も階調レベルの高いｍビットの第２階調データを生成す
る手段と、前記多色表示モードにおける前記１画素を構
成する複数ドットそれぞれについて前記第１または第２
のどちらの階調データを選択するかを示す選択信号に応
じて、前記第１および第２の階調データの一方を選択
し、その選択した階調データを前記フラットパネルディ
スプレイに供給する選択手段と、前記第１の階調データ
の下位（ｎ−ｍ）ビットの値に応じて、前記複数ドット
に対する前記第１または第２の階調データの割り当てを
それぞれ示す２（ｎ−ｍ）個の異なる階調パターンを選
択的に発生し、その発生した階調パターンにしたがって
前記選択信号の発生を制御する選択信号発生手段とを具
備することを第４の特徴とする。
【００２４】この表示制御装置においては、カラーテー
ブルの選択されたレジスタに保持されているカラーデー
タが輝度換算され、これによってそのカラーデータの色
調に対応した輝度を有する階調データが生成される。こ
のため、カラーデータの色調を考慮した階調データを得
ることができ、ＣＲＴディスプレイのカラー表示におけ
る色調を忠実に再現したモノクロ階調表示をフラットパ
ネルディスプレイ上で実現することができる。また、カ
ラーテーブルの選択されたレジスタに保持されているカ
ラーデータを直接的に輝度変換してそれを階調データと
してフラットパネルディスプレイに供給しているので、
階調データを保持するためのフラットパレットテーブル
が不用となり、表示制御装置のハードウェア構成の簡単
化を図ることができる。さらに、ｍビットの階調データ
と２（ｎ−ｍ）個の階調パターンとの組み合わせによっ
て、２ｍの階調表示から２ｍ×２（ｎ−ｍ）階調の階調
表示への階調エミュレーションを行なっているので、１
画素を複数ドットで表す多色表示モードにおいては、疑
似的に２ｍの階調のフラットパネルディスプレイ上に２
ｍ×２（ｎ−ｍ）階調表示を実現することができる。
ブルの選択されたレジスタに保持されているカラーデー
タが輝度換算され、これによってそのカラーデータの色
調に対応した輝度を有する階調データが生成される。こ
のため、カラーデータの色調を考慮した階調データを得
ることができ、ＣＲＴディスプレイのカラー表示におけ
る色調を忠実に再現したモノクロ階調表示をフラットパ
ネルディスプレイ上で実現することができる。また、カ
ラーテーブルの選択されたレジスタに保持されているカ
ラーデータを直接的に輝度変換してそれを階調データと
してフラットパネルディスプレイに供給しているので、
階調データを保持するためのフラットパレットテーブル
が不用となり、表示制御装置のハードウェア構成の簡単
化を図ることができる。さらに、ｍビットの階調データ
と２（ｎ−ｍ）個の階調パターンとの組み合わせによっ
て、２ｍの階調表示から２ｍ×２（ｎ−ｍ）階調の階調
表示への階調エミュレーションを行なっているので、１
画素を複数ドットで表す多色表示モードにおいては、疑
似的に２ｍの階調のフラットパネルディスプレイ上に２
ｍ×２（ｎ−ｍ）階調表示を実現することができる。
【００２５】また、さらに、この発明は、１画素がＲ，
Ｇ，Ｂそれぞれについて複数ドットから構成される多色
表示モードを有し、カラーＣＲＴディスプレイとＲ，
Ｇ，Ｂ毎に２ｍ階調のカラーフラットパネルディスプレ
イの表示制御を行なう表示制御装置において、カラーＣ
ＲＴディスプレイに表示するための１画素分のカラーデ
ータをそれぞれ保持する複数のカラーレジスタを有し、
それら複数のカラーレジスタの１つが色情報をもつ表示
データによって選択されるカラーテーブルと、前記選択
されたカラーテーブルのレジスタに保持されている各々
ｎ（ｎ＞ｍ）ビットからなるＲ，Ｇ，Ｂのカラーデータ
をアナログカラービデオ信号に変換して前記カラーＣＲ
Ｔディスプレイに供給する手段と、前記選択されたカラ
ーテーブルのレジスタに保持されている各々ｎ（ｎ＞
ｍ）ビットからなるＲ，Ｇ，Ｂのカラーデータをそれぞ
れ受信し、受信したカラーデータに基づいて前記カラー
フラットパネルディスプレイに出力するためのＲ，Ｇ，
Ｂのカラービデオデータをそれぞれ生成する第１乃至第
３のビデオデータ生成手段とを具備し、第１乃至第３の
各ビデオデータ生成手段は、前記選択されたカラーテー
ブルのレジスタに保持されている対応する色のｎ（ｎ＞
ｍ）ビットからなるカラーデータの上位ｍビットで表さ
れる第１カラーデータに所定値を加算することによって
前記第１カラーデータよりも階調レベルの高いｍビット
の第２カラーデータを生成する手段と、前記多色表示モ
ードにおいて対応する色を構成する複数ドットそれぞれ
について前記第１または第２のどちらのカラーデータを
選択するかを示す選択信号に応じて、前記第１および第
２のカラーデータの一方を選択し、その選択したカラー
データを前記フラットパネルディスプレイに供給する選
択手段と、前記ｎ（ｎ＞ｍ）ビットからなるカラーデー
タの下位（ｎ−ｍ）ビットの値に応じて、前記複数ドッ
トに対する前記第１または第２のカラーデータの割り当
てをそれぞれ示す２（ ｎ−ｍ）個の異なる階調パターン
の内の１つを選択し、その選択した階調パターンにした
がって前記選択信号の発生を制御する選択信号発生手段
とを具備することを第５の特徴とする。
Ｇ，Ｂそれぞれについて複数ドットから構成される多色
表示モードを有し、カラーＣＲＴディスプレイとＲ，
Ｇ，Ｂ毎に２ｍ階調のカラーフラットパネルディスプレ
イの表示制御を行なう表示制御装置において、カラーＣ
ＲＴディスプレイに表示するための１画素分のカラーデ
ータをそれぞれ保持する複数のカラーレジスタを有し、
それら複数のカラーレジスタの１つが色情報をもつ表示
データによって選択されるカラーテーブルと、前記選択
されたカラーテーブルのレジスタに保持されている各々
ｎ（ｎ＞ｍ）ビットからなるＲ，Ｇ，Ｂのカラーデータ
をアナログカラービデオ信号に変換して前記カラーＣＲ
Ｔディスプレイに供給する手段と、前記選択されたカラ
ーテーブルのレジスタに保持されている各々ｎ（ｎ＞
ｍ）ビットからなるＲ，Ｇ，Ｂのカラーデータをそれぞ
れ受信し、受信したカラーデータに基づいて前記カラー
フラットパネルディスプレイに出力するためのＲ，Ｇ，
Ｂのカラービデオデータをそれぞれ生成する第１乃至第
３のビデオデータ生成手段とを具備し、第１乃至第３の
各ビデオデータ生成手段は、前記選択されたカラーテー
ブルのレジスタに保持されている対応する色のｎ（ｎ＞
ｍ）ビットからなるカラーデータの上位ｍビットで表さ
れる第１カラーデータに所定値を加算することによって
前記第１カラーデータよりも階調レベルの高いｍビット
の第２カラーデータを生成する手段と、前記多色表示モ
ードにおいて対応する色を構成する複数ドットそれぞれ
について前記第１または第２のどちらのカラーデータを
選択するかを示す選択信号に応じて、前記第１および第
２のカラーデータの一方を選択し、その選択したカラー
データを前記フラットパネルディスプレイに供給する選
択手段と、前記ｎ（ｎ＞ｍ）ビットからなるカラーデー
タの下位（ｎ−ｍ）ビットの値に応じて、前記複数ドッ
トに対する前記第１または第２のカラーデータの割り当
てをそれぞれ示す２（ ｎ−ｍ）個の異なる階調パターン
の内の１つを選択し、その選択した階調パターンにした
がって前記選択信号の発生を制御する選択信号発生手段
とを具備することを第５の特徴とする。
【００２６】この表示制御装置においては、Ｒ，Ｇ，Ｂ
それぞれｍビットからなるカラービデオデータに４種類
の階調パターンを組み合わせることにによって、Ｒ，
Ｇ，Ｂの各々についてｍビットで表現できる２ｍ階調か
ら２ｍ×２（ｎ−ｍ）階調への階調エミュレーションが
行える。このため、多色表示モードにおいては、疑似的
に（２ｍ×２（ｎ−ｍ））３色のカラー表示をカラーフ
ラットパネルディスプレイ上に実現することができる。
それぞれｍビットからなるカラービデオデータに４種類
の階調パターンを組み合わせることにによって、Ｒ，
Ｇ，Ｂの各々についてｍビットで表現できる２ｍ階調か
ら２ｍ×２（ｎ−ｍ）階調への階調エミュレーションが
行える。このため、多色表示モードにおいては、疑似的
に（２ｍ×２（ｎ−ｍ））３色のカラー表示をカラーフ
ラットパネルディスプレイ上に実現することができる。
【００２７】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。
明する。
【００２８】まず、図１を参照して、この発明の一実施
例に係わる表示制御システムの全体の構成を説明する。
この表示制御システム４は、例えば、６４０×４８０ド
ット１６色同時表示の表示モードを持つＶＧＡ（Ｖideo
Ｇraphics Ａrray）仕様の表示制御システムであ
り、バスコネクタ３を介してポータブルコンピュータの
システムバス２に接続される。この表示制御システム４
は、ポータブルコンピュータ本体に標準装備されるフラ
ットパネルディスプレイ４０およびオプション接続され
るカラーＣＲＴディスプレイ５０双方に対する表示制御
を行なう。
例に係わる表示制御システムの全体の構成を説明する。
この表示制御システム４は、例えば、６４０×４８０ド
ット１６色同時表示の表示モードを持つＶＧＡ（Ｖideo
Ｇraphics Ａrray）仕様の表示制御システムであ
り、バスコネクタ３を介してポータブルコンピュータの
システムバス２に接続される。この表示制御システム４
は、ポータブルコンピュータ本体に標準装備されるフラ
ットパネルディスプレイ４０およびオプション接続され
るカラーＣＲＴディスプレイ５０双方に対する表示制御
を行なう。
【００２９】表示制御システム４には、ディスプレイコ
ントローラ（ＤＩＳＰ−ＣＯＮＴ）１０、画像メモリ
（ＶＲＡＭ）２５、およびＲＡＭＤＡＣ（カラーテーブ
ル付きＤ／Ａコンバータ）３０が設けられている。これ
らディスプレイコントローラ（ＤＩＳＰ−ＣＯＮＴ）１
０、画像メモリ（ＶＲＡＭ）２５、およびＲＡＭＤＡＣ
（カラーテーブル付きＤ／Ａコンバータ）３０は、図示
しない回路基板上に搭載されている。
ントローラ（ＤＩＳＰ−ＣＯＮＴ）１０、画像メモリ
（ＶＲＡＭ）２５、およびＲＡＭＤＡＣ（カラーテーブ
ル付きＤ／Ａコンバータ）３０が設けられている。これ
らディスプレイコントローラ（ＤＩＳＰ−ＣＯＮＴ）１
０、画像メモリ（ＶＲＡＭ）２５、およびＲＡＭＤＡＣ
（カラーテーブル付きＤ／Ａコンバータ）３０は、図示
しない回路基板上に搭載されている。
【００３０】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、バスコネクタ３およびシステムバス２を介し
て、ポータブルコンピュータのＣＰＵ１とこの表示制御
システムとの間のインターフェースを司る。また、ディ
スプレイコントローラ１０は、画像メモリ（ＶＲＡＭ）
２５およびＲＡＭＤＡＣ（カラーテーブル付きＤ／Ａコ
ンバータ）３０を利用して、フラットパネルディスプレ
イ４０およびカラーＣＲＴディスプレイ５０に対する表
示制御を実行する。
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、バスコネクタ３およびシステムバス２を介し
て、ポータブルコンピュータのＣＰＵ１とこの表示制御
システムとの間のインターフェースを司る。また、ディ
スプレイコントローラ１０は、画像メモリ（ＶＲＡＭ）
２５およびＲＡＭＤＡＣ（カラーテーブル付きＤ／Ａコ
ンバータ）３０を利用して、フラットパネルディスプレ
イ４０およびカラーＣＲＴディスプレイ５０に対する表
示制御を実行する。
【００３１】画像メモリ（ＶＲＡＭ）２５は、フラット
パネルディスプレイ４０またはカラーＣＲＴディスプレ
イ５０に表示するための表示データをメモリプレーン方
式で記憶する。このメモリプレーン方式は、メモリ領域
を同一アドレスで指定される複数のプレーンに分割し、
これらプレーンに各画素の色情報を割り当てる方式であ
る。ＶＧＡ仕様では画像メモリ（ＶＲＡＭ）２５は４プ
レーンから構成されるので、１画素分の表示データは、
各プレーン毎に１ビットづつの合計４ビットのデータか
ら構成される。画像メモリ（ＶＲＡＭ）２５のデータ入
出力ポート（ＭＤＡＴＡ）は３２ビット幅であり、各プ
レーン毎に８ビット単位でデータの入出力が実行され
る。このため、画像メモリ（ＶＲＡＭ）２５からは、１
回のリードアクセスで８画素分の表示データが読み出さ
れる。
パネルディスプレイ４０またはカラーＣＲＴディスプレ
イ５０に表示するための表示データをメモリプレーン方
式で記憶する。このメモリプレーン方式は、メモリ領域
を同一アドレスで指定される複数のプレーンに分割し、
これらプレーンに各画素の色情報を割り当てる方式であ
る。ＶＧＡ仕様では画像メモリ（ＶＲＡＭ）２５は４プ
レーンから構成されるので、１画素分の表示データは、
各プレーン毎に１ビットづつの合計４ビットのデータか
ら構成される。画像メモリ（ＶＲＡＭ）２５のデータ入
出力ポート（ＭＤＡＴＡ）は３２ビット幅であり、各プ
レーン毎に８ビット単位でデータの入出力が実行され
る。このため、画像メモリ（ＶＲＡＭ）２５からは、１
回のリードアクセスで８画素分の表示データが読み出さ
れる。
【００３２】ＲＡＭＤＡＣ３０は、カラーＣＲＴディス
プレイ５０用のＲ，Ｇ，Ｂのアナログカラービデオ信号
を生成するためのものであり、アドレス入力（Ａ）に供
給されるデータをインデックスとするカラーテーブル
と、このカラーテーブルから読み出されるカラーデータ
をアナログ信号に変換するＤ／Ａコンバータとから構成
されている。ＶＧＡ仕様では３２０×２００ドットで２
５６色同時表示の表示モードがあるので、この表示モー
ドをサポートするためにカラーテーブルには２５６個の
カラーレジスタが含まれている。各カラーレジスタに
は、Ｒ，Ｇ，Ｂそれぞれについて６ビットからなる合計
１８ビットのカラーデータが格納されている。選択され
たカラーレジスタに格納されているカラーデータは、Ｄ
／ＡコンバータによってアナログＲ，Ｇ，Ｂ信号に変換
されてＣＲＴディスプレイ５０に供給される。カラーテ
ーブルに設定されるカラーデータの値は、ＲＡＭＤＡＣ
３０のデータ入力（Ｄ）に供給されるＣＰＵ１からの書
き込みデータによって決定される。
プレイ５０用のＲ，Ｇ，Ｂのアナログカラービデオ信号
を生成するためのものであり、アドレス入力（Ａ）に供
給されるデータをインデックスとするカラーテーブル
と、このカラーテーブルから読み出されるカラーデータ
をアナログ信号に変換するＤ／Ａコンバータとから構成
されている。ＶＧＡ仕様では３２０×２００ドットで２
５６色同時表示の表示モードがあるので、この表示モー
ドをサポートするためにカラーテーブルには２５６個の
カラーレジスタが含まれている。各カラーレジスタに
は、Ｒ，Ｇ，Ｂそれぞれについて６ビットからなる合計
１８ビットのカラーデータが格納されている。選択され
たカラーレジスタに格納されているカラーデータは、Ｄ
／ＡコンバータによってアナログＲ，Ｇ，Ｂ信号に変換
されてＣＲＴディスプレイ５０に供給される。カラーテ
ーブルに設定されるカラーデータの値は、ＲＡＭＤＡＣ
３０のデータ入力（Ｄ）に供給されるＣＰＵ１からの書
き込みデータによって決定される。
【００３３】ディスプレイコントローラ１０は、図示の
ように、クロック制御回路１１、表示タイミング制御回
路１２、パラレタレジスタ郡１３、アドレス制御回路１
４、表示アドレス制御回路１５、ラスタオペレーション
制御回路１６、パラレル／シリアル変換回路（Ｐ／Ｓ）
１７、メモリ制御回路１８、カラーパレット制御回路１
９、マルチプレクサ２０、およびフラットパレット制御
回路２１から構成されている。これら各回路の機能は、
次の通りである。
ように、クロック制御回路１１、表示タイミング制御回
路１２、パラレタレジスタ郡１３、アドレス制御回路１
４、表示アドレス制御回路１５、ラスタオペレーション
制御回路１６、パラレル／シリアル変換回路（Ｐ／Ｓ）
１７、メモリ制御回路１８、カラーパレット制御回路１
９、マルチプレクサ２０、およびフラットパレット制御
回路２１から構成されている。これら各回路の機能は、
次の通りである。
【００３４】クロック制御回路１１および表示タイミン
グ制御回路１２は、フラットパネルディプレイ４０およ
びＣＲＴディスプレイ５０の表示タイミングを制御する
ためのものであり、システムバス２からのクロックＯＳ
Ｃに基づき、フラットパネルディプレイ４０の表示タイ
ミングを制御するための各種制御信号（ラインパルスＬ
Ｐ、フィールドパルスＦＰ、およびシフトクロックＳＣ
Ｋ）、およびＣＲＴディスプレイ５０の表示タイミング
を制御するための各種制御信号（水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ）を発生する。フラットパ
ネルディプレイ４０に対するラインパルスＬＰおよびフ
ィールドパルスＦＰは、フラットパネルディプレイ４０
の１表示ライン当たりの走査期間および１画面当たりの
走査期間を規定するものであり、ＣＲＴディスプレイ５
０に対する水平同期信号ＨＳＹＮＣおよび垂直同期信号
ＶＳＹＮＣにそれぞれ相当する。また、シフトクロック
ＳＣＫは、フラットパネルディプレイ４０にフラットパ
ネルビデオデータＦＶＤを取り込むためのデータシフト
信号として使用される。さらに、表示タイミング制御回
路１２は、ＣＰＵ１に対する割り込み要求信号（ＩＲ
Ｑ）を発行する。
グ制御回路１２は、フラットパネルディプレイ４０およ
びＣＲＴディスプレイ５０の表示タイミングを制御する
ためのものであり、システムバス２からのクロックＯＳ
Ｃに基づき、フラットパネルディプレイ４０の表示タイ
ミングを制御するための各種制御信号（ラインパルスＬ
Ｐ、フィールドパルスＦＰ、およびシフトクロックＳＣ
Ｋ）、およびＣＲＴディスプレイ５０の表示タイミング
を制御するための各種制御信号（水平同期信号ＨＳＹＮ
Ｃ、垂直同期信号ＶＳＹＮＣ）を発生する。フラットパ
ネルディプレイ４０に対するラインパルスＬＰおよびフ
ィールドパルスＦＰは、フラットパネルディプレイ４０
の１表示ライン当たりの走査期間および１画面当たりの
走査期間を規定するものであり、ＣＲＴディスプレイ５
０に対する水平同期信号ＨＳＹＮＣおよび垂直同期信号
ＶＳＹＮＣにそれぞれ相当する。また、シフトクロック
ＳＣＫは、フラットパネルディプレイ４０にフラットパ
ネルビデオデータＦＶＤを取り込むためのデータシフト
信号として使用される。さらに、表示タイミング制御回
路１２は、ＣＰＵ１に対する割り込み要求信号（ＩＲ
Ｑ）を発行する。
【００３５】パラメタレジスタ郡１３は、フラットパネ
ルディプレイ４０およびＣＲＴディスプレイ５０の表示
モード等を規定するための各種パラレタを保持する。こ
のパラレタは、データバス（Ｄ１５−０）を介してＣＰ
Ｕ１から与えられる。パラメタレジスタ郡１３に対する
パラレタのリード／ライトは、Ｉ／Ｏリード信号（Ｉ／
Ｏ Ｒ）、Ｉ／Ｏライト信号（Ｉ／Ｏ Ｗ）によって制
御される。
ルディプレイ４０およびＣＲＴディスプレイ５０の表示
モード等を規定するための各種パラレタを保持する。こ
のパラレタは、データバス（Ｄ１５−０）を介してＣＰ
Ｕ１から与えられる。パラメタレジスタ郡１３に対する
パラレタのリード／ライトは、Ｉ／Ｏリード信号（Ｉ／
Ｏ Ｒ）、Ｉ／Ｏライト信号（Ｉ／Ｏ Ｗ）によって制
御される。
【００３６】アドレス制御回路１４は、画像メモリ（Ｖ
ＲＡＭ）２５をリード／ライトアクンセスするためのメ
モリアドレスを発生する。画像メモリ（ＶＲＡＭ）２５
に表示データを書き込む場合には、ＣＰＵ１から与えら
れるアドレス（ＳＡ１９−０）はアドレス制御回路１４
によってメモリ書き込みアドレスに変換されて、画像メ
モリ（ＶＲＡＭ）２５のアドレスポート（ＭＡＤＤＲ）
に供給される。一方、画像メモリ（ＶＲＡＭ）２５から
表示データを読み出す場合には、表示アドレス制御回路
１５の制御の下に、メモリリードアドレスがアドレス制
御回路１４から画像メモリ（ＶＲＡＭ）２５のアドレス
ポート（ＭＡＤＤＲ）に順次供給される。また、アドレ
ス制御回路１４は、ＲＡＭＤＡＣ３０にカラーデータを
書き込む時のライトアドレスＷ１も発生する。
ＲＡＭ）２５をリード／ライトアクンセスするためのメ
モリアドレスを発生する。画像メモリ（ＶＲＡＭ）２５
に表示データを書き込む場合には、ＣＰＵ１から与えら
れるアドレス（ＳＡ１９−０）はアドレス制御回路１４
によってメモリ書き込みアドレスに変換されて、画像メ
モリ（ＶＲＡＭ）２５のアドレスポート（ＭＡＤＤＲ）
に供給される。一方、画像メモリ（ＶＲＡＭ）２５から
表示データを読み出す場合には、表示アドレス制御回路
１５の制御の下に、メモリリードアドレスがアドレス制
御回路１４から画像メモリ（ＶＲＡＭ）２５のアドレス
ポート（ＭＡＤＤＲ）に順次供給される。また、アドレ
ス制御回路１４は、ＲＡＭＤＡＣ３０にカラーデータを
書き込む時のライトアドレスＷ１も発生する。
【００３７】ラスタオペレーション制御回路１６は、デ
ータバス（Ｄ１５−０）を介してＣＰＵ１から供給され
るデータを画像メモリ（ＶＲＡＭ）２５に表示データと
して書き込む機能と、画像メモリ（ＶＲＡＭ）２５に格
納されている表示データに対して各種演算を実行する描
画機能を有している。描画時には、ラスタオペレーショ
ン制御回路１６は、画像メモリ（ＶＲＡＭ）２５から読
み出された表示データに対して所定の論理演算を実行し
てデータを加工し、その加工されたデータを再び画像メ
モリ（ＶＲＡＭ）２５に書き込む。描画演算の内容は、
パラメタレジスタ郡１３に設定されている演算パラメタ
によって制御される。
ータバス（Ｄ１５−０）を介してＣＰＵ１から供給され
るデータを画像メモリ（ＶＲＡＭ）２５に表示データと
して書き込む機能と、画像メモリ（ＶＲＡＭ）２５に格
納されている表示データに対して各種演算を実行する描
画機能を有している。描画時には、ラスタオペレーショ
ン制御回路１６は、画像メモリ（ＶＲＡＭ）２５から読
み出された表示データに対して所定の論理演算を実行し
てデータを加工し、その加工されたデータを再び画像メ
モリ（ＶＲＡＭ）２５に書き込む。描画演算の内容は、
パラメタレジスタ郡１３に設定されている演算パラメタ
によって制御される。
【００３８】パラレル／シリアル変換回路（Ｐ／Ｓ）１
７は、画像メモリ（ＶＲＡＭ）２５から一度に読み出さ
れる３２ビット（８画素分）の表示データを４ビットの
画素単位で順次切り出すために、画像メモリ（ＶＲＡ
Ｍ）２５の４つのプレーン各々から読み出される８ビッ
トデータをシリアルデータにパラレル／シリアル変換す
る。
７は、画像メモリ（ＶＲＡＭ）２５から一度に読み出さ
れる３２ビット（８画素分）の表示データを４ビットの
画素単位で順次切り出すために、画像メモリ（ＶＲＡ
Ｍ）２５の４つのプレーン各々から読み出される８ビッ
トデータをシリアルデータにパラレル／シリアル変換す
る。
【００３９】メモリ制御回路１８は画像メモリ（ＶＲＡ
Ｍ）２５をアクセス制御するためのものであり、各種制
御信号ＣＯＮＴ（ライトイネーブル信号、アウトプット
イネーブル信号、ローアドレスストローブ信号、カラム
アドレスストローブ信号等）の発生を制御する。制御信
号ＣＯＮＴの発生動作は、ＣＰＵ１からのメモリリード
信号（ＭＥＭＲ）およびメモリライト信号（ＭＥＭＷ）
によって制御される。また、メモリ制御回路１８は、Ｃ
ＰＵ１のバスサイクルを延長するために、Ｉ／Ｏチャネ
ルレディ信号（ＩＯＣＨＲＤＹ）を発生する。
Ｍ）２５をアクセス制御するためのものであり、各種制
御信号ＣＯＮＴ（ライトイネーブル信号、アウトプット
イネーブル信号、ローアドレスストローブ信号、カラム
アドレスストローブ信号等）の発生を制御する。制御信
号ＣＯＮＴの発生動作は、ＣＰＵ１からのメモリリード
信号（ＭＥＭＲ）およびメモリライト信号（ＭＥＭＷ）
によって制御される。また、メモリ制御回路１８は、Ｃ
ＰＵ１のバスサイクルを延長するために、Ｉ／Ｏチャネ
ルレディ信号（ＩＯＣＨＲＤＹ）を発生する。
【００４０】カラーパレット制御回路１９は、パラレル
／シリアル変換回路（Ｐ／Ｓ）１７から出力される４ビ
ット／ピクセルの表示データの色属性を決定するための
ものであり、４ビット／ピクセルの表示データによって
選択される１６個のカラーパレットレジスタを備えてい
る。各カラーパレットレジスタには、表示データの色属
性を規定するための６ビットのカラーパレットデータが
格納されている。カラーパレットデータは、データバス
（Ｄ１５−０）を介してＣＰＵ１によって書き込まれ
る。表示データによって選択されたカラーパレットレジ
スタに格納されている６ビットのデータは、カラーパレ
ット制御回路１９内蔵のカラー選択レジスタから出力さ
れる２ビットデータが加えられ、合計８ビットのデータ
として出力される。この８ビットデータは、カラーデー
タとしてフラットパレット制御回路２１に供給されると
共に、ＣＲＴビデオデータとしてアドレスマルチプレク
サ２０を介してＲＡＭＤＡＣ３０に供給される。ＣＲＴ
ビデオデータは、ＲＡＭＤＡＣ３０のリードアドレスＲ
１として使用される。
／シリアル変換回路（Ｐ／Ｓ）１７から出力される４ビ
ット／ピクセルの表示データの色属性を決定するための
ものであり、４ビット／ピクセルの表示データによって
選択される１６個のカラーパレットレジスタを備えてい
る。各カラーパレットレジスタには、表示データの色属
性を規定するための６ビットのカラーパレットデータが
格納されている。カラーパレットデータは、データバス
（Ｄ１５−０）を介してＣＰＵ１によって書き込まれ
る。表示データによって選択されたカラーパレットレジ
スタに格納されている６ビットのデータは、カラーパレ
ット制御回路１９内蔵のカラー選択レジスタから出力さ
れる２ビットデータが加えられ、合計８ビットのデータ
として出力される。この８ビットデータは、カラーデー
タとしてフラットパレット制御回路２１に供給されると
共に、ＣＲＴビデオデータとしてアドレスマルチプレク
サ２０を介してＲＡＭＤＡＣ３０に供給される。ＣＲＴ
ビデオデータは、ＲＡＭＤＡＣ３０のリードアドレスＲ
１として使用される。
【００４１】アドレスマルチプレクサ２０は、リードア
ドレスＲ１とライトアドレスＷ１の一方を選択してＲＡ
ＭＤＡＣ３０のアドレス入力（Ａ）に供給する。リード
アドレスＲ１とライトアドレスＷ１の選択動作は、ＲＡ
ＭＤＡＣ３０のリード／ライト制御のためにフラットパ
レット制御回路２１から出力されるリード信号（ＲＤ）
およびライト信号（ＷＲ）によって制御される。
ドレスＲ１とライトアドレスＷ１の一方を選択してＲＡ
ＭＤＡＣ３０のアドレス入力（Ａ）に供給する。リード
アドレスＲ１とライトアドレスＷ１の選択動作は、ＲＡ
ＭＤＡＣ３０のリード／ライト制御のためにフラットパ
レット制御回路２１から出力されるリード信号（ＲＤ）
およびライト信号（ＷＲ）によって制御される。
【００４２】フラットパレット制御回路２１は、フラッ
トパネルディスプレイ４０用のモノクロ階調ビデオデー
タＦＶＤを生成すると共に、ＲＡＭＤＡＣ３０のリード
／ライト動作を制御する。モノクロ階調ビデオデータＦ
ＶＤの値は、ＲＡＭＤＡＣ３０の各カラーテーブルに書
き込まれるカラーデータを輝度に換算することによって
得られる。このフラットパレット制御回路２１の構成
は、この発明の特徴とする部分であり、その詳細を以下
図２乃至図４を参照して説明する。
トパネルディスプレイ４０用のモノクロ階調ビデオデー
タＦＶＤを生成すると共に、ＲＡＭＤＡＣ３０のリード
／ライト動作を制御する。モノクロ階調ビデオデータＦ
ＶＤの値は、ＲＡＭＤＡＣ３０の各カラーテーブルに書
き込まれるカラーデータを輝度に換算することによって
得られる。このフラットパレット制御回路２１の構成
は、この発明の特徴とする部分であり、その詳細を以下
図２乃至図４を参照して説明する。
【００４３】図２には、フラットパレット制御回路２１
の具体的な回路構成が示されている。
の具体的な回路構成が示されている。
【００４４】図示のように、フラットパレット制御回路
２１は、イネーブル制御回路２１１、、カウンタ２１３
および階調データ変換回路２１４から構成されている。
２１は、イネーブル制御回路２１１、、カウンタ２１３
および階調データ変換回路２１４から構成されている。
【００４５】イネーブル制御回路２１１は、ＣＰＵ１か
らのアドレス（ＳＡ１９−０）、Ｉ／Ｏリード信号（Ｉ
ＯＲ）、Ｉ／Ｏライト信号（ＩＯＷ）に応じて各種イネ
ーブル信号Ｅ１〜Ｅ６を発生する。イネーブル信号Ｅ１
は、階調データ変換回路２１４に内蔵されている後述の
変換テーブルレジスタ２１２に変換データを書き込む際
にアクテイブになるライトイネーブル信号である。イネ
ーブル信号Ｅ２は、階調データ変換回路２１４内に設け
られている後述のフラットパレットテーブルに階調デー
タを書き込む際にアクテイブになるライトイネーブル信
号である。イネーブル信号Ｅ３は、カラーパレット制御
回路１９のカラーパレットレジスタにカラーパレットデ
ータを書き込む際にアクテイブになるライトイネーブル
信号である。イネーブル信号Ｅ４は、ＲＡＭＤＡＣ３０
からＲ，Ｇ，Ｂのアナログカラービデオ信号を読み出す
際にアクテイブになるリードイネーブル信号である。イ
ネーブル信号Ｅ５は、ＲＡＭＤＡＣ３０にＲ，Ｇ，Ｂの
カラーデータを書き込む際にアクテイブになるライトイ
ネーブル信号である。イネーブル信号Ｅ６は、カウンタ
２１３のカウント動作を開始させる時にアクティブとな
るカウンタイネーブル信号である。
らのアドレス（ＳＡ１９−０）、Ｉ／Ｏリード信号（Ｉ
ＯＲ）、Ｉ／Ｏライト信号（ＩＯＷ）に応じて各種イネ
ーブル信号Ｅ１〜Ｅ６を発生する。イネーブル信号Ｅ１
は、階調データ変換回路２１４に内蔵されている後述の
変換テーブルレジスタ２１２に変換データを書き込む際
にアクテイブになるライトイネーブル信号である。イネ
ーブル信号Ｅ２は、階調データ変換回路２１４内に設け
られている後述のフラットパレットテーブルに階調デー
タを書き込む際にアクテイブになるライトイネーブル信
号である。イネーブル信号Ｅ３は、カラーパレット制御
回路１９のカラーパレットレジスタにカラーパレットデ
ータを書き込む際にアクテイブになるライトイネーブル
信号である。イネーブル信号Ｅ４は、ＲＡＭＤＡＣ３０
からＲ，Ｇ，Ｂのアナログカラービデオ信号を読み出す
際にアクテイブになるリードイネーブル信号である。イ
ネーブル信号Ｅ５は、ＲＡＭＤＡＣ３０にＲ，Ｇ，Ｂの
カラーデータを書き込む際にアクテイブになるライトイ
ネーブル信号である。イネーブル信号Ｅ６は、カウンタ
２１３のカウント動作を開始させる時にアクティブとな
るカウンタイネーブル信号である。
【００４６】カウンタ２１３は、イネーブル信号Ｅ６に
応答して、ＣＰＵ１からのＩ／Ｏライト信号（ＩＯＷ）
のパルス数のカウントを開始する。カウンタ２１３のカ
ウント値は、ＲＡＭＤＡＣ３０にカラーデータを書き込
む際にＣＰＵ１から供給されるカラーデータがＲ，Ｇ，
Ｂのいずれのデータであるかを示している。ここでは、
カウンタ値“０”はＲデータ、カウンタ値“１”はＧデ
ータ、カウンタ値“２”はＢデータを示している。
応答して、ＣＰＵ１からのＩ／Ｏライト信号（ＩＯＷ）
のパルス数のカウントを開始する。カウンタ２１３のカ
ウント値は、ＲＡＭＤＡＣ３０にカラーデータを書き込
む際にＣＰＵ１から供給されるカラーデータがＲ，Ｇ，
Ｂのいずれのデータであるかを示している。ここでは、
カウンタ値“０”はＲデータ、カウンタ値“１”はＧデ
ータ、カウンタ値“２”はＢデータを示している。
【００４７】即ち、Ｒ，Ｇ，Ｂそれぞれ６ビットからな
るカラーデータをＲＡＭＤＡＣ３０に書き込む場合に
は、ＣＰＵ１はデータバス（Ｄ１５−０）の下位６ビッ
ト上にＲデータ、Ｇデータ、Ｂデータの順番で順次デー
タを出力する。この場合、Ｉ／Ｏライト信号（ＩＯＷ）
は、Ｒデータ、Ｇデータ、Ｂデータが出力される度に発
行される。このため、カウンタ２１３のカウント値がＩ
／Ｏライト信号（ＩＯＷ）のパルス後縁でカウントアッ
プする場合には、図示のように、そのカウンタ値“０”
はＲデータの入力タイミングを示し、カウンタ値“１”
はＧデータの入力タイミングを示し、カウンタ値“２”
はＢデータを入力タイミングを示す。カウンタ２１３の
カウント値“０”，“１”，“２”は、カラーデータ
を、それを構成するＲデータ，Ｇデータ，Ｂデータに分
離するためのタイミング信号Ｒｔ，Ｇｔ，Ｂｔとして階
調データ変換回路２１４に供給される。同様に、これら
タイミング信号Ｒｔ，Ｇｔ，Ｂｔは、ＲＡＭＤＡＣ３０
にＲデータ、Ｇデータ、Ｂデータを別けて書き込むため
のタイミング信号としても使用される。
るカラーデータをＲＡＭＤＡＣ３０に書き込む場合に
は、ＣＰＵ１はデータバス（Ｄ１５−０）の下位６ビッ
ト上にＲデータ、Ｇデータ、Ｂデータの順番で順次デー
タを出力する。この場合、Ｉ／Ｏライト信号（ＩＯＷ）
は、Ｒデータ、Ｇデータ、Ｂデータが出力される度に発
行される。このため、カウンタ２１３のカウント値がＩ
／Ｏライト信号（ＩＯＷ）のパルス後縁でカウントアッ
プする場合には、図示のように、そのカウンタ値“０”
はＲデータの入力タイミングを示し、カウンタ値“１”
はＧデータの入力タイミングを示し、カウンタ値“２”
はＢデータを入力タイミングを示す。カウンタ２１３の
カウント値“０”，“１”，“２”は、カラーデータ
を、それを構成するＲデータ，Ｇデータ，Ｂデータに分
離するためのタイミング信号Ｒｔ，Ｇｔ，Ｂｔとして階
調データ変換回路２１４に供給される。同様に、これら
タイミング信号Ｒｔ，Ｇｔ，Ｂｔは、ＲＡＭＤＡＣ３０
にＲデータ、Ｇデータ、Ｂデータを別けて書き込むため
のタイミング信号としても使用される。
【００４８】階調データ変換回路２１４は、ＲＡＭＤＡ
Ｃ３０に書き込まれるＲデータ、Ｇデータ、Ｂデータを
輝度換算することによって、それらＲ、Ｇ、Ｂのカラー
データに対応する階調データを生成する。この階調デー
タ変換回路２１４の具体的構成を図３に示す。
Ｃ３０に書き込まれるＲデータ、Ｇデータ、Ｂデータを
輝度換算することによって、それらＲ、Ｇ、Ｂのカラー
データに対応する階調データを生成する。この階調デー
タ変換回路２１４の具体的構成を図３に示す。
【００４９】図３に示されているように、階調データ変
換回路２１４は、変換テーブル２１２、マルチプレクサ
３０１，３０３，３０４、３０６、輝度換算回路３０
２、フラットパレットテーブル３０５およびビデオ出力
制御回路３０７から構成されている。
換回路２１４は、変換テーブル２１２、マルチプレクサ
３０１，３０３，３０４、３０６、輝度換算回路３０
２、フラットパレットテーブル３０５およびビデオ出力
制御回路３０７から構成されている。
【００５０】変換テーブル２１２は、輝度換算回路３０
２内で得られる後述する６ビットの輝度データを４ビッ
トの階調データに変換するための変換データを保持する
ためのものであり、それぞれ４ビット幅をもつ６４個の
レジスタから構成されている。これら６４個のレジスタ
には、１６種類の階調データの値をそれぞれ示す１６種
類の変換データが均等に配分されるように格納される。
これら各変換データは、ＣＰＵ１からデータバス（Ｄ１
５−０）を介して供給されるものである。この場合、デ
ータバス（Ｄ１５−０）の下位４ビットが変換データと
なる。変換テーブル２１２への変換データの書き込み
は、アクティブステートのイネーブル信号Ｅ１が供給さ
れたときに実行される。
２内で得られる後述する６ビットの輝度データを４ビッ
トの階調データに変換するための変換データを保持する
ためのものであり、それぞれ４ビット幅をもつ６４個の
レジスタから構成されている。これら６４個のレジスタ
には、１６種類の階調データの値をそれぞれ示す１６種
類の変換データが均等に配分されるように格納される。
これら各変換データは、ＣＰＵ１からデータバス（Ｄ１
５−０）を介して供給されるものである。この場合、デ
ータバス（Ｄ１５−０）の下位４ビットが変換データと
なる。変換テーブル２１２への変換データの書き込み
は、アクティブステートのイネーブル信号Ｅ１が供給さ
れたときに実行される。
【００５１】マルチプレクサ３０１は、カウンタ２１３
からのタイミング信号Ｒｔ，Ｇｔ，Ｂｔに応じて、ＣＰ
Ｕ１からのカラーデータをＲデータ、Ｇデータ、Ｂデー
タに分離する。
からのタイミング信号Ｒｔ，Ｇｔ，Ｂｔに応じて、ＣＰ
Ｕ１からのカラーデータをＲデータ、Ｇデータ、Ｂデー
タに分離する。
【００５２】輝度換算回路３０２は、マルチプレクサ３
０１から出力されるＲデータ，Ｇデータ，Ｂデータそれ
ぞれの値にしたがって、それらＲ，Ｇ，Ｂデータからな
るカラーデータの色をその色に対応した輝度値に換算す
る。この輝度換算は、人間の視覚的特性を考慮した輝度
値を得るために、次式にしたがって実行される。
０１から出力されるＲデータ，Ｇデータ，Ｂデータそれ
ぞれの値にしたがって、それらＲ，Ｇ，Ｂデータからな
るカラーデータの色をその色に対応した輝度値に換算す
る。この輝度換算は、人間の視覚的特性を考慮した輝度
値を得るために、次式にしたがって実行される。
【００５３】 輝度値＝０．３０Ｒ ＋ ０．５９Ｇ ＋ ０．１１Ｂ …（１） このような係数を乗算するのは、人間の視覚で明るさを
感じるのは緑色（Ｇ）が一番高く、次が赤（Ｒ）で、青
（Ｂ）が最も鈍感であるためである。実際の輝度換算回
路３０２は、図４に示されているように、第１乃至第３
の乗算回路４０１〜４０３と、加算回路４０４と、除算
回路４０５とから構成されている。第１乃至第３の乗算
回路４０１〜４０３は、Ｒデータ、Ｇデータ、Ｂデータ
をそれぞれ３倍、５．９倍、１．１倍する。加算回路４
０４は、乗算器４０１〜４０３の出力の合計値、つま
り、「３Ｒ ＋ ５．９Ｇ ＋ １．１Ｂ」を求める。
除算回路４０５は、加算回路４０４の出力値を１０で割
り算する。この結果、前述の（１）式と等価の演算が実
行され、６ビットの輝度データが得られる。
感じるのは緑色（Ｇ）が一番高く、次が赤（Ｒ）で、青
（Ｂ）が最も鈍感であるためである。実際の輝度換算回
路３０２は、図４に示されているように、第１乃至第３
の乗算回路４０１〜４０３と、加算回路４０４と、除算
回路４０５とから構成されている。第１乃至第３の乗算
回路４０１〜４０３は、Ｒデータ、Ｇデータ、Ｂデータ
をそれぞれ３倍、５．９倍、１．１倍する。加算回路４
０４は、乗算器４０１〜４０３の出力の合計値、つま
り、「３Ｒ ＋ ５．９Ｇ ＋ １．１Ｂ」を求める。
除算回路４０５は、加算回路４０４の出力値を１０で割
り算する。この結果、前述の（１）式と等価の演算が実
行され、６ビットの輝度データが得られる。
【００５４】マルチプレクサ３０３は、輝度換算回路３
０２から出力される６ビットの輝度データに応じて変換
テーブル２１２の６４個のレジスタの１つを選択し、そ
の選択したレジスタに格納されている４ビットの変換デ
ータを出力する。この４ビットの変換データは、マルチ
プレクサ３０４の第１入力に階調データとして供給され
る。前述したように輝度データは６ビットであり、マル
チプレクサ３０４の第１入力に供給される階調データは
４ビットであるので、変換テーブル２１２とマルチプレ
クサ３０３によって、６ビットの輝度データから４ビッ
トの階調データへの変換が実行されたことになる。
０２から出力される６ビットの輝度データに応じて変換
テーブル２１２の６４個のレジスタの１つを選択し、そ
の選択したレジスタに格納されている４ビットの変換デ
ータを出力する。この４ビットの変換データは、マルチ
プレクサ３０４の第１入力に階調データとして供給され
る。前述したように輝度データは６ビットであり、マル
チプレクサ３０４の第１入力に供給される階調データは
４ビットであるので、変換テーブル２１２とマルチプレ
クサ３０３によって、６ビットの輝度データから４ビッ
トの階調データへの変換が実行されたことになる。
【００５５】マルチプレクサ３０４は、マルチプレクサ
３０３から出力される階調データとＣＰＵ１から直接的
に供給される階調データの一方を選択する。このマルチ
プレクサ３０４の選択動作は、図１のパラメタレジスタ
１３にＣＰＵ１によって設定される連動／非連動のモー
ド指定フラグによって制御される。このモード指定フラ
グは、ユーザによるポータブルコンピュータのキーボー
ド操作や、アプリケーションプログラムからの指示等に
応じて設定される。
３０３から出力される階調データとＣＰＵ１から直接的
に供給される階調データの一方を選択する。このマルチ
プレクサ３０４の選択動作は、図１のパラメタレジスタ
１３にＣＰＵ１によって設定される連動／非連動のモー
ド指定フラグによって制御される。このモード指定フラ
グは、ユーザによるポータブルコンピュータのキーボー
ド操作や、アプリケーションプログラムからの指示等に
応じて設定される。
【００５６】ここで、連動モードとは、ＲＡＭＤＡＣ３
０に書き込むカラーデータを利用してフラットパレット
テーブル３０５に書き込む階調データを生成するモード
であり、また、非連動モードとは、ＲＡＭＤＡＣ３０に
書き込むカラーデータとは関係なく、ＣＰＵ１から供給
される任意の値の階調データをそのままフラットパレッ
トテーブル３０５に書き込むモードである。このため、
連動モードにおいてはマルチプレクサ３０３から出力さ
れる階調データがマルチプレクサ３０４によって選択さ
れ、また、非連動モードにおいてはＣＰＵ１から供給さ
れる階調データがマルチプレクサ３０４によって選択さ
れる。
０に書き込むカラーデータを利用してフラットパレット
テーブル３０５に書き込む階調データを生成するモード
であり、また、非連動モードとは、ＲＡＭＤＡＣ３０に
書き込むカラーデータとは関係なく、ＣＰＵ１から供給
される任意の値の階調データをそのままフラットパレッ
トテーブル３０５に書き込むモードである。このため、
連動モードにおいてはマルチプレクサ３０３から出力さ
れる階調データがマルチプレクサ３０４によって選択さ
れ、また、非連動モードにおいてはＣＰＵ１から供給さ
れる階調データがマルチプレクサ３０４によって選択さ
れる。
【００５７】フラットパレットテーブル３０５は、それ
ぞれ４ビット幅をもつ２５６個のレジスタから構成され
ている。各レジスタには、連動モード時にはマルチプレ
クサ３０４によって選択されたマルチプレクサ３０３か
らの階調データが設定される。これにより、連動モード
においては、ＲＡＭＤＡＣ３０に書き込まれる２５６個
のカラーデータを利用して生成された２５６個の階調デ
ータが、フラットパレットテーブル３０５の２５６個の
レジスタにそれぞれ設定される。また、非連動モードに
おいては、フラットパレットテーブル３０５の２５６個
のレジスタにはマルチプレクサ３０４によって選択され
たＣＰＵ１からの階調データが設定される。ＣＰＵ１か
ら出力される階調データは、ユーザからの指示、または
実行するアプリケーションプログラムからの指示に応じ
て変更できるので、非連動モードにおいては、カラーデ
ータとは関係なく、任意の階調データを設定できる。フ
ラットパレットテーブル３０５の２５６個のレジスタへ
の階調データの書き込みは、イネーブル制御回路２１１
からのイネーブル信号Ｅ２に応じて順次実行される。
ぞれ４ビット幅をもつ２５６個のレジスタから構成され
ている。各レジスタには、連動モード時にはマルチプレ
クサ３０４によって選択されたマルチプレクサ３０３か
らの階調データが設定される。これにより、連動モード
においては、ＲＡＭＤＡＣ３０に書き込まれる２５６個
のカラーデータを利用して生成された２５６個の階調デ
ータが、フラットパレットテーブル３０５の２５６個の
レジスタにそれぞれ設定される。また、非連動モードに
おいては、フラットパレットテーブル３０５の２５６個
のレジスタにはマルチプレクサ３０４によって選択され
たＣＰＵ１からの階調データが設定される。ＣＰＵ１か
ら出力される階調データは、ユーザからの指示、または
実行するアプリケーションプログラムからの指示に応じ
て変更できるので、非連動モードにおいては、カラーデ
ータとは関係なく、任意の階調データを設定できる。フ
ラットパレットテーブル３０５の２５６個のレジスタへ
の階調データの書き込みは、イネーブル制御回路２１１
からのイネーブル信号Ｅ２に応じて順次実行される。
【００５８】マルチプレクサ３０６は、ＲＡＭＤＡＣ３
０にインデックスとして供給されるＣＲＴビデオデータ
と同じ８ビットのカラーデータに応じて、フラットパレ
ットテーブル３０５に設定されている２５６個の階調デ
ータの内の１つを選択する。選択された４ビットの階調
データは、フラットパネルディスプレイ４０に対する１
画素分のモノクロ階調データＦＶＤとして出力される。
０にインデックスとして供給されるＣＲＴビデオデータ
と同じ８ビットのカラーデータに応じて、フラットパレ
ットテーブル３０５に設定されている２５６個の階調デ
ータの内の１つを選択する。選択された４ビットの階調
データは、フラットパネルディスプレイ４０に対する１
画素分のモノクロ階調データＦＶＤとして出力される。
【００５９】ビデオ出力制御回路３０７は、フラットパ
ネルディスプレイ４０に対してその上パネルおよび下パ
ネルに対応する２画素分のモノクロ階調データＦＶＤ
（８ビット）を同時に出力する。
ネルディスプレイ４０に対してその上パネルおよび下パ
ネルに対応する２画素分のモノクロ階調データＦＶＤ
（８ビット）を同時に出力する。
【００６０】次に、図５および図６を参照して、フラッ
トパレットテーブルレジスタ３０５に書き込むべき階調
データの生成動作について説明する。図５は階調データ
生成に関する部分を抜き出したシステム概略図であり、
また図６は階調データの生成過程を示すフローチャート
である。
トパレットテーブルレジスタ３０５に書き込むべき階調
データの生成動作について説明する。図５は階調データ
生成に関する部分を抜き出したシステム概略図であり、
また図６は階調データの生成過程を示すフローチャート
である。
【００６１】まず、このポータブルコンピュータのシス
テム立ち上げ時において、ＣＰＵ１は所定のＢＩＯＳ
（Ｂasic Ｉ／Ｏ Ｓystem ）プログラムを起動するこ
とによって、カラーパレット制御回路１９内蔵のカラー
パレットレジスタに設定すべき１６個のパレットデー
タ、変換テーブル２１２に設定すべき６４個の変換デー
タを、順次データバス（Ｄ１５−０）上に出力する。こ
れによって、カラーパレット制御回路１９内蔵の１６個
のカラーパレットレジスタ１９ｂには、それぞれ６ビッ
トからなる１６個のカラーパレットデータが書き込ま
れ、同様に、変換テーブル２１２のレジスタにはそれぞ
れ４ビットからなる６４個の変換データが書き込まれる
（ステップＳ１）。
テム立ち上げ時において、ＣＰＵ１は所定のＢＩＯＳ
（Ｂasic Ｉ／Ｏ Ｓystem ）プログラムを起動するこ
とによって、カラーパレット制御回路１９内蔵のカラー
パレットレジスタに設定すべき１６個のパレットデー
タ、変換テーブル２１２に設定すべき６４個の変換デー
タを、順次データバス（Ｄ１５−０）上に出力する。こ
れによって、カラーパレット制御回路１９内蔵の１６個
のカラーパレットレジスタ１９ｂには、それぞれ６ビッ
トからなる１６個のカラーパレットデータが書き込ま
れ、同様に、変換テーブル２１２のレジスタにはそれぞ
れ４ビットからなる６４個の変換データが書き込まれる
（ステップＳ１）。
【００６２】次いで、ＣＰＵ１は、ＲＡＭＤＡＣ３０に
設定すべき２５６個のカラーデータを、順次データバス
（Ｄ１５−０）上に出力する。これによって、ＲＡＭＤ
ＡＣ３０のカラーテーブルレジスタ３０ｂには、Ｒ，
Ｇ，Ｂそれぞれ６ビットからなるカラーデータが順次書
き込まれる（ステップＳ２）。このＲＡＭＤＡＣ３０へ
のカラーデータの書き込みと並行して、フラットパレッ
トテーブル３０５に書き込むべき階調データの生成処理
が次のように実行される。
設定すべき２５６個のカラーデータを、順次データバス
（Ｄ１５−０）上に出力する。これによって、ＲＡＭＤ
ＡＣ３０のカラーテーブルレジスタ３０ｂには、Ｒ，
Ｇ，Ｂそれぞれ６ビットからなるカラーデータが順次書
き込まれる（ステップＳ２）。このＲＡＭＤＡＣ３０へ
のカラーデータの書き込みと並行して、フラットパレッ
トテーブル３０５に書き込むべき階調データの生成処理
が次のように実行される。
【００６３】すなわち、ＣＰＵ１から出力されるＲ，
Ｇ，Ｂそれぞれ６ビットからなるカラーデータは、図３
のマルチプレクサ３０１によってＲデータ、Ｇデータ、
Ｂデータに分離されて、輝度換算回路３０２に送られる
（ステップＳ３）。輝度換算回路３０２では、前述の
（１）式にしたがった輝度換算処理が実行されて、Ｒデ
ータ、Ｇデータ、Ｂデータからなるカラーデータが６ビ
ットの輝度データに変換される（ステップＳ４）。この
６ビットの輝度データはマルチプレクサ３０３に送られ
る。マルチプレクサ３０３では、６ビットの輝度データ
の値に応じて、変換テーブル２１２に設定されている６
４個の変換データのうちの１つの変換データが選択され
る（ステップＳ５）。そして、その選択された４ビット
の変換データは、マルチプレクサ３０４の第１入力に供
給される。
Ｇ，Ｂそれぞれ６ビットからなるカラーデータは、図３
のマルチプレクサ３０１によってＲデータ、Ｇデータ、
Ｂデータに分離されて、輝度換算回路３０２に送られる
（ステップＳ３）。輝度換算回路３０２では、前述の
（１）式にしたがった輝度換算処理が実行されて、Ｒデ
ータ、Ｇデータ、Ｂデータからなるカラーデータが６ビ
ットの輝度データに変換される（ステップＳ４）。この
６ビットの輝度データはマルチプレクサ３０３に送られ
る。マルチプレクサ３０３では、６ビットの輝度データ
の値に応じて、変換テーブル２１２に設定されている６
４個の変換データのうちの１つの変換データが選択され
る（ステップＳ５）。そして、その選択された４ビット
の変換データは、マルチプレクサ３０４の第１入力に供
給される。
【００６４】連動モードの場合、つまり図１のパラメタ
レジスタ１３に連動モードを示すモード指定フラグが設
定されている場合には、マルチプレクサ３０４は、第１
入力を選択する。このため、変換テーブル２１２から読
み出された４ビットの変換データが選択され、それがフ
ラットパレットテーブル３０５に書き込まれる（ステッ
プＳ７）。ステップＳ３〜Ｓ７の処理は、ＲＡＭＤＡＣ
３０に書き込まれる２５６個のカラーデータそれぞれに
対して順次実行される。これにより、フラットパレット
テーブル３０５には、ＲＡＭＤＡＣ３０のカラーテーブ
ルレジスタ３０ｂに書き込まれる２５６個のカラーデー
タにそれぞれ相当する２５６個の階調データが書き込ま
れる。
レジスタ１３に連動モードを示すモード指定フラグが設
定されている場合には、マルチプレクサ３０４は、第１
入力を選択する。このため、変換テーブル２１２から読
み出された４ビットの変換データが選択され、それがフ
ラットパレットテーブル３０５に書き込まれる（ステッ
プＳ７）。ステップＳ３〜Ｓ７の処理は、ＲＡＭＤＡＣ
３０に書き込まれる２５６個のカラーデータそれぞれに
対して順次実行される。これにより、フラットパレット
テーブル３０５には、ＲＡＭＤＡＣ３０のカラーテーブ
ルレジスタ３０ｂに書き込まれる２５６個のカラーデー
タにそれぞれ相当する２５６個の階調データが書き込ま
れる。
【００６５】一方、非連動モードの場合、つまり図１の
パラメタレジスタ１３に非連動モードを示すモード指定
フラグが設定されている場合には、マルチプレクサ３０
４は、第２入力を選択する。この非連動モードでは、Ｃ
ＰＵ１からマルチプレクサ３０４の第２入力に、それぞ
れ４ビットからなる２５６個の階調データが順次供給さ
れる。このため、ＣＰＵ１から供給された階調データが
マルチプレクサ３０４で選択され、それがフラットパレ
ットテーブル３０５に順次書き込まれる（ステップＳ
８）。
パラメタレジスタ１３に非連動モードを示すモード指定
フラグが設定されている場合には、マルチプレクサ３０
４は、第２入力を選択する。この非連動モードでは、Ｃ
ＰＵ１からマルチプレクサ３０４の第２入力に、それぞ
れ４ビットからなる２５６個の階調データが順次供給さ
れる。このため、ＣＰＵ１から供給された階調データが
マルチプレクサ３０４で選択され、それがフラットパレ
ットテーブル３０５に順次書き込まれる（ステップＳ
８）。
【００６６】次に、図５を参照して、ＣＲＴディスプレ
イ５０へのアナログＲ，Ｇ，Ｂビデオ信号の出力動作
と、フラットパネルディスプレイ４０へのモノクロ階調
ビデオデータＦＶＤの出力処理をそれぞれ説明する。
イ５０へのアナログＲ，Ｇ，Ｂビデオ信号の出力動作
と、フラットパネルディスプレイ４０へのモノクロ階調
ビデオデータＦＶＤの出力処理をそれぞれ説明する。
【００６７】アナログＲ，Ｇ，Ｂビデオ信号の出力動作
は次のように実行される。
は次のように実行される。
【００６８】画像メモリ（ＶＲＡＭ）２５のプレーン０
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３それぞれ１ビットづつの４ビットデータを出力す
る。この４ビットデータは、１画素分の表示データであ
る。
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３それぞれ１ビットづつの４ビットデータを出力す
る。この４ビットデータは、１画素分の表示データであ
る。
【００６９】この４ビット／ピクセルの表示データは、
カラーパレット制御回路１９のデコーダ１９ａに入力さ
れてデコードされる。この４ビット／ピクセルの表示デ
ータのデコードの結果、カラーパレット制御回路１９内
蔵の１６個のカラーパレットレジスタ１９ｂのうちの１
つが選択される。その選択されたカラーパレットレジス
タに設定されている６ビットのカラーパレットデータに
は、カラーパレット制御回路１９内蔵のカラー選択レジ
スタ１９ｃから出力される２ビットデータが加えられ、
合計８ビットのデータが作られる。この８ビットのデー
タは、ＣＲＴビデオデータとしてＲＡＭＤＡＣ３０に送
られる。
カラーパレット制御回路１９のデコーダ１９ａに入力さ
れてデコードされる。この４ビット／ピクセルの表示デ
ータのデコードの結果、カラーパレット制御回路１９内
蔵の１６個のカラーパレットレジスタ１９ｂのうちの１
つが選択される。その選択されたカラーパレットレジス
タに設定されている６ビットのカラーパレットデータに
は、カラーパレット制御回路１９内蔵のカラー選択レジ
スタ１９ｃから出力される２ビットデータが加えられ、
合計８ビットのデータが作られる。この８ビットのデー
タは、ＣＲＴビデオデータとしてＲＡＭＤＡＣ３０に送
られる。
【００７０】ＲＡＭＤＡＣ３０においては、８ビットの
ＣＲＴビデオデータがデコーダ３０ａに入力されてデコ
ードされる。この８ビットのＣＲＴビデオデータのデコ
ードの結果、カラーテーブル３０ｂ内の２５６個のカラ
ーレジスタの１つが選択される。その選択されたカラー
レジスタに格納されているそれぞれ６ビットのＲ，Ｇ，
Ｂデータは、対応するデジタル／アナログコンバ−タ
（Ｄ／Ａ）３０ｃ〜３０ｅによってアナログのＲ，Ｇ，
Ｂビデオ信号にＡ／Ｄ変換される。アナログのＲ，Ｇ，
Ｂビデオ信号は、ＣＲＴディスプレイ５０に供給され
る。
ＣＲＴビデオデータがデコーダ３０ａに入力されてデコ
ードされる。この８ビットのＣＲＴビデオデータのデコ
ードの結果、カラーテーブル３０ｂ内の２５６個のカラ
ーレジスタの１つが選択される。その選択されたカラー
レジスタに格納されているそれぞれ６ビットのＲ，Ｇ，
Ｂデータは、対応するデジタル／アナログコンバ−タ
（Ｄ／Ａ）３０ｃ〜３０ｅによってアナログのＲ，Ｇ，
Ｂビデオ信号にＡ／Ｄ変換される。アナログのＲ，Ｇ，
Ｂビデオ信号は、ＣＲＴディスプレイ５０に供給され
る。
【００７１】モノクロ階調ビデオデータＦＶＤは次のよ
うに得られる。
うに得られる。
【００７２】画像メモリ（ＶＲＡＭ）２５のプレーン０
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３にそれぞれ対応する４ビットデータを出力する。こ
の４ビットデータは、１画素分の色情報を示すものであ
る。
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３にそれぞれ対応する４ビットデータを出力する。こ
の４ビットデータは、１画素分の色情報を示すものであ
る。
【００７３】パラレル／シリアル変換回路１７からの４
ビットデータは、カラーパレット制御回路１９のデコー
ダ１９ａに入力されてデコードされる。この４ビット／
ピクセルの表示データのデコードの結果、カラーパレッ
ト制御回路１９内蔵の１６個のカラーパレットレジスタ
１９ｂのうちの１つが選択される。その選択されたカラ
ーパレットレジスタに設定されている６ビットのカラー
パレットデータには、カラーパレット制御回路１９内蔵
のカラー選択レジスタ１９ｃから出力される２ビットデ
ータが加えられ、合計８ビットのデータが作られる。こ
こまでは、アナログカラービデオ信号を生成する場合と
同じである。
ビットデータは、カラーパレット制御回路１９のデコー
ダ１９ａに入力されてデコードされる。この４ビット／
ピクセルの表示データのデコードの結果、カラーパレッ
ト制御回路１９内蔵の１６個のカラーパレットレジスタ
１９ｂのうちの１つが選択される。その選択されたカラ
ーパレットレジスタに設定されている６ビットのカラー
パレットデータには、カラーパレット制御回路１９内蔵
のカラー選択レジスタ１９ｃから出力される２ビットデ
ータが加えられ、合計８ビットのデータが作られる。こ
こまでは、アナログカラービデオ信号を生成する場合と
同じである。
【００７４】この８ビットデータは、カラーデータとし
てマルチプレクサ３０６に供給される。マルチプレクサ
３０６は、８ビットのカラーデータに基づいて、フラッ
トパレットテーブル３０５の２５６個のレジスタの１つ
を選択するる。選択されたレジスタに格納されている４
ビットの階調データは、フラットパネルディスプレイ４
０への１画素分のモノクロ階調データＦＶＤとして出力
される。
てマルチプレクサ３０６に供給される。マルチプレクサ
３０６は、８ビットのカラーデータに基づいて、フラッ
トパレットテーブル３０５の２５６個のレジスタの１つ
を選択するる。選択されたレジスタに格納されている４
ビットの階調データは、フラットパネルディスプレイ４
０への１画素分のモノクロ階調データＦＶＤとして出力
される。
【００７５】ここで、フラットパレットテーブル３０５
に書き込まれている階調データは、連動モードに於いて
はＲＡＭＤＡＣ３０に書き込まれるカラーデータを人間
の視覚的特性を考慮して輝度換算することによって得ら
れたものであり、また非連動モードに於いてはＣＰＵ１
から直接供給されたものである。
に書き込まれている階調データは、連動モードに於いて
はＲＡＭＤＡＣ３０に書き込まれるカラーデータを人間
の視覚的特性を考慮して輝度換算することによって得ら
れたものであり、また非連動モードに於いてはＣＰＵ１
から直接供給されたものである。
【００７６】このため、連動モードでフラットパレット
テーブル３０５に階調データを書き込んだ場合には、フ
ラットパネルディスプレイ４０に出力されるモノクロ階
調データＦＶＤは、カラーデータの色を忠実に再現した
階調値を有する。したがって、ＣＲＴディスプレイ５０
のカラー表示画面の色調を忠実に再現したモノクロ階調
表示をフラットパネルディスプレイ４０上で実現するこ
とができる。
テーブル３０５に階調データを書き込んだ場合には、フ
ラットパネルディスプレイ４０に出力されるモノクロ階
調データＦＶＤは、カラーデータの色を忠実に再現した
階調値を有する。したがって、ＣＲＴディスプレイ５０
のカラー表示画面の色調を忠実に再現したモノクロ階調
表示をフラットパネルディスプレイ４０上で実現するこ
とができる。
【００７７】一方、非連動モードでフラットパレットテ
ーブル３０５に階調データを書き込んだ場合には、その
階調データの値はＲＡＭＤＡＣ３０のカラーデータに関
係なく、ユーザからの指示、または実行するアプリケー
ションプログラムからの指示にしたがって任意の値を取
り得る。したがって、ＣＲＴディスプレイのカラー表示
画面とは関係ない任意の色調のモノクロ階調表示を実現
できる。
ーブル３０５に階調データを書き込んだ場合には、その
階調データの値はＲＡＭＤＡＣ３０のカラーデータに関
係なく、ユーザからの指示、または実行するアプリケー
ションプログラムからの指示にしたがって任意の値を取
り得る。したがって、ＣＲＴディスプレイのカラー表示
画面とは関係ない任意の色調のモノクロ階調表示を実現
できる。
【００７８】また、連動モードと非連動モードを必要に
応じて切り替えることができるので、モノクロ階調表示
の色調をユーザの好みに応じて、ＣＲＴディスプレイの
カラー表示画面を忠実に再現したモノクロ階調表示と、
カラー表示画面とは関係ない任意の色調のモノクロ階調
表示とを選択することができる。
応じて切り替えることができるので、モノクロ階調表示
の色調をユーザの好みに応じて、ＣＲＴディスプレイの
カラー表示画面を忠実に再現したモノクロ階調表示と、
カラー表示画面とは関係ない任意の色調のモノクロ階調
表示とを選択することができる。
【００７９】尚、この実施例においては、図２および図
３で説明したように、変換テーブルレジスタ２１２およ
びマルチプレクサ３０３を利用して６ビットの輝度デー
タを４ビットの階調データに変換したが、変換テーブル
レジスタ２１２およびマルチプレクサ３０３を利用せず
に、６ビットの輝度データの上位４ビットを直接的に階
調データとして使用することもできる。
３で説明したように、変換テーブルレジスタ２１２およ
びマルチプレクサ３０３を利用して６ビットの輝度デー
タを４ビットの階調データに変換したが、変換テーブル
レジスタ２１２およびマルチプレクサ３０３を利用せず
に、６ビットの輝度データの上位４ビットを直接的に階
調データとして使用することもできる。
【００８０】変換テーブルレジスタ２１２およびマルチ
プレクサ３０３を利用しているのは、フラットパネルデ
ィスプレイ４０の階調表示画面の色調を必要に応じて調
整できるようにするためである。すなわち、初期設定直
後においては変換テーブルレジスタ２１２の６４個のレ
ジスタには前述のように１６種類の変換データが均等に
配分されている。この状態では、階調データの値は、輝
度データの値が“０〜３”の時に値１、“４〜７”の時
に値２、……、“６０〜６３”の時に値１５のように、
輝度データの値に応じて一定の割合で変化される。この
ように１６種類の変換データが均等に配分されている状
態で、特定のレジスタの変換データ値を変化させれば、
ある特定の値の輝度データに対応する階調値を初期設定
されたレベルから他の任意のレベルに変化されることが
できる。これにより、カラー表示におけるある特定の色
に対してその色に対応した階調レベルを高くまたは低く
するといった調整を、フラットパネルディスプレイ４０
に実際に表示されるモノクロ階調表示画面の色調に応じ
てユーザが適宜行なうことが可能となる。
プレクサ３０３を利用しているのは、フラットパネルデ
ィスプレイ４０の階調表示画面の色調を必要に応じて調
整できるようにするためである。すなわち、初期設定直
後においては変換テーブルレジスタ２１２の６４個のレ
ジスタには前述のように１６種類の変換データが均等に
配分されている。この状態では、階調データの値は、輝
度データの値が“０〜３”の時に値１、“４〜７”の時
に値２、……、“６０〜６３”の時に値１５のように、
輝度データの値に応じて一定の割合で変化される。この
ように１６種類の変換データが均等に配分されている状
態で、特定のレジスタの変換データ値を変化させれば、
ある特定の値の輝度データに対応する階調値を初期設定
されたレベルから他の任意のレベルに変化されることが
できる。これにより、カラー表示におけるある特定の色
に対してその色に対応した階調レベルを高くまたは低く
するといった調整を、フラットパネルディスプレイ４０
に実際に表示されるモノクロ階調表示画面の色調に応じ
てユーザが適宜行なうことが可能となる。
【００８１】また、ＸＧＡ（ eＸtended Ｇraphics Ａ
rray）のように、パックドピクセル方式によって８ビッ
ト／ピクセルの表示データが画像メモリに描画されてい
る場合には、カラーパレット制御回路１９を介さずに、
その８ビット／ピクセルの表示データをカラーデータま
たは階調データの選択に直接的に利用することができ
る。
rray）のように、パックドピクセル方式によって８ビッ
ト／ピクセルの表示データが画像メモリに描画されてい
る場合には、カラーパレット制御回路１９を介さずに、
その８ビット／ピクセルの表示データをカラーデータま
たは階調データの選択に直接的に利用することができ
る。
【００８２】さらに、図３ではビデオ出力制御回路３０
７を設けて２画素分のモノクロ階調ビデオデータＦＶＤ
を同時に出力するように構成したが、これはフラットパ
ネルディスプレイ４０は通常は上画面と下画面の２枚パ
ネルから構成されているためである。したがって、フラ
ットパネルディスプレイ４０が１枚パネルから構成され
ている場合等においては、ビデオ出力制御回路３０７は
特に必要なものではない。
７を設けて２画素分のモノクロ階調ビデオデータＦＶＤ
を同時に出力するように構成したが、これはフラットパ
ネルディスプレイ４０は通常は上画面と下画面の２枚パ
ネルから構成されているためである。したがって、フラ
ットパネルディスプレイ４０が１枚パネルから構成され
ている場合等においては、ビデオ出力制御回路３０７は
特に必要なものではない。
【００８３】次に、図７乃至図１１を参照して、この発
明の第２実施例を説明する。
明の第２実施例を説明する。
【００８４】この第２実施例の表示制御システム４Ａ
は、図１に示した第１実施例の表示制御システム４と同
様にフラットパネルディスプレイ４０およびオプション
接続されるカラーＣＲＴディスプレイ５０双方に対する
表示制御を行なうものであるが、表示制御システム４と
比べ、ＲＡＭＤＡＣ３０をディスプレイコントローラ内
に内蔵している点が大きく異なっている。
は、図１に示した第１実施例の表示制御システム４と同
様にフラットパネルディスプレイ４０およびオプション
接続されるカラーＣＲＴディスプレイ５０双方に対する
表示制御を行なうものであるが、表示制御システム４と
比べ、ＲＡＭＤＡＣ３０をディスプレイコントローラ内
に内蔵している点が大きく異なっている。
【００８５】すなわち、この表示制御システム４Ａのデ
ィスプレイコントローラ１０ＡはＡＳＩＣベースの１個
のＬＳＩチップで実現されており、そのＬＳＩチップ上
には図１のディスプレイコントローラ１０の各ユニット
とＲＡＭＤＡＣ３０とが集積形成されている。また、デ
ィスプレイコントローラ１０Ａにおいては、図１のフラ
ットパレット制御回路２１の代わりに、フラットパレッ
ト制御回路２１Ａが設けられている。
ィスプレイコントローラ１０ＡはＡＳＩＣベースの１個
のＬＳＩチップで実現されており、そのＬＳＩチップ上
には図１のディスプレイコントローラ１０の各ユニット
とＲＡＭＤＡＣ３０とが集積形成されている。また、デ
ィスプレイコントローラ１０Ａにおいては、図１のフラ
ットパレット制御回路２１の代わりに、フラットパレッ
ト制御回路２１Ａが設けられている。
【００８６】このフラットパレット制御回路２１Ａは、
図１のフラットパレット制御回路２１と同様に、フラッ
トパネルディスプレイ４０用のモノクロ階調ビデオデー
タＦＶＤを生成すると共に、ＲＡＭＤＡＣ３０のリード
／ライト動作を制御する。このフラットパレット制御回
路２１Ａは、図１のフラットパレット制御回路２１と異
なり、ＲＡＭＤＡＣ３０に書き込まれるカラーデータで
はなく、そのＲＡＭＤＡＣ３０のカラーテーブルから読
み出されるカラーデータ（デジタルＲ，Ｇ，Ｂデータ）
を輝度換算することによって直接的にモノクロ階調ビデ
オデータＦＶＤの値を求めるように構成されている。以
下、図８および図９を参照して、フラットパレット制御
回路２１Ａの構成を説明する。
図１のフラットパレット制御回路２１と同様に、フラッ
トパネルディスプレイ４０用のモノクロ階調ビデオデー
タＦＶＤを生成すると共に、ＲＡＭＤＡＣ３０のリード
／ライト動作を制御する。このフラットパレット制御回
路２１Ａは、図１のフラットパレット制御回路２１と異
なり、ＲＡＭＤＡＣ３０に書き込まれるカラーデータで
はなく、そのＲＡＭＤＡＣ３０のカラーテーブルから読
み出されるカラーデータ（デジタルＲ，Ｇ，Ｂデータ）
を輝度換算することによって直接的にモノクロ階調ビデ
オデータＦＶＤの値を求めるように構成されている。以
下、図８および図９を参照して、フラットパレット制御
回路２１Ａの構成を説明する。
【００８７】図８に示されているように、フラットパレ
ット制御回路２１Ａは、イネーブル制御回路２１１Ａと
階調データ変換回路２１４Ａから構成されており、図２
で説明したカウンタ２１３は設けられてない。イネーブ
ル制御回路２１１Ａは、図２のイネーブル制御回路２１
１と同様に、ＣＰＵ１からのアドレス（ＳＡ１９−
０）、Ｉ／Ｏリード信号（ＩＯＲ）、Ｉ／Ｏライト信号
（ＩＯＷ）に応じて各種イネーブル信号を発生するもの
である、ここでは、カウンタ２１３が設けられてないの
で、発生されるイネーブル信号はＥ１，Ｅ３〜Ｅ５だけ
である。イネーブル信号Ｅ１は、階調データ変換回路２
１４Ａに内蔵されている後述の変換テーブルレジスタ２
１２Ａに変換データを書き込む際にアクテイブになるラ
イトイネーブル信号である。イネーブル信号Ｅ３は、カ
ラーパレット制御回路１９内蔵の各カラーパレットレジ
スタにカラーパレットデータを書き込む際にアクテイブ
になるライトイネーブル信号である。イネーブル信号Ｅ
４は、ＲＡＭＤＡＣ３０からＲ，Ｇ，Ｂのアナログカラ
ービデオ信号を読み出す際にアクテイブになるリードイ
ネーブル信号である。イネーブル信号Ｅ５は、ＲＡＭＤ
ＡＣ３０にＲ，Ｇ，Ｂのカラーデータを書き込む際にア
クテイブになるライトイネーブル信号である。
ット制御回路２１Ａは、イネーブル制御回路２１１Ａと
階調データ変換回路２１４Ａから構成されており、図２
で説明したカウンタ２１３は設けられてない。イネーブ
ル制御回路２１１Ａは、図２のイネーブル制御回路２１
１と同様に、ＣＰＵ１からのアドレス（ＳＡ１９−
０）、Ｉ／Ｏリード信号（ＩＯＲ）、Ｉ／Ｏライト信号
（ＩＯＷ）に応じて各種イネーブル信号を発生するもの
である、ここでは、カウンタ２１３が設けられてないの
で、発生されるイネーブル信号はＥ１，Ｅ３〜Ｅ５だけ
である。イネーブル信号Ｅ１は、階調データ変換回路２
１４Ａに内蔵されている後述の変換テーブルレジスタ２
１２Ａに変換データを書き込む際にアクテイブになるラ
イトイネーブル信号である。イネーブル信号Ｅ３は、カ
ラーパレット制御回路１９内蔵の各カラーパレットレジ
スタにカラーパレットデータを書き込む際にアクテイブ
になるライトイネーブル信号である。イネーブル信号Ｅ
４は、ＲＡＭＤＡＣ３０からＲ，Ｇ，Ｂのアナログカラ
ービデオ信号を読み出す際にアクテイブになるリードイ
ネーブル信号である。イネーブル信号Ｅ５は、ＲＡＭＤ
ＡＣ３０にＲ，Ｇ，Ｂのカラーデータを書き込む際にア
クテイブになるライトイネーブル信号である。
【００８８】階調データ変換回路２１４Ａは、ＲＡＭＤ
ＡＣ３０のカラーテーブル３０−１から読み出されるカ
ラーデータを輝度換算することによって階調データを生
成し、その階調データをモノクロ階調ビデオデータＦＶ
Ｄとしてフラットパネルディスプレイ４０に出力する。
この階調データ変換回路２１４Ａの具体的構成を図９に
示す。
ＡＣ３０のカラーテーブル３０−１から読み出されるカ
ラーデータを輝度換算することによって階調データを生
成し、その階調データをモノクロ階調ビデオデータＦＶ
Ｄとしてフラットパネルディスプレイ４０に出力する。
この階調データ変換回路２１４Ａの具体的構成を図９に
示す。
【００８９】図９に示されているように、階調データ変
換回路２１４Ａは、輝度換算回路３０２Ａ、変換テーブ
ル２１２Ａおよびマルチプレクサ３０３Ａから構成され
ている。輝度換算回路３０２Ａは、ＲＡＭＤＡＣ３０の
カラーテーブル３０−１から読み出されるそれぞれ６ビ
ットのデジタルＲデータ、デジタルＧデータ、およびデ
ジタルＢデータを受信し、それらＲ、Ｇ、Ｂデータを前
述の（１）式にしたがって６ビットの輝度データに変換
する。この輝度換算回路３０２Ａは、図４で説明した第
１実施例における輝度換算回路３０２と同じく、第１乃
至第３の乗算回路４０１〜４０３と、加算回路４０４
と、除算回路４０５とから構成されている。
換回路２１４Ａは、輝度換算回路３０２Ａ、変換テーブ
ル２１２Ａおよびマルチプレクサ３０３Ａから構成され
ている。輝度換算回路３０２Ａは、ＲＡＭＤＡＣ３０の
カラーテーブル３０−１から読み出されるそれぞれ６ビ
ットのデジタルＲデータ、デジタルＧデータ、およびデ
ジタルＢデータを受信し、それらＲ、Ｇ、Ｂデータを前
述の（１）式にしたがって６ビットの輝度データに変換
する。この輝度換算回路３０２Ａは、図４で説明した第
１実施例における輝度換算回路３０２と同じく、第１乃
至第３の乗算回路４０１〜４０３と、加算回路４０４
と、除算回路４０５とから構成されている。
【００９０】変換テーブル２１２Ａは、輝度換算回路３
０２Ａで得られる６ビットの輝度データを４ビットの階
調データに変換するための変換データを保持するための
ものであり、第１実施例の変換テーブル２１２と同じ
く、それぞれ４ビット幅をもつ６４個のレジスタから構
成されている。これら６４個のレジスタには、１６種類
の階調データの値をそれぞれ示す１６種類の変換データ
が均等に配分されるように格納される。これら各変換デ
ータは、ＣＰＵ１からデータバス（Ｄ１５−０）を介し
て供給されるものである。この場合、データバス（Ｄ１
５−０）の下位４ビットが変換データとなる。変換テー
ブル２１２Ａへの変換データの書き込みは、アクティブ
ステートのイネーブル信号Ｅ１が供給されたときに実行
される。
０２Ａで得られる６ビットの輝度データを４ビットの階
調データに変換するための変換データを保持するための
ものであり、第１実施例の変換テーブル２１２と同じ
く、それぞれ４ビット幅をもつ６４個のレジスタから構
成されている。これら６４個のレジスタには、１６種類
の階調データの値をそれぞれ示す１６種類の変換データ
が均等に配分されるように格納される。これら各変換デ
ータは、ＣＰＵ１からデータバス（Ｄ１５−０）を介し
て供給されるものである。この場合、データバス（Ｄ１
５−０）の下位４ビットが変換データとなる。変換テー
ブル２１２Ａへの変換データの書き込みは、アクティブ
ステートのイネーブル信号Ｅ１が供給されたときに実行
される。
【００９１】マルチプレクサ３０３Ａは、輝度換算回路
３０２Ａから出力される６ビットの輝度データに応じて
変換テーブル２１２Ａの６４個のレジスタの１つを選択
し、その選択したレジスタに格納されている４ビットの
変換データを出力する。この４ビットの変換データは、
フラットパネルディスプレイ４０に対する１画素分のモ
ノクロ階調ビデオデータＦＶＤとして出力される。
３０２Ａから出力される６ビットの輝度データに応じて
変換テーブル２１２Ａの６４個のレジスタの１つを選択
し、その選択したレジスタに格納されている４ビットの
変換データを出力する。この４ビットの変換データは、
フラットパネルディスプレイ４０に対する１画素分のモ
ノクロ階調ビデオデータＦＶＤとして出力される。
【００９２】次に、図１０を参照して、この第２実施例
におけるＣＲＴディスプレイ５０へのアナログＲ，Ｇ，
Ｂビデオ信号の出力動作と、フラットパネルディスプレ
イ４０へのモノクロ階調ビデオデータＦＶＤの出力処理
をそれぞれ説明する。
におけるＣＲＴディスプレイ５０へのアナログＲ，Ｇ，
Ｂビデオ信号の出力動作と、フラットパネルディスプレ
イ４０へのモノクロ階調ビデオデータＦＶＤの出力処理
をそれぞれ説明する。
【００９３】アナログＲ，Ｇ，Ｂビデオ信号の出力動作
は次のように実行される。
は次のように実行される。
【００９４】画像メモリ（ＶＲＡＭ）２５のプレーン０
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３それぞれ１ビットづつの４ビットデータを出力す
る。この４ビットデータは、１画素分の表示データであ
る。
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３それぞれ１ビットづつの４ビットデータを出力す
る。この４ビットデータは、１画素分の表示データであ
る。
【００９５】この４ビット／ピクセルの表示データは、
カラーパレット制御回路１９のデコーダ１９ａに入力さ
れてデコードされる。この４ビット／ピクセルの表示デ
ータのデコードの結果、カラーパレット制御回路１９内
蔵の１６個のカラーパレットレジスタ１９ｂのうちの１
つが選択される。その選択されたカラーパレットレジス
タに設定されている６ビットのカラーパレットデータに
は、カラーパレット制御回路１９内蔵のカラー選択レジ
スタ１９ｃから出力される２ビットデータが加えられ、
合計８ビットのデータが出力される。この８ビットデー
タは、ＣＲＴビデオデータとしてＲＡＭＤＡＣ３０のカ
ラーテーブル３０−１に送られる。
カラーパレット制御回路１９のデコーダ１９ａに入力さ
れてデコードされる。この４ビット／ピクセルの表示デ
ータのデコードの結果、カラーパレット制御回路１９内
蔵の１６個のカラーパレットレジスタ１９ｂのうちの１
つが選択される。その選択されたカラーパレットレジス
タに設定されている６ビットのカラーパレットデータに
は、カラーパレット制御回路１９内蔵のカラー選択レジ
スタ１９ｃから出力される２ビットデータが加えられ、
合計８ビットのデータが出力される。この８ビットデー
タは、ＣＲＴビデオデータとしてＲＡＭＤＡＣ３０のカ
ラーテーブル３０−１に送られる。
【００９６】ＲＡＭＤＡＣ３０のカラーテーブル３０−
１においては、８ビットのＣＲＴビデオデータがデコー
ダ３０−１ａに入力されてデコードされる。この８ビッ
トのＣＲＴビデオデータのデコードの結果、２５６個の
カラーレジスタ３０−１ｂ内の１つが選択される。その
選択されたカラーレジスタに格納されているそれぞれ６
ビットのＲ，Ｇ，Ｂデータは、デジタル／アナログコン
バ−タユニット３０−２に送られ、対応するデジタル／
アナログコンバ−タ（Ｄ／Ａ）３０−２ｃ〜３０−２ｅ
によってそれぞれアナログのＲ，Ｇ，Ｂビデオ信号にＡ
／Ｄ変換される。アナログのＲ，Ｇ，Ｂビデオ信号は、
ＣＲＴディスプレイ５０に供給される。
１においては、８ビットのＣＲＴビデオデータがデコー
ダ３０−１ａに入力されてデコードされる。この８ビッ
トのＣＲＴビデオデータのデコードの結果、２５６個の
カラーレジスタ３０−１ｂ内の１つが選択される。その
選択されたカラーレジスタに格納されているそれぞれ６
ビットのＲ，Ｇ，Ｂデータは、デジタル／アナログコン
バ−タユニット３０−２に送られ、対応するデジタル／
アナログコンバ−タ（Ｄ／Ａ）３０−２ｃ〜３０−２ｅ
によってそれぞれアナログのＲ，Ｇ，Ｂビデオ信号にＡ
／Ｄ変換される。アナログのＲ，Ｇ，Ｂビデオ信号は、
ＣＲＴディスプレイ５０に供給される。
【００９７】モノクロ階調ビデオデータＦＶＤは次のよ
うに得られる。
うに得られる。
【００９８】画像メモリ（ＶＲＡＭ）２５のプレーン０
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３それぞれ１ビットづつの４ビットデータを出力す
る。この４ビットデータは、１画素分の表示データであ
る。
〜３の４個のメモリプレーンそれぞれからは、同一読み
出しアドレスによって指定される格納位置の８ビットが
同時に読み出され、合計３２ビットの表示データがパラ
レル／シリアル変換回路１７に供給される。パラレル／
シリアル変換回路１７では、各プレーン毎に８ビットの
パラレルデータをシリアルデータに変換し、プレーン０
〜３それぞれ１ビットづつの４ビットデータを出力す
る。この４ビットデータは、１画素分の表示データであ
る。
【００９９】この４ビット／ピクセルの表示データは、
カラーパレット制御回路１９のデコーダ１９ａに入力さ
れてデコードされる。この４ビット／ピクセルの表示デ
ータのデコードの結果、カラーパレット制御回路１９内
蔵の１６個のカラーパレットレジスタ１９ｂのうちの１
つが選択される。その選択されたカラーパレットレジス
タに設定されている６ビットのカラーパレットデータに
は、カラーパレット制御回路１９内蔵のカラー選択レジ
スタ１９ｃから出力される２ビットデータが加えられ、
合計８ビットのデータが出力される。この８ビットデー
タは、ＣＲＴビデオデータとしてＲＡＭＤＡＣ３０のカ
ラーテーブル３０−１に送られる。
カラーパレット制御回路１９のデコーダ１９ａに入力さ
れてデコードされる。この４ビット／ピクセルの表示デ
ータのデコードの結果、カラーパレット制御回路１９内
蔵の１６個のカラーパレットレジスタ１９ｂのうちの１
つが選択される。その選択されたカラーパレットレジス
タに設定されている６ビットのカラーパレットデータに
は、カラーパレット制御回路１９内蔵のカラー選択レジ
スタ１９ｃから出力される２ビットデータが加えられ、
合計８ビットのデータが出力される。この８ビットデー
タは、ＣＲＴビデオデータとしてＲＡＭＤＡＣ３０のカ
ラーテーブル３０−１に送られる。
【０１００】ＲＡＭＤＡＣ３０のカラーテーブル３０−
１においては、８ビットのＣＲＴビデオデータがデコー
ダ３０−１ａに入力されてデコードされる。この８ビッ
トのＣＲＴビデオデータのデコードの結果、２５６個の
カラーレジスタ３０−１ｂ内の１つが選択される。その
選択されたカラーレジスタに格納されているそれぞれ６
ビットのＲ，Ｇ，Ｂデータがカラーテーブル３０−１か
ら出力される。ここまでは、アナログＲ，Ｇ，Ｂビデオ
信号を出力するときと同じである。
１においては、８ビットのＣＲＴビデオデータがデコー
ダ３０−１ａに入力されてデコードされる。この８ビッ
トのＣＲＴビデオデータのデコードの結果、２５６個の
カラーレジスタ３０−１ｂ内の１つが選択される。その
選択されたカラーレジスタに格納されているそれぞれ６
ビットのＲ，Ｇ，Ｂデータがカラーテーブル３０−１か
ら出力される。ここまでは、アナログＲ，Ｇ，Ｂビデオ
信号を出力するときと同じである。
【０１０１】カラーテーブル３０−１から出力されるそ
れぞれ６ビットのＲ，Ｇ，Ｂデータは、輝度換算回路３
０２Ａに送られる。輝度換算回路３０２Ａでは、前述の
（１）式にしたがった輝度変換処理が実行されて、Ｒデ
ータ、Ｇデータ、Ｂデータからなるカラーデータが６ビ
ットの輝度データに変換される。この６ビットの輝度デ
ータは、マルチプレクサ３０３Ａに供給される。マルチ
プレクサ３０３Ａは、６ビットの輝度データに基づい
て、変換テーブル２１２Ａの６４個のレジスタの１つを
選択するる。選択されたレジスタに格納されている４ビ
ットの変換データは、フラットパネルディスプレイ４０
に対する１画素分のモノクロ階調データＦＶＤとして出
力される。
れぞれ６ビットのＲ，Ｇ，Ｂデータは、輝度換算回路３
０２Ａに送られる。輝度換算回路３０２Ａでは、前述の
（１）式にしたがった輝度変換処理が実行されて、Ｒデ
ータ、Ｇデータ、Ｂデータからなるカラーデータが６ビ
ットの輝度データに変換される。この６ビットの輝度デ
ータは、マルチプレクサ３０３Ａに供給される。マルチ
プレクサ３０３Ａは、６ビットの輝度データに基づい
て、変換テーブル２１２Ａの６４個のレジスタの１つを
選択するる。選択されたレジスタに格納されている４ビ
ットの変換データは、フラットパネルディスプレイ４０
に対する１画素分のモノクロ階調データＦＶＤとして出
力される。
【０１０２】以上のように、この第２実施例において
は、第１実施例と同様に、カラーデータを輝度変換する
ことによって階調データを生成しているので、人間の視
覚的特性を考慮した階調データを得ることができ、ＣＲ
Ｔディスプレイ５０のカラー表示における色調を忠実に
再現したモノクロ階調表示をフラットパネルディスプレ
イ４０上で実現することができる。
は、第１実施例と同様に、カラーデータを輝度変換する
ことによって階調データを生成しているので、人間の視
覚的特性を考慮した階調データを得ることができ、ＣＲ
Ｔディスプレイ５０のカラー表示における色調を忠実に
再現したモノクロ階調表示をフラットパネルディスプレ
イ４０上で実現することができる。
【０１０３】また、ＲＡＭＤＡＣ３０をディスプレイコ
ントローラ１０Ａに内蔵することによって、そのＲＡＭ
ＤＡＣ３０のカラーテーブル３０−１から読み出される
デジタルＲ，Ｇ，Ｂデータを階調データ変換回路２１４
Ａに入力できるようにしている。このため、カラーテー
ブル３０−１から読み出されるデジタルＲ，Ｇ，Ｂデー
タは、直接的に輝度変換されてフラットパネルディスプ
レイ４０に出力される。したがって、第１実施例に設け
られていたフラットパレットテーブル３０５、およびマ
ルチプレクサ３０６が不用になり、ディスプレイコント
ローラ１０Ａのハードウェア構成の簡略化を図ることが
できる。
ントローラ１０Ａに内蔵することによって、そのＲＡＭ
ＤＡＣ３０のカラーテーブル３０−１から読み出される
デジタルＲ，Ｇ，Ｂデータを階調データ変換回路２１４
Ａに入力できるようにしている。このため、カラーテー
ブル３０−１から読み出されるデジタルＲ，Ｇ，Ｂデー
タは、直接的に輝度変換されてフラットパネルディスプ
レイ４０に出力される。したがって、第１実施例に設け
られていたフラットパレットテーブル３０５、およびマ
ルチプレクサ３０６が不用になり、ディスプレイコント
ローラ１０Ａのハードウェア構成の簡略化を図ることが
できる。
【０１０４】尚、この実施例においては、変換テーブル
レジスタ２１２Ａおよびマルチプレクサ３０３Ａを利用
して６ビットの輝度データを４ビットの階調データに変
換したが、変換テーブルレジスタ２１２Ａおよびマルチ
プレクサ３０３Ａを利用せずに、６ビットの輝度データ
の上位４ビットを直接的に階調データとして使用するこ
ともできる。
レジスタ２１２Ａおよびマルチプレクサ３０３Ａを利用
して６ビットの輝度データを４ビットの階調データに変
換したが、変換テーブルレジスタ２１２Ａおよびマルチ
プレクサ３０３Ａを利用せずに、６ビットの輝度データ
の上位４ビットを直接的に階調データとして使用するこ
ともできる。
【０１０５】変換テーブルレジスタ２１２Ａおよびマル
チプレクサ３０３Ａを利用しているのは、第１実施例の
場合と同様に、フラットパネルディスプレイ４０の階調
表示画面の色調を必要に応じて調整できるようにするた
めである。
チプレクサ３０３Ａを利用しているのは、第１実施例の
場合と同様に、フラットパネルディスプレイ４０の階調
表示画面の色調を必要に応じて調整できるようにするた
めである。
【０１０６】また、図９においては図示されてないが、
この第２実施例の階調データ変換回路２１４Ａにおいて
もフラットパネルディスプレイ４０が２枚パネルから構
成される場合には、図３に示したビデオ出力制御回路３
０７がマルチプレクサ３０３Ａの次段に設けられること
はもちろんである。
この第２実施例の階調データ変換回路２１４Ａにおいて
もフラットパネルディスプレイ４０が２枚パネルから構
成される場合には、図３に示したビデオ出力制御回路３
０７がマルチプレクサ３０３Ａの次段に設けられること
はもちろんである。
【０１０７】さらに、この第２実施例に於いても、第１
実施例と同様にフラットパレットテーブル３０５を設
け、連動／非連動の切替えを行なうことも可能である。
実施例と同様にフラットパレットテーブル３０５を設
け、連動／非連動の切替えを行なうことも可能である。
【０１０８】図１１には、第２実施例における図９の階
調データ変換回路２１４Ａの変形例が示されている。
調データ変換回路２１４Ａの変形例が示されている。
【０１０９】この階調データ変換回路２１４Ｂは、１画
素が画面上の２×２ドットから構成される多色表示モー
ドでフラットパネルディスプレイ４０を表示制御する際
に、そのフラットパネルディスプレイ４０の階調数を疑
似的に１６階調から６４階調にエミュレーションするた
めのものであり、階調データ変換回路２１４Ａと比し、
６ビットの輝度データを４ビットの階調データに変換す
るための回路構成が異なっている。
素が画面上の２×２ドットから構成される多色表示モー
ドでフラットパネルディスプレイ４０を表示制御する際
に、そのフラットパネルディスプレイ４０の階調数を疑
似的に１６階調から６４階調にエミュレーションするた
めのものであり、階調データ変換回路２１４Ａと比し、
６ビットの輝度データを４ビットの階調データに変換す
るための回路構成が異なっている。
【０１１０】すなわち、この階調データ変換回路２１４
Ｂは、輝度換算回路３０２Ｂと、６４階調エミュレーシ
ョン回路５００とから構成されている。
Ｂは、輝度換算回路３０２Ｂと、６４階調エミュレーシ
ョン回路５００とから構成されている。
【０１１１】輝度換算回路３０２Ｂは、図９の輝度換算
回路３０２Ａと同じく、ＲＡＭＤＡＣ３０のカラーテー
ブル３０−１から読み出されるそれぞれ６ビットのデジ
タルＲデータ、デジタルＧデータ、およびデジタルＢデ
ータを受信し、それらＲ、Ｇ、Ｂデータを前述の（１）
式にしたがって６ビットの輝度データに変換する。
回路３０２Ａと同じく、ＲＡＭＤＡＣ３０のカラーテー
ブル３０−１から読み出されるそれぞれ６ビットのデジ
タルＲデータ、デジタルＧデータ、およびデジタルＢデ
ータを受信し、それらＲ、Ｇ、Ｂデータを前述の（１）
式にしたがって６ビットの輝度データに変換する。
【０１１２】６４階調エミュレーション回路５００は、
パネルの物理的特性によって各ドット当たり１６階調に
制限されているフラットパネルディスプレイ４０の階調
数を、疑似的に６４階調に変換するためのものであり、
デジタル加算器５０１、マルチプレクサ５０２、および
選択信号発生回路５０３を備えている。
パネルの物理的特性によって各ドット当たり１６階調に
制限されているフラットパネルディスプレイ４０の階調
数を、疑似的に６４階調に変換するためのものであり、
デジタル加算器５０１、マルチプレクサ５０２、および
選択信号発生回路５０３を備えている。
【０１１３】デジタル加算器５０１は、輝度換算回路３
０２Ｂから出力される１画素当たり６ビットから構成さ
れる輝度データ（Ｄ５−０）の上位４ビットからなる基
本値データ（Ｄｓ；Ｄ５−２）が入力される第１入力
と、値“０００１”の４ビットの加算データが入力され
る第２入力を有している。このデジタル加算器５０１
は、基本値データ（Ｄｓ；Ｄ５−２）に対して加算デー
タ“０００１”を加算し、その加算結果を次値データ
（Ｄ＋）としてマルチプレクサ５０２の第１入力に供給
する。マルチプレクサ５０２の第２入力には、基本値デ
ータ（Ｄｓ；Ｄ５−２）が入力される。
０２Ｂから出力される１画素当たり６ビットから構成さ
れる輝度データ（Ｄ５−０）の上位４ビットからなる基
本値データ（Ｄｓ；Ｄ５−２）が入力される第１入力
と、値“０００１”の４ビットの加算データが入力され
る第２入力を有している。このデジタル加算器５０１
は、基本値データ（Ｄｓ；Ｄ５−２）に対して加算デー
タ“０００１”を加算し、その加算結果を次値データ
（Ｄ＋）としてマルチプレクサ５０２の第１入力に供給
する。マルチプレクサ５０２の第２入力には、基本値デ
ータ（Ｄｓ；Ｄ５−２）が入力される。
【０１１４】マルチプレクサ５０２は、次値データ（Ｄ
＋）と基本値データ（Ｄｓ；Ｄ５−２）の一方を選択
し、それを１画素分のモノクロ階調ビデオデータＦＶＤ
としてフラットパネルディスプレイ４０に出力する。こ
のマルチプレクサ５０２の選択動作は、選択信号発生回
路５０３からの選択信号ＳＥＬＥＣＴによって制御され
る。すなわち、マルチプレクサ５０２は、“０”レベル
の選択信号ＳＥＬＥＣＴを受信した時は基本値データ
（Ｄｓ；Ｄ５−２）を選択し、“１”レベルの選択信号
ＳＥＬＥＣＴを受信した時は次値データ（Ｄ＋）を選択
する。このようなマルチプレクサ５０２の選択動作によ
って、階調ビデオデータＦＶＤの値は、各画素を成す４
ドットそれぞれについて基本値データ（Ｄｓ）と次値デ
ータ（Ｄ＋）の２つの階調データの値を選択的にとり得
る。
＋）と基本値データ（Ｄｓ；Ｄ５−２）の一方を選択
し、それを１画素分のモノクロ階調ビデオデータＦＶＤ
としてフラットパネルディスプレイ４０に出力する。こ
のマルチプレクサ５０２の選択動作は、選択信号発生回
路５０３からの選択信号ＳＥＬＥＣＴによって制御され
る。すなわち、マルチプレクサ５０２は、“０”レベル
の選択信号ＳＥＬＥＣＴを受信した時は基本値データ
（Ｄｓ；Ｄ５−２）を選択し、“１”レベルの選択信号
ＳＥＬＥＣＴを受信した時は次値データ（Ｄ＋）を選択
する。このようなマルチプレクサ５０２の選択動作によ
って、階調ビデオデータＦＶＤの値は、各画素を成す４
ドットそれぞれについて基本値データ（Ｄｓ）と次値デ
ータ（Ｄ＋）の２つの階調データの値を選択的にとり得
る。
【０１１５】選択信号発生回路５０３は、輝度換算回路
３０２Ｂから出力される輝度データ（Ｄ５−０）の下位
２ビット（Ｄ１−０）の値に応じて、４（４＝２２）種
類の階調パターンの１つを選択し、その選択した階調パ
ターンと水平および垂直カウンタの零ビット目の値（Ｈ
−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ
“０”）に従って“０”または“１”の選択信号ＳＥＬ
ＥＣＴを発生する。
３０２Ｂから出力される輝度データ（Ｄ５−０）の下位
２ビット（Ｄ１−０）の値に応じて、４（４＝２２）種
類の階調パターンの１つを選択し、その選択した階調パ
ターンと水平および垂直カウンタの零ビット目の値（Ｈ
−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ
“０”）に従って“０”または“１”の選択信号ＳＥＬ
ＥＣＴを発生する。
【０１１６】階調パターンは、１画素を構成する２×２
ドットの４ドットそれぞに対して基本値データ（ＤＳ）
と次値データ（Ｄ＋）のどちらの階調データを選択する
かを示すものである。４種類の階調パターンの一例を図
１２に示す。
ドットの４ドットそれぞに対して基本値データ（ＤＳ）
と次値データ（Ｄ＋）のどちらの階調データを選択する
かを示すものである。４種類の階調パターンの一例を図
１２に示す。
【０１１７】図１２に示されているように、階調パター
ンＰ１〜Ｐ４は、それぞれ２×２ドットのドットパター
ンから構成されており、各ドット毎に基本値データ（Ｄ
ｓ）と次値データ（Ｄ＋）のどちらを選択するかを示し
ている。次値データ（Ｄ＋）を選択するドットが含まれ
る割合は、階調パターンＰ１〜Ｐ４毎にそれぞれ異なっ
ており、これによって階調パターンＰ１〜Ｐ４はそれぞ
れ異なる階調レベルを示す。
ンＰ１〜Ｐ４は、それぞれ２×２ドットのドットパター
ンから構成されており、各ドット毎に基本値データ（Ｄ
ｓ）と次値データ（Ｄ＋）のどちらを選択するかを示し
ている。次値データ（Ｄ＋）を選択するドットが含まれ
る割合は、階調パターンＰ１〜Ｐ４毎にそれぞれ異なっ
ており、これによって階調パターンＰ１〜Ｐ４はそれぞ
れ異なる階調レベルを示す。
【０１１８】階調パターンＰ１は、Ｄ１＝０，Ｄ０＝０
に対応するものであり、図示のように２×２の４ドット
すべてについて基本値データ（Ｄｓ）の選択を指定す
る。階調パターンＰ２は、Ｄ１＝０，Ｄ０＝１に対応す
るものであり、図示のように２×２のドットパターンに
おける右下の１ドットについてのみ次値データ（Ｄ＋）
の選択を指定し、残りの３ドットについては基本値デー
タ（Ｄｓ）の選択を指定する。階調パターンＰ３は、Ｄ
１＝１，Ｄ０＝０に対応するものであり、図示のように
２×２のドットパターンにおける左上の１ドットと右下
の１ドットについて次値データ（Ｄ＋）の選択を指定
し、残りの２ドットについては基本値データ（Ｄｓ）の
選択を指定する。階調パターンＰ４は、Ｄ１＝１，Ｄ０
＝１に対応するものであり、図示のように２×２のドッ
トパターンにおける右下の１ドットについてのみ基本値
データ（Ｄｓ）の選択を指定し、残りの３ドットについ
ては次値データ（Ｄ＋）の選択を指定する。このため、
階調パターンＰ１が最も階調レベルが低く、階調パター
ンＰ２、Ｐ３、Ｐ４の順で階調レベルが高くなる。
に対応するものであり、図示のように２×２の４ドット
すべてについて基本値データ（Ｄｓ）の選択を指定す
る。階調パターンＰ２は、Ｄ１＝０，Ｄ０＝１に対応す
るものであり、図示のように２×２のドットパターンに
おける右下の１ドットについてのみ次値データ（Ｄ＋）
の選択を指定し、残りの３ドットについては基本値デー
タ（Ｄｓ）の選択を指定する。階調パターンＰ３は、Ｄ
１＝１，Ｄ０＝０に対応するものであり、図示のように
２×２のドットパターンにおける左上の１ドットと右下
の１ドットについて次値データ（Ｄ＋）の選択を指定
し、残りの２ドットについては基本値データ（Ｄｓ）の
選択を指定する。階調パターンＰ４は、Ｄ１＝１，Ｄ０
＝１に対応するものであり、図示のように２×２のドッ
トパターンにおける右下の１ドットについてのみ基本値
データ（Ｄｓ）の選択を指定し、残りの３ドットについ
ては次値データ（Ｄ＋）の選択を指定する。このため、
階調パターンＰ１が最も階調レベルが低く、階調パター
ンＰ２、Ｐ３、Ｐ４の順で階調レベルが高くなる。
【０１１９】水平カウンタおよび垂直カウンタは、前述
のラインパルスＬＰおよびフィールドパルスＦＰを生成
するために表示タイミング制御回路１２内に設けられて
いるものである。水平カウンタの値はフラットパネルデ
ィスプレイ４０の画面における水平方向の走査ドット位
置を示している。このため、水平カウンタの零ビット目
の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）は、水平方向の
走査ドット位置毎に“０”と“１”を繰り返す。また、
垂直カウンタの値はフラットパネルディスプレイ４０の
画面における垂直方向の走査ラインの位置を示してい
る。このため、垂直カウンタの零ビット目の値（Ｖ−Ｃ
ＯＵＮＴ ｂｉｔ“０”）は、垂直方向の走査ライン毎
に“０”と“１”を繰り返す。したがって、水平および
垂直カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉ
ｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）の組み合わ
せは、１画素を成す２×２ドット内で現在走査対象とな
っているドット位置を示す。
のラインパルスＬＰおよびフィールドパルスＦＰを生成
するために表示タイミング制御回路１２内に設けられて
いるものである。水平カウンタの値はフラットパネルデ
ィスプレイ４０の画面における水平方向の走査ドット位
置を示している。このため、水平カウンタの零ビット目
の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）は、水平方向の
走査ドット位置毎に“０”と“１”を繰り返す。また、
垂直カウンタの値はフラットパネルディスプレイ４０の
画面における垂直方向の走査ラインの位置を示してい
る。このため、垂直カウンタの零ビット目の値（Ｖ−Ｃ
ＯＵＮＴ ｂｉｔ“０”）は、垂直方向の走査ライン毎
に“０”と“１”を繰り返す。したがって、水平および
垂直カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉ
ｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）の組み合わ
せは、１画素を成す２×２ドット内で現在走査対象とな
っているドット位置を示す。
【０１２０】すなわち、走査対象ドット位置が１画素を
成す２×２ドットの４ドットのうちの左上のドットの場
合は、水平および垂直カウンタの零ビット目の値（Ｈ−
ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ
“０”）は“０，０”となり、走査対象ドット位置が右
上のドットの場合は、水平および垂直カウンタの零ビッ
ト目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵ
ＮＴ ｂｉｔ“０”）は“０，１”となる。同様に、走
査対象ドット位置が左下のドットの場合は、水平および
垂直カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉ
ｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）は“１，
０”となり、走査対象ドット位置が右下のドットの場合
は、水平および垂直カウンタの零ビット目の値（Ｈ−Ｃ
ＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ
“０”）は“１，１”となる。
成す２×２ドットの４ドットのうちの左上のドットの場
合は、水平および垂直カウンタの零ビット目の値（Ｈ−
ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ
“０”）は“０，０”となり、走査対象ドット位置が右
上のドットの場合は、水平および垂直カウンタの零ビッ
ト目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵ
ＮＴ ｂｉｔ“０”）は“０，１”となる。同様に、走
査対象ドット位置が左下のドットの場合は、水平および
垂直カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉ
ｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）は“１，
０”となり、走査対象ドット位置が右下のドットの場合
は、水平および垂直カウンタの零ビット目の値（Ｈ−Ｃ
ＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ
“０”）は“１，１”となる。
【０１２１】水平および垂直カウンタの零ビット目の値
で指定される現在の走査ドット位置は、選択された階調
パターンが持つ４ドット分の選択情報のうちのどれを使
用するかを決定するために使用される。
で指定される現在の走査ドット位置は、選択された階調
パターンが持つ４ドット分の選択情報のうちのどれを使
用するかを決定するために使用される。
【０１２２】図１３には、１画素を２×２ドットで表す
多色表示モードにおけるフラットパネルディスプレイ４
０の表示画面の一例が示されている。フラットパネルデ
ィスプレイ４０はＶＧＡ仕様に対応した６４０×４８０
ドットの解像度を持っているので、１画素を２×２ドッ
トで表す多色表示モードにおいては、３２０×２００ド
ットのグラフィック表示になる。
多色表示モードにおけるフラットパネルディスプレイ４
０の表示画面の一例が示されている。フラットパネルデ
ィスプレイ４０はＶＧＡ仕様に対応した６４０×４８０
ドットの解像度を持っているので、１画素を２×２ドッ
トで表す多色表示モードにおいては、３２０×２００ド
ットのグラフィック表示になる。
【０１２３】図示のように、多色表示モードにおいて
は、第１画素は、第１および第２の双方の走査ラインに
おける第１ドット目および第２ドット目にそれぞれ表示
される。同様に、第２画素は、第１および第２の双方の
走査ラインにおける第３ドット目および第４ドット目に
それぞれ表示され、第３画素は、第１および第２の双方
の走査ラインにおける第５ドット目および第６ドット目
にそれぞれ表示され、第４画素は、第１および第２の双
方の走査ラインにおける第７ドット目および第８ドット
目にそれぞれ表示される。
は、第１画素は、第１および第２の双方の走査ラインに
おける第１ドット目および第２ドット目にそれぞれ表示
される。同様に、第２画素は、第１および第２の双方の
走査ラインにおける第３ドット目および第４ドット目に
それぞれ表示され、第３画素は、第１および第２の双方
の走査ラインにおける第５ドット目および第６ドット目
にそれぞれ表示され、第４画素は、第１および第２の双
方の走査ラインにおける第７ドット目および第８ドット
目にそれぞれ表示される。
【０１２４】以下、この図１３の表示画面を参照して、
図１１の６４階調エミュレーション回路５００の動作を
説明する。
図１１の６４階調エミュレーション回路５００の動作を
説明する。
【０１２５】ここでは、第１画素の階調データの下位２
ビットデータＤ１，Ｄ０が“０，０”、第２画素の階調
データの下位２ビットデータＤ１，Ｄ０が“０，１”、
第３画素の階調データの下位２ビットデータＤ１，Ｄ０
が“１，０”、第４画素の階調データの下位２ビットデ
ータＤ１，Ｄ０が“１，１”の場合を想定する。
ビットデータＤ１，Ｄ０が“０，０”、第２画素の階調
データの下位２ビットデータＤ１，Ｄ０が“０，１”、
第３画素の階調データの下位２ビットデータＤ１，Ｄ０
が“１，０”、第４画素の階調データの下位２ビットデ
ータＤ１，Ｄ０が“１，１”の場合を想定する。
【０１２６】第１画素の階調データの下位２ビットデー
タＤ１，Ｄ０が“０，０”の時、選択信号発生回路５０
３は図１２の階調パターンＰ１を選択する。階調パター
ンＰ１は、２×２ドットの４ドット全てについて基本値
データ（Ｄｓ）の選択を指定する。このため、選択信号
発生回路５０３は、水平および垂直カウンタの零ビット
目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮ
Ｔ ｂｉｔ“０”）が左上のドット位置を示す“０，
０”、右上のドット位置を示す“０，１”，左下のドッ
ト位置を示す“１．０”，右下のドット位置を示す
“１，１”のどの場合にもそれぞれ値“０”の選択信号
ＳＥＬＥＣＴを発生する。この結果、マルチプレクサ５
０２は、第１画素の階調データ（Ｄ５−０）の上位４ビ
ットからなる基本値データ（Ｄｓ1 ）を、第１画素が表
示される４ドットそれぞれに対するビデオデータＦＶＤ
として選択する。したがって、第１画素を構成する表示
画面上の４ドットの階調レベルは、どれもその第１画素
の階調データ（Ｄ５−０）の上位４ビットからなる基本
値データ（Ｄｓ1 ）となる。
タＤ１，Ｄ０が“０，０”の時、選択信号発生回路５０
３は図１２の階調パターンＰ１を選択する。階調パター
ンＰ１は、２×２ドットの４ドット全てについて基本値
データ（Ｄｓ）の選択を指定する。このため、選択信号
発生回路５０３は、水平および垂直カウンタの零ビット
目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮ
Ｔ ｂｉｔ“０”）が左上のドット位置を示す“０，
０”、右上のドット位置を示す“０，１”，左下のドッ
ト位置を示す“１．０”，右下のドット位置を示す
“１，１”のどの場合にもそれぞれ値“０”の選択信号
ＳＥＬＥＣＴを発生する。この結果、マルチプレクサ５
０２は、第１画素の階調データ（Ｄ５−０）の上位４ビ
ットからなる基本値データ（Ｄｓ1 ）を、第１画素が表
示される４ドットそれぞれに対するビデオデータＦＶＤ
として選択する。したがって、第１画素を構成する表示
画面上の４ドットの階調レベルは、どれもその第１画素
の階調データ（Ｄ５−０）の上位４ビットからなる基本
値データ（Ｄｓ1 ）となる。
【０１２７】第２画素の階調データの下位２ビットデー
タＤ１，Ｄ０が“０，１”の時、選択信号発生回路５０
３は図１２の階調パターンＰ２を選択する。階調パター
ンＰ２は、２×２ドットの４ドットの内の右下のドット
位置についてのみ次値データ（Ｄ＋）の選択を指定し、
左上、右上、左下の他の３ドットについては基本値デー
タ（Ｄｓ）の選択を指定する。このため、選択信号発生
回路５０３は、水平および垂直カウンタの零ビット目の
値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ
ｂｉｔ“０”）が左上のドット位置を示す“０，０”、
右上のドット位置を示す“０，１”，左下のドット位置
を示す“１．０”の時はどれも値“０”の選択信号ＳＥ
ＬＥＣＴを発生し、そして右下のドット位置を示す
“１，１”の時には値“１”の選択信号ＳＥＬＥＣＴを
発生する。この結果、マルチプレクサ５０２は、第２画
素の階調データ（Ｄ５−０）の上位４ビットからなる基
本値データ（Ｄｓ２）を、第２画素が表示される４ドッ
トの内の左上、右上、左下の３ドットそれぞれに対する
ビデオデータＦＶＤとして選択し、また第２画素の階調
データ（Ｄ５−０）に対応する次値データ（Ｄｓ２＋）
を、第２画素が表示される４ドットの内の右下のドット
に対するビデオデータＦＶＤとして選択する。したがっ
て、第２画素を構成する表示画面上の４ドットの階調レ
ベルは、右下のドットについては次値データ（Ｄｓ２
＋）となり、左上、右上、左下の他の３ドットについて
は基本値データ（Ｄｓ２）となる。
タＤ１，Ｄ０が“０，１”の時、選択信号発生回路５０
３は図１２の階調パターンＰ２を選択する。階調パター
ンＰ２は、２×２ドットの４ドットの内の右下のドット
位置についてのみ次値データ（Ｄ＋）の選択を指定し、
左上、右上、左下の他の３ドットについては基本値デー
タ（Ｄｓ）の選択を指定する。このため、選択信号発生
回路５０３は、水平および垂直カウンタの零ビット目の
値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ
ｂｉｔ“０”）が左上のドット位置を示す“０，０”、
右上のドット位置を示す“０，１”，左下のドット位置
を示す“１．０”の時はどれも値“０”の選択信号ＳＥ
ＬＥＣＴを発生し、そして右下のドット位置を示す
“１，１”の時には値“１”の選択信号ＳＥＬＥＣＴを
発生する。この結果、マルチプレクサ５０２は、第２画
素の階調データ（Ｄ５−０）の上位４ビットからなる基
本値データ（Ｄｓ２）を、第２画素が表示される４ドッ
トの内の左上、右上、左下の３ドットそれぞれに対する
ビデオデータＦＶＤとして選択し、また第２画素の階調
データ（Ｄ５−０）に対応する次値データ（Ｄｓ２＋）
を、第２画素が表示される４ドットの内の右下のドット
に対するビデオデータＦＶＤとして選択する。したがっ
て、第２画素を構成する表示画面上の４ドットの階調レ
ベルは、右下のドットについては次値データ（Ｄｓ２
＋）となり、左上、右上、左下の他の３ドットについて
は基本値データ（Ｄｓ２）となる。
【０１２８】第３画素の階調データの下位２ビットデー
タＤ１，Ｄ０が“１，０”の時、選択信号発生回路５０
３は図１２の階調パターンＰ３を選択する。階調パター
ンＰ３は、２×２ドットの４ドットの内の右上、左下の
２ドットについては基本値データ（Ｄｓ）の選択を指定
し、左上および右下のドット位置については次値データ
（Ｄ＋）の選択を指定する。このため、選択信号発生回
路５０３は、水平および垂直カウンタの零ビット目の値
（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂ
ｉｔ“０”）が右上のドット位置を示す“０，１”、左
下のドット位置を示す“１，０”の時は値“０”の選択
信号ＳＥＬＥＣＴを発生し、左上のドット位置を示す
“０，０”、右下のドット位置を示す“１，１”の時は
値“１”の選択信号ＳＥＬＥＣＴを発生する。この結
果、マルチプレクサ５０２は、第３画素の階調データ
（Ｄ５−０）の上位４ビットからなる基本値データ（Ｄ
ｓ３）を、第３画素が表示される４ドットの内の右上、
左下の２ドットそれぞれに対するビデオデータＦＶＤと
して選択し、また第３画素の階調データ（Ｄ５−０）に
対応する次値データ（Ｄｓ３＋）を、第３画素が表示さ
れる４ドットの内の左上、右上の２ドットそれぞれに対
するビデオデータＦＶＤとして選択する。したがって、
第３画素を構成する表示画面上の４ドットの階調レベル
は、左上、右下のドットについては次値データ（Ｄｓ３
＋）となり、右上、左下のドットについては基本値デー
タ（Ｄｓ３）となる。
タＤ１，Ｄ０が“１，０”の時、選択信号発生回路５０
３は図１２の階調パターンＰ３を選択する。階調パター
ンＰ３は、２×２ドットの４ドットの内の右上、左下の
２ドットについては基本値データ（Ｄｓ）の選択を指定
し、左上および右下のドット位置については次値データ
（Ｄ＋）の選択を指定する。このため、選択信号発生回
路５０３は、水平および垂直カウンタの零ビット目の値
（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵＮＴ ｂ
ｉｔ“０”）が右上のドット位置を示す“０，１”、左
下のドット位置を示す“１，０”の時は値“０”の選択
信号ＳＥＬＥＣＴを発生し、左上のドット位置を示す
“０，０”、右下のドット位置を示す“１，１”の時は
値“１”の選択信号ＳＥＬＥＣＴを発生する。この結
果、マルチプレクサ５０２は、第３画素の階調データ
（Ｄ５−０）の上位４ビットからなる基本値データ（Ｄ
ｓ３）を、第３画素が表示される４ドットの内の右上、
左下の２ドットそれぞれに対するビデオデータＦＶＤと
して選択し、また第３画素の階調データ（Ｄ５−０）に
対応する次値データ（Ｄｓ３＋）を、第３画素が表示さ
れる４ドットの内の左上、右上の２ドットそれぞれに対
するビデオデータＦＶＤとして選択する。したがって、
第３画素を構成する表示画面上の４ドットの階調レベル
は、左上、右下のドットについては次値データ（Ｄｓ３
＋）となり、右上、左下のドットについては基本値デー
タ（Ｄｓ３）となる。
【０１２９】第４画素の階調データの下位２ビットデー
タＤ１，Ｄ０が“１，１”の時、選択信号発生回路５０
３は図１２の階調パターンＰ４を選択する。階調パター
ンＰ４は、２×２ドットの４ドットの内の右下のドット
位置についてのみ基本値データ（Ｄｓ）の選択を指定
し、左上、右上、左下の残りのドット位置については次
値データ（Ｄ＋）の選択を指定する。このため、選択信
号発生回路５０３は、水平および垂直カウンタの零ビッ
ト目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵ
ＮＴ ｂｉｔ“０”）が右下のドット位置を示す“１，
１”の時は値“０”の選択信号ＳＥＬＥＣＴを発生し、
左上のドット位置を示す“０，０”、右上のドット位置
を示す“０，１”、左下のドット位置を示す“１，０”
の時は値“１”の選択信号ＳＥＬＥＣＴを発生する。こ
の結果、マルチプレクサ５０２は、第４画素の階調デー
タ（Ｄ５−０）の上位４ビットからなる基本値データ
（Ｄｓ４）を、第４画素が表示される４ドットの内の右
下のドットに対するビデオデータＦＶＤとして選択し、
また第４画素の階調データ（Ｄ５−０）に対応する次値
データ（Ｄｓ４＋）を、第４画素が表示される４ドット
の内の左上、右上、左下の３ドットそれぞれに対するビ
デオデータＦＶＤとして選択する。したがって、第４画
素を構成する表示画面上の４ドットの階調レベルは、右
下のドットについては基本値データ（Ｄｓ４）となり、
左上、右上、左下の３ドットについては次値データ（Ｄ
ｓ４＋）となる。
タＤ１，Ｄ０が“１，１”の時、選択信号発生回路５０
３は図１２の階調パターンＰ４を選択する。階調パター
ンＰ４は、２×２ドットの４ドットの内の右下のドット
位置についてのみ基本値データ（Ｄｓ）の選択を指定
し、左上、右上、左下の残りのドット位置については次
値データ（Ｄ＋）の選択を指定する。このため、選択信
号発生回路５０３は、水平および垂直カウンタの零ビッ
ト目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−ＣＯＵ
ＮＴ ｂｉｔ“０”）が右下のドット位置を示す“１，
１”の時は値“０”の選択信号ＳＥＬＥＣＴを発生し、
左上のドット位置を示す“０，０”、右上のドット位置
を示す“０，１”、左下のドット位置を示す“１，０”
の時は値“１”の選択信号ＳＥＬＥＣＴを発生する。こ
の結果、マルチプレクサ５０２は、第４画素の階調デー
タ（Ｄ５−０）の上位４ビットからなる基本値データ
（Ｄｓ４）を、第４画素が表示される４ドットの内の右
下のドットに対するビデオデータＦＶＤとして選択し、
また第４画素の階調データ（Ｄ５−０）に対応する次値
データ（Ｄｓ４＋）を、第４画素が表示される４ドット
の内の左上、右上、左下の３ドットそれぞれに対するビ
デオデータＦＶＤとして選択する。したがって、第４画
素を構成する表示画面上の４ドットの階調レベルは、右
下のドットについては基本値データ（Ｄｓ４）となり、
左上、右上、左下の３ドットについては次値データ（Ｄ
ｓ４＋）となる。
【０１３０】図１４には、選択信号発生回路５０３の具
体的構成の一例が示されている。
体的構成の一例が示されている。
【０１３１】図示のように、選択信号発生回路５０３
は、４入力ＡＮＤゲート６０１〜６０３、３入力ＡＮＤ
ゲート６０４、ＯＲゲート６０５、およびインバータ６
０６〜６１０、および２入力ＮＡＮＤゲート６１１から
構成されている。
は、４入力ＡＮＤゲート６０１〜６０３、３入力ＡＮＤ
ゲート６０４、ＯＲゲート６０５、およびインバータ６
０６〜６１０、および２入力ＮＡＮＤゲート６１１から
構成されている。
【０１３２】４入力ＡＮＤゲート６０１は、水平カウン
タの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）
が供給される第１入力、垂直カウンタの零ビット目の値
（Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）が供給される第２入
力、インバータ６０６を介してデータＤ１が供給される
第３入力、データＤ０が供給される第４入力を有してい
る。４入力ＡＮＤゲート６０２は、インバータ６０７を
介して水平カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ
ｂｉｔ“０”）が供給される第１入力、インバータ６
０８を介して垂直カウンタの零ビット目の値（Ｖ−ＣＯ
ＵＮＴ ｂｉｔ“０”）が供給される第２入力、データ
Ｄ１が供給される第３入力、インバータ６０９を介して
データＤ０が供給される第４入力を有している。４入力
ＡＮＤゲート６０３は、水平カウンタの零ビット目の値
（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が供給される第１入
力、垂直カウンタの零ビット目の値（Ｖ−ＣＯＵＮＴ
ｂｉｔ“０”）が供給される第２入力、データＤ１が供
給される第３入力、インバータ６１０を介してデータＤ
０が供給される第４入力を有している。３入力ＡＮＤゲ
ート６０４は、２入力ＮＡＮＤゲート６１１の出力が供
給される第１入力と、データＤ１が供給される第２入
力、データＤ０が供給される第３入力を有している。２
入力ＮＡＮＤゲート６１１は、水平カウンタの零ビット
目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が供給される
第１入力、垂直カウンタの零ビット目の値（Ｖ−ＣＯＵ
ＮＴ ｂｉｔ“０”）が供給される第２入力を有してい
る。ＡＮＤゲート６０１〜６０４の出力は、ＯＲゲート
６０５の４入力にそれぞれ供給される。このＯＲゲート
６０５の出力は、選択信号ＳＥＬＥＣＴとして図１１の
マルチプレクサ５０２に供給される。
タの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）
が供給される第１入力、垂直カウンタの零ビット目の値
（Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）が供給される第２入
力、インバータ６０６を介してデータＤ１が供給される
第３入力、データＤ０が供給される第４入力を有してい
る。４入力ＡＮＤゲート６０２は、インバータ６０７を
介して水平カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ
ｂｉｔ“０”）が供給される第１入力、インバータ６
０８を介して垂直カウンタの零ビット目の値（Ｖ−ＣＯ
ＵＮＴ ｂｉｔ“０”）が供給される第２入力、データ
Ｄ１が供給される第３入力、インバータ６０９を介して
データＤ０が供給される第４入力を有している。４入力
ＡＮＤゲート６０３は、水平カウンタの零ビット目の値
（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が供給される第１入
力、垂直カウンタの零ビット目の値（Ｖ−ＣＯＵＮＴ
ｂｉｔ“０”）が供給される第２入力、データＤ１が供
給される第３入力、インバータ６１０を介してデータＤ
０が供給される第４入力を有している。３入力ＡＮＤゲ
ート６０４は、２入力ＮＡＮＤゲート６１１の出力が供
給される第１入力と、データＤ１が供給される第２入
力、データＤ０が供給される第３入力を有している。２
入力ＮＡＮＤゲート６１１は、水平カウンタの零ビット
目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が供給される
第１入力、垂直カウンタの零ビット目の値（Ｖ−ＣＯＵ
ＮＴ ｂｉｔ“０”）が供給される第２入力を有してい
る。ＡＮＤゲート６０１〜６０４の出力は、ＯＲゲート
６０５の４入力にそれぞれ供給される。このＯＲゲート
６０５の出力は、選択信号ＳＥＬＥＣＴとして図１１の
マルチプレクサ５０２に供給される。
【０１３３】この選択信号発生回路５０３においては、
データＤ１，Ｄ０が階調パターンＰ１を選択する“０，
０”の場合には、ＡＮＤゲート６０１〜６０４の出力
は、水平カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ
ｂｉｔ“０”）および垂直カウンタの零ビット目の値
（Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）に関係なく、常に
“０”となる。このため、“１”の選択信号ＳＥＬＥＣ
Ｔは出力されず、４ドット全てが基本値データ（Ｄｓ）
となる。
データＤ１，Ｄ０が階調パターンＰ１を選択する“０，
０”の場合には、ＡＮＤゲート６０１〜６０４の出力
は、水平カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ
ｂｉｔ“０”）および垂直カウンタの零ビット目の値
（Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）に関係なく、常に
“０”となる。このため、“１”の選択信号ＳＥＬＥＣ
Ｔは出力されず、４ドット全てが基本値データ（Ｄｓ）
となる。
【０１３４】データＤ１，Ｄ０が階調パターンＰ２を選
択する“０，１”の場合には、水平および垂直カウンタ
の零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が
４ドット内の右下のドット位置を示す“１，１”の時
に、ＡＮＤゲート６０１の出力が“１”になる。このた
め、右下のドット位置が走査される時は“１”の選択信
号ＳＥＬＥＣＴが出力され、右下のドットには次値デー
タ（Ｄ＋）が出力される。
択する“０，１”の場合には、水平および垂直カウンタ
の零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が
４ドット内の右下のドット位置を示す“１，１”の時
に、ＡＮＤゲート６０１の出力が“１”になる。このた
め、右下のドット位置が走査される時は“１”の選択信
号ＳＥＬＥＣＴが出力され、右下のドットには次値デー
タ（Ｄ＋）が出力される。
【０１３５】データＤ１，Ｄ０が階調パターンＰ３を選
択する“１，０”の場合には、水平および垂直カウンタ
の零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が
４ドット内の左上のドット位置を示す“０，０”の時
に、ＡＮＤゲート６０２の出力が“１”になる。また、
水平および垂直カウンタの零ビット目の値（Ｈ−ＣＯＵ
ＮＴ ｂｉｔ“０”）が４ドット内の右下のドット位置
を示す“１，１”の時に、ＡＮＤゲート６０３の出力が
“１”になる。このため、左上または右下のドット位置
が走査される時は“１”の選択信号ＳＥＬＥＣＴが出力
され、次値データ（Ｄ＋）が出力される。
択する“１，０”の場合には、水平および垂直カウンタ
の零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が
４ドット内の左上のドット位置を示す“０，０”の時
に、ＡＮＤゲート６０２の出力が“１”になる。また、
水平および垂直カウンタの零ビット目の値（Ｈ−ＣＯＵ
ＮＴ ｂｉｔ“０”）が４ドット内の右下のドット位置
を示す“１，１”の時に、ＡＮＤゲート６０３の出力が
“１”になる。このため、左上または右下のドット位置
が走査される時は“１”の選択信号ＳＥＬＥＣＴが出力
され、次値データ（Ｄ＋）が出力される。
【０１３６】ＮＡＮＤゲート６１１の出力は、水平およ
び垂直カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂ
ｉｔ“０”）が４ドット内の左上、右上、左下のドット
位置を示す“０，０”，“０，１”、“１，０”の時に
“１”になり、右下のドット位置を示す“１，１”の時
に“０”になる。このため、データＤ１，Ｄ０が階調パ
ターンＰ４を選択する“１，１”の場合には、ＡＮＤゲ
ート６０４の出力は、水平および垂直カウンタの零ビッ
ト目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が４ドット
内の左上、右上、左下のドット位置を示す“０，０”，
“０，１”、“１，０”の時に“１”になる。したがっ
て、左上、右上、左下のドット位置が走査される時は
“１”の選択信号ＳＥＬＥＣＴが出力され、次値データ
（Ｄ＋）が出力される。
び垂直カウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂ
ｉｔ“０”）が４ドット内の左上、右上、左下のドット
位置を示す“０，０”，“０，１”、“１，０”の時に
“１”になり、右下のドット位置を示す“１，１”の時
に“０”になる。このため、データＤ１，Ｄ０が階調パ
ターンＰ４を選択する“１，１”の場合には、ＡＮＤゲ
ート６０４の出力は、水平および垂直カウンタの零ビッ
ト目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”）が４ドット
内の左上、右上、左下のドット位置を示す“０，０”，
“０，１”、“１，０”の時に“１”になる。したがっ
て、左上、右上、左下のドット位置が走査される時は
“１”の選択信号ＳＥＬＥＣＴが出力され、次値データ
（Ｄ＋）が出力される。
【０１３７】以上のように、６４階調エミュレーション
回路５００においては、４ビットの階調データに４種類
の階調パターンを組み合わせによって、４ビットの階調
データで表現できる１６階調から６４（６４＝１６×
４）階調の階調表示への階調エミュレーションが行え
る。このため、１画素を２×２ドットで表す多色表示モ
ードにおいては、１６階調表示のフラットパネルディス
プレイ４０上に疑似的に６４階調の階調表示を実現する
ことができる。したがって、ＣＲＴディスプレイのカラ
ー表示画面の色調をより忠実に再現したモノクロ階調表
示を実現できるようになる。
回路５００においては、４ビットの階調データに４種類
の階調パターンを組み合わせによって、４ビットの階調
データで表現できる１６階調から６４（６４＝１６×
４）階調の階調表示への階調エミュレーションが行え
る。このため、１画素を２×２ドットで表す多色表示モ
ードにおいては、１６階調表示のフラットパネルディス
プレイ４０上に疑似的に６４階調の階調表示を実現する
ことができる。したがって、ＣＲＴディスプレイのカラ
ー表示画面の色調をより忠実に再現したモノクロ階調表
示を実現できるようになる。
【０１３８】また、このような階調パターンを利用した
表示方式は、モノクロ階調表示のフラットパネルディス
プレイ４０だけでなく、カラー表示のフラットパネルデ
ィスプレイを多色表示モードで制御する場合にも適用す
ることができる。カラー表示の多色表示モードでは、１
画素はＲ，Ｇ，Ｂそれぞれについて４ドットから構成さ
れる。
表示方式は、モノクロ階調表示のフラットパネルディス
プレイ４０だけでなく、カラー表示のフラットパネルデ
ィスプレイを多色表示モードで制御する場合にも適用す
ることができる。カラー表示の多色表示モードでは、１
画素はＲ，Ｇ，Ｂそれぞれについて４ドットから構成さ
れる。
【０１３９】階調パターンを利用したカラー表示制御
は、図８に示した第２実施例におけるフラットパレット
制御回路２１Ａを内に、図１５のように構成されたフラ
ットパネル用カラービデオデータ出力回路７００を設け
ることによって実現できる。
は、図８に示した第２実施例におけるフラットパレット
制御回路２１Ａを内に、図１５のように構成されたフラ
ットパネル用カラービデオデータ出力回路７００を設け
ることによって実現できる。
【０１４０】図１５に示されているように、フラットパ
ネル用カラービデオデータ出力回路７００は、Ｒデータ
出力回路７０１、Ｇデータ出力回路７０２、Ｂデータ出
力回路７０３から構成されている。Ｒデータ出力回路７
０１は、カラーテーブル３０−１から読み出される６ビ
ットのＲデータを受信し、前述の４種類の階調パターン
を利用してそのＲデータから４ビットのＲビデオデータ
Ｒ−ＦＶＤを生成する。同様に、Ｇデータ出力回路７０
２は、カラーテーブル３０−１から読み出される６ビッ
トのＧデータを受信し、前述の４種類の階調パターンを
利用してそのＧデータから４ビットのＧビデオデータＧ
−ＦＶＤを生成し、Ｂデータ出力回路７０３は、カラー
テーブル３０−１から読み出される６ビットのＢデータ
を受信し、前述の４種類の階調パターンを利用してその
Ｂデータから４ビットのＢビデオデータＢ−ＦＶＤを生
成する。
ネル用カラービデオデータ出力回路７００は、Ｒデータ
出力回路７０１、Ｇデータ出力回路７０２、Ｂデータ出
力回路７０３から構成されている。Ｒデータ出力回路７
０１は、カラーテーブル３０−１から読み出される６ビ
ットのＲデータを受信し、前述の４種類の階調パターン
を利用してそのＲデータから４ビットのＲビデオデータ
Ｒ−ＦＶＤを生成する。同様に、Ｇデータ出力回路７０
２は、カラーテーブル３０−１から読み出される６ビッ
トのＧデータを受信し、前述の４種類の階調パターンを
利用してそのＧデータから４ビットのＧビデオデータＧ
−ＦＶＤを生成し、Ｂデータ出力回路７０３は、カラー
テーブル３０−１から読み出される６ビットのＢデータ
を受信し、前述の４種類の階調パターンを利用してその
Ｂデータから４ビットのＢビデオデータＢ−ＦＶＤを生
成する。
【０１４１】ＲビデオデータＲ−ＦＶＤ、Ｇビデオデー
タＧ−ＦＶＤ、ＢビデオデータＧ−ＦＶＤは、例えばス
ーパーツイステッドネマティック（ＳＴＮ）方式等のカ
ラー液晶ディスプレイ４０Ａに供給される。
タＧ−ＦＶＤ、ＢビデオデータＧ−ＦＶＤは、例えばス
ーパーツイステッドネマティック（ＳＴＮ）方式等のカ
ラー液晶ディスプレイ４０Ａに供給される。
【０１４２】Ｒデータ出力回路７０１、Ｇデータ出力回
路７０２、およびＢデータ出力回路７０３はどれも同じ
構成であるので、ここでは、Ｒデータ出力回路７０１を
例に取ってその具体的回路構成を説明する。
路７０２、およびＢデータ出力回路７０３はどれも同じ
構成であるので、ここでは、Ｒデータ出力回路７０１を
例に取ってその具体的回路構成を説明する。
【０１４３】図１６に示されているように、Ｒデータ出
力回路７０１は、図１１に示した６４階調エミュレーシ
ョン回路５００と同様の回路構成を有している。すなわ
ち、Ｒデータ出力回路７０１は、デジタル加算器８０
１、マルチプレクサ８０２、および選択信号発生回路８
０３を備えている。
力回路７０１は、図１１に示した６４階調エミュレーシ
ョン回路５００と同様の回路構成を有している。すなわ
ち、Ｒデータ出力回路７０１は、デジタル加算器８０
１、マルチプレクサ８０２、および選択信号発生回路８
０３を備えている。
【０１４４】デジタル加算器８０１は、ＲＡＭＤＡＣ３
０のカラーテーブル３０−１から出力される１画素当た
り６ビットから構成されるデジタルＲデータ（ＲＤ５−
０）の上位４ビットからなる基本値データ（ＲＤｓ；Ｄ
５−２）が入力される第１入力と、値“０００１”の４
ビットの加算データが入力される第２入力を有してい
る。デジタル加算器８０１は、基本値データ（ＲＤｓ；
Ｄ５−２）に対して加算データ“０００１”を加算し、
その加算結果を次値データ（ＲＤ＋）としてマルチプレ
クサ８０２の第１入力に供給する。マルチプレクサ８０
２の第２入力には、基本値データ（ＲＤｓ；Ｄ５−２）
が入力される。
０のカラーテーブル３０−１から出力される１画素当た
り６ビットから構成されるデジタルＲデータ（ＲＤ５−
０）の上位４ビットからなる基本値データ（ＲＤｓ；Ｄ
５−２）が入力される第１入力と、値“０００１”の４
ビットの加算データが入力される第２入力を有してい
る。デジタル加算器８０１は、基本値データ（ＲＤｓ；
Ｄ５−２）に対して加算データ“０００１”を加算し、
その加算結果を次値データ（ＲＤ＋）としてマルチプレ
クサ８０２の第１入力に供給する。マルチプレクサ８０
２の第２入力には、基本値データ（ＲＤｓ；Ｄ５−２）
が入力される。
【０１４５】マルチプレクサ８０２は、次値データ（Ｒ
Ｄ＋）と基本値データ（ＲＤｓ；Ｄ５−２）の一方を選
択し、それをＲビデオデータＲ−ＦＶＤとしてＳＴＮカ
ラー液晶ディスプレイ４０Ａに出力する。このマルチプ
レクサ８０２の選択動作は、選択信号発生回路８０３か
らの選択信号ＳＥＬＥＣＴによって制御される。すなわ
ち、マルチプレクサ８０２は、“０”レベルの選択信号
ＳＥＬＥＣＴを受信した時は基本値データ（ＲＤｓ；Ｄ
５−２）を選択し、“１”レベルの選択信号ＳＥＬＥＣ
Ｔを受信した時は次値データ（ＲＤ＋）を選択する。こ
のようなマルチプレクサ８０２の選択動作によって、Ｒ
ビデオデータＲ−ＦＶＤの値は、各画素内においてＲに
対応する４ドットそれぞれについて基本値データ（ＲＤ
ｓ）と次値データ（ＲＤ＋）の２つの階調レベルを選択
的にとり得る。
Ｄ＋）と基本値データ（ＲＤｓ；Ｄ５−２）の一方を選
択し、それをＲビデオデータＲ−ＦＶＤとしてＳＴＮカ
ラー液晶ディスプレイ４０Ａに出力する。このマルチプ
レクサ８０２の選択動作は、選択信号発生回路８０３か
らの選択信号ＳＥＬＥＣＴによって制御される。すなわ
ち、マルチプレクサ８０２は、“０”レベルの選択信号
ＳＥＬＥＣＴを受信した時は基本値データ（ＲＤｓ；Ｄ
５−２）を選択し、“１”レベルの選択信号ＳＥＬＥＣ
Ｔを受信した時は次値データ（ＲＤ＋）を選択する。こ
のようなマルチプレクサ８０２の選択動作によって、Ｒ
ビデオデータＲ−ＦＶＤの値は、各画素内においてＲに
対応する４ドットそれぞれについて基本値データ（ＲＤ
ｓ）と次値データ（ＲＤ＋）の２つの階調レベルを選択
的にとり得る。
【０１４６】選択信号発生回路８０３は、デジタルＲデ
ータ（ＲＤ５−０）の下位２ビット（ＲＤ１−０）の値
に応じて、４（４＝２２）種類の階調パターンの１つを
選択し、その選択した階調パターンと水平および垂直カ
ウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ
“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）に従って
“０”または“１”の選択信号ＳＥＬＥＣＴを発生す
る。この選択信号発生回路８０３の詳細な動作及び具体
的回路構成は、前述した選択信号発生回路５０３と同じ
ある。
ータ（ＲＤ５−０）の下位２ビット（ＲＤ１−０）の値
に応じて、４（４＝２２）種類の階調パターンの１つを
選択し、その選択した階調パターンと水平および垂直カ
ウンタの零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ
“０”、Ｖ−ＣＯＵＮＴ ｂｉｔ“０”）に従って
“０”または“１”の選択信号ＳＥＬＥＣＴを発生す
る。この選択信号発生回路８０３の詳細な動作及び具体
的回路構成は、前述した選択信号発生回路５０３と同じ
ある。
【０１４７】階調パターンは、１画素内の各Ｒ，Ｇ，Ｂ
を構成する２×２ドットの４ドットそれぞに対して基本
値データ（ＤＳ）と次値データ（Ｄ＋）のどちらの階調
データを選択するかを示すものである。これら４種類の
階調パターンはＲ，Ｇ，Ｂそれぞれについて設けられる
ものであり、その一例を図１７に示す。
を構成する２×２ドットの４ドットそれぞに対して基本
値データ（ＤＳ）と次値データ（Ｄ＋）のどちらの階調
データを選択するかを示すものである。これら４種類の
階調パターンはＲ，Ｇ，Ｂそれぞれについて設けられる
ものであり、その一例を図１７に示す。
【０１４８】図１７においては、Ｒ，Ｇ，Ｂそれぞれに
ついて同一の４種類の階調パターンＰ１〜Ｐ４が利用さ
れる場合が示されている。階調パターンＰ１〜Ｐ４は、
それぞれ２×２ドットのドットパターンから構成されて
おり、各ドット毎に基本値データ（Ｄｓ）と次値データ
（Ｄ＋）のどちらを選択するかを示している。次値デー
タ（Ｄ＋）を選択するドットが含まれる割合は、階調パ
ターンＰ１〜Ｐ４毎にそれぞれ異なっており、これによ
って階調パターンＰ１〜Ｐ４はそれぞれ異なる階調レベ
ルを示す。
ついて同一の４種類の階調パターンＰ１〜Ｐ４が利用さ
れる場合が示されている。階調パターンＰ１〜Ｐ４は、
それぞれ２×２ドットのドットパターンから構成されて
おり、各ドット毎に基本値データ（Ｄｓ）と次値データ
（Ｄ＋）のどちらを選択するかを示している。次値デー
タ（Ｄ＋）を選択するドットが含まれる割合は、階調パ
ターンＰ１〜Ｐ４毎にそれぞれ異なっており、これによ
って階調パターンＰ１〜Ｐ４はそれぞれ異なる階調レベ
ルを示す。
【０１４９】階調パターンＰ１は、Ｄ１＝０，Ｄ０＝０
に対応するものであり、図示のように２×２の４ドット
すべてについて基本値データ（Ｄｓ）の選択を指定す
る。階調パターンＰ２は、Ｄ１＝０，Ｄ０＝１に対応す
るものであり、図示のように２×２のドットパターンに
おける右下の１ドットについてのみ次値データ（Ｄ＋）
の選択を指定し、残りの３ドットについては基本値デー
タ（Ｄｓ）の選択を指定する。階調パターンＰ３は、Ｄ
１＝１，Ｄ０＝０に対応するものであり、図示のように
２×２のドットパターンにおける左上の１ドットと右下
の１ドットについて次値データ（Ｄ＋）の選択を指定
し、残りの２ドットについては基本値データ（Ｄｓ）の
選択を指定する。階調パターンＰ４は、Ｄ１＝１，Ｄ０
＝１に対応するものであり、図示のように２×２のドッ
トパターンにおける右下の１ドットについてのみ基本値
データ（Ｄｓ）の選択を指定し、残りの３ドットについ
ては次値データ（Ｄ＋）の選択を指定する。このため、
階調パターンＰ１が最も階調レベルが低く、階調パター
ンＰ２、Ｐ３、Ｐ４の順で階調レベルが高くなる。
に対応するものであり、図示のように２×２の４ドット
すべてについて基本値データ（Ｄｓ）の選択を指定す
る。階調パターンＰ２は、Ｄ１＝０，Ｄ０＝１に対応す
るものであり、図示のように２×２のドットパターンに
おける右下の１ドットについてのみ次値データ（Ｄ＋）
の選択を指定し、残りの３ドットについては基本値デー
タ（Ｄｓ）の選択を指定する。階調パターンＰ３は、Ｄ
１＝１，Ｄ０＝０に対応するものであり、図示のように
２×２のドットパターンにおける左上の１ドットと右下
の１ドットについて次値データ（Ｄ＋）の選択を指定
し、残りの２ドットについては基本値データ（Ｄｓ）の
選択を指定する。階調パターンＰ４は、Ｄ１＝１，Ｄ０
＝１に対応するものであり、図示のように２×２のドッ
トパターンにおける右下の１ドットについてのみ基本値
データ（Ｄｓ）の選択を指定し、残りの３ドットについ
ては次値データ（Ｄ＋）の選択を指定する。このため、
階調パターンＰ１が最も階調レベルが低く、階調パター
ンＰ２、Ｐ３、Ｐ４の順で階調レベルが高くなる。
【０１５０】図１８には、１画素がＲ，Ｇ，Ｂそれぞれ
について２×２ドットで構成される多色表示モードにお
けるＳＴＮカラー液晶ディスプレイ４０Ａの表示画面の
一例が示されている。
について２×２ドットで構成される多色表示モードにお
けるＳＴＮカラー液晶ディスプレイ４０Ａの表示画面の
一例が示されている。
【０１５１】カラー表示の場合には、Ｒ，Ｇ，Ｂの３色
が１組で表示画面上の１ドットを構成する。このため、
カラー表示の場合の多色表示モードにおいては、１画素
がＲ，Ｇ，Ｂそれぞれについて２×２ドットで構成され
るように、第１画素のＲ，Ｇ，Ｂは、図示のように、第
１および第２の双方の走査ラインにおける第１ドット目
および第２ドット目にそれぞれ表示される。
が１組で表示画面上の１ドットを構成する。このため、
カラー表示の場合の多色表示モードにおいては、１画素
がＲ，Ｇ，Ｂそれぞれについて２×２ドットで構成され
るように、第１画素のＲ，Ｇ，Ｂは、図示のように、第
１および第２の双方の走査ラインにおける第１ドット目
および第２ドット目にそれぞれ表示される。
【０１５２】以下、この図１８の表示画面を参照して、
図１５のカラービデオデータ出力回路７００の動作を説
明する。
図１５のカラービデオデータ出力回路７００の動作を説
明する。
【０１５３】ここでは、第１画素内のデジタルＲデータ
の下位２ビットデータＲＤ１，ＲＤ０が“０，１”、デ
ジタルＧデータの下位２ビットデータＧＤ１，ＧＤ０が
“１，０”、デジタルＢデータの下位２ビットデータＢ
Ｄ１，ＢＤ０が“１，１”の場合を想定する。
の下位２ビットデータＲＤ１，ＲＤ０が“０，１”、デ
ジタルＧデータの下位２ビットデータＧＤ１，ＧＤ０が
“１，０”、デジタルＢデータの下位２ビットデータＢ
Ｄ１，ＢＤ０が“１，１”の場合を想定する。
【０１５４】デジタルＲデータの下位２ビットデータＲ
Ｄ１，ＲＤ０が“０，１”の時、図１５の選択信号発生
回路８０３は図１６の階調パターンＰ２を選択する。階
調パターンＰ２は、２×２ドットの４ドットの内の右下
のドット位置についてのみ次値データ（ＲＤ＋）の選択
を指定し、左上、右上、左下の他の３ドットについては
基本値データ（ＲＤｓ）の選択を指定する。このため、
選択信号発生回路８０３は、水平および垂直カウンタの
零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−
ＣＯＵＮＴ ｂｉｔ“０”）が左上のドット位置を示す
“０，０”、右上のドット位置を示す“０，１”，左下
のドット位置を示す“１．０”の時はどれも値“０”の
選択信号ＳＥＬＥＣＴを発生し、そして右下のドット位
置を示す“１，１”の時には値“１”の選択信号ＳＥＬ
ＥＣＴを発生する。この結果、マルチプレクサ８０２
は、デジタルＲデータ（ＲＤ５−０）の上位４ビットか
らなる基本値データ（ＲＤｓ）を、Ｒが表示される４ド
ットの内の左上、右上、左下の３ドットそれぞれに対す
るＲビデオデータＲ−ＦＶＤとして選択し、またデジタ
ルＲデータ（ＲＤ５−０）に対応する次値データ（ＲＤ
ｓ＋）を、Ｒが表示される４ドットの内の右下のドット
に対するＲビデオデータＲ−ＦＶＤとして選択する。し
たがって、Ｒを構成する表示画面上の４ドットの階調レ
ベルは、右下のドットについては次値データ（ＲＤｓ
＋）となり、左上、右上、左下の他の３ドットについて
は基本値データ（ＲＤｓ）となる。
Ｄ１，ＲＤ０が“０，１”の時、図１５の選択信号発生
回路８０３は図１６の階調パターンＰ２を選択する。階
調パターンＰ２は、２×２ドットの４ドットの内の右下
のドット位置についてのみ次値データ（ＲＤ＋）の選択
を指定し、左上、右上、左下の他の３ドットについては
基本値データ（ＲＤｓ）の選択を指定する。このため、
選択信号発生回路８０３は、水平および垂直カウンタの
零ビット目の値（Ｈ−ＣＯＵＮＴ ｂｉｔ“０”、Ｖ−
ＣＯＵＮＴ ｂｉｔ“０”）が左上のドット位置を示す
“０，０”、右上のドット位置を示す“０，１”，左下
のドット位置を示す“１．０”の時はどれも値“０”の
選択信号ＳＥＬＥＣＴを発生し、そして右下のドット位
置を示す“１，１”の時には値“１”の選択信号ＳＥＬ
ＥＣＴを発生する。この結果、マルチプレクサ８０２
は、デジタルＲデータ（ＲＤ５−０）の上位４ビットか
らなる基本値データ（ＲＤｓ）を、Ｒが表示される４ド
ットの内の左上、右上、左下の３ドットそれぞれに対す
るＲビデオデータＲ−ＦＶＤとして選択し、またデジタ
ルＲデータ（ＲＤ５−０）に対応する次値データ（ＲＤ
ｓ＋）を、Ｒが表示される４ドットの内の右下のドット
に対するＲビデオデータＲ−ＦＶＤとして選択する。し
たがって、Ｒを構成する表示画面上の４ドットの階調レ
ベルは、右下のドットについては次値データ（ＲＤｓ
＋）となり、左上、右上、左下の他の３ドットについて
は基本値データ（ＲＤｓ）となる。
【０１５５】これと同様の動作が、図１５のＧデータ出
力回路７０２、Ｂデータ出力回路７０３でもそれぞれ実
行される。この結果、Ｇデータ出力回路７０２では階調
パターンＰ３を利用した基本値データ（ＧＤｓ）と次値
データ（ＧＤｓ＋）の選択動作が実行され、Ｇを構成す
る表示画面上の４ドットの階調レベルは、左上、右下の
ドットについては次値データ（ＧＤｓ＋）となり、右
上、左下のドットについては基本値データ（ＧＤｓ）と
なる。また、Ｂデータ出力回路７０３では階調パターン
Ｐ４を利用した基本値データ（ＢＤｓ）と次値データ
（ＢＤｓ＋）の選択動作が実行され、Ｂを構成する表示
画面上の４ドットの階調レベルは、右下のドットについ
ては基本値データ（ＢＤｓ）となり、左上、右上、左下
の３ドットについては次値データ（ＢＤｓ）となる。
力回路７０２、Ｂデータ出力回路７０３でもそれぞれ実
行される。この結果、Ｇデータ出力回路７０２では階調
パターンＰ３を利用した基本値データ（ＧＤｓ）と次値
データ（ＧＤｓ＋）の選択動作が実行され、Ｇを構成す
る表示画面上の４ドットの階調レベルは、左上、右下の
ドットについては次値データ（ＧＤｓ＋）となり、右
上、左下のドットについては基本値データ（ＧＤｓ）と
なる。また、Ｂデータ出力回路７０３では階調パターン
Ｐ４を利用した基本値データ（ＢＤｓ）と次値データ
（ＢＤｓ＋）の選択動作が実行され、Ｂを構成する表示
画面上の４ドットの階調レベルは、右下のドットについ
ては基本値データ（ＢＤｓ）となり、左上、右上、左下
の３ドットについては次値データ（ＢＤｓ）となる。
【０１５６】以上のように、カラー表示の多色表示モー
ドに於いても、Ｒ，Ｇ，Ｂそれぞれ４ビットからなるカ
ラービデオデータに４種類の階調パターンを組み合わせ
ることにによって、Ｒ，Ｇ，Ｂの各々について４ビット
で表現できる１６階調から６４（６４＝１６×４）階調
への階調エミュレーションが行える。このため、多色表
示モードにおいては、疑似的に６４３色のカラー表示を
カラー液晶ディスプレイ４０Ａ上に実現することができ
る。
ドに於いても、Ｒ，Ｇ，Ｂそれぞれ４ビットからなるカ
ラービデオデータに４種類の階調パターンを組み合わせ
ることにによって、Ｒ，Ｇ，Ｂの各々について４ビット
で表現できる１６階調から６４（６４＝１６×４）階調
への階調エミュレーションが行える。このため、多色表
示モードにおいては、疑似的に６４３色のカラー表示を
カラー液晶ディスプレイ４０Ａ上に実現することができ
る。
【０１５７】尚、ここでは多色表示モードとして、モノ
クロ階調表示の場合は１画素が２×２ドットのドットパ
ターン、カラー表示の場合も１画素がＲ，Ｇ，Ｂそれぞ
れについて２×２ドットのドットパターンで構成させる
場合を説明したが、２×２ドットに限らず、例えば１×
２ドット等の他の任意のドットパターンで１画素または
１画素内の各Ｒ，Ｇ，Ｂが構成される多色表示モードに
ついても適用できる。この場合には、その多色表示モー
ドのドットパターンと同じサイズの階調パターンを利用
すれば良い。
クロ階調表示の場合は１画素が２×２ドットのドットパ
ターン、カラー表示の場合も１画素がＲ，Ｇ，Ｂそれぞ
れについて２×２ドットのドットパターンで構成させる
場合を説明したが、２×２ドットに限らず、例えば１×
２ドット等の他の任意のドットパターンで１画素または
１画素内の各Ｒ，Ｇ，Ｂが構成される多色表示モードに
ついても適用できる。この場合には、その多色表示モー
ドのドットパターンと同じサイズの階調パターンを利用
すれば良い。
【０１５８】また、図１５のフラットパネル用カラービ
デオデータ出力回路７００の各出力回路７０１〜７０３
は、どれも図１１の６４階調エミュレーション回路５０
０と同一構成であるので、カラービデオデータ出力回路
７００を備えていれば、その内の１つの出力回路例えば
Ｒデータ出力回路７０１をモノクロ階調データの６４階
調エミュレーション用として兼用することもできる。
デオデータ出力回路７００の各出力回路７０１〜７０３
は、どれも図１１の６４階調エミュレーション回路５０
０と同一構成であるので、カラービデオデータ出力回路
７００を備えていれば、その内の１つの出力回路例えば
Ｒデータ出力回路７０１をモノクロ階調データの６４階
調エミュレーション用として兼用することもできる。
【０１５９】
【発明の効果】以上のように、この発明によれば、ＣＲ
Ｔディスプレイのカラー表示画面の色調を忠実に再現し
たモノクロ階調表示またはカラー表示をフラットパネル
ディスプレイ上で実現することができ、またモノクロ階
調表示においてはＣＲＴディスプレイ用のカラーデータ
とは関係のない任意のモノクロ階調表示や、フラットパ
ネルディスプレイを表示制御するための回路構成の簡単
化を実現できる。
Ｔディスプレイのカラー表示画面の色調を忠実に再現し
たモノクロ階調表示またはカラー表示をフラットパネル
ディスプレイ上で実現することができ、またモノクロ階
調表示においてはＣＲＴディスプレイ用のカラーデータ
とは関係のない任意のモノクロ階調表示や、フラットパ
ネルディスプレイを表示制御するための回路構成の簡単
化を実現できる。
【図１】この発明の第１実施例に係わる表示制御システ
ムの全体の構成を示すブロック図。
ムの全体の構成を示すブロック図。
【図２】同第１実施例に設けられているフラットパレッ
ト制御回路の構成を示すブロック図。
ト制御回路の構成を示すブロック図。
【図３】図２のフラットパレット制御回路に設けられて
いる階調データ変換回路の回路構成を示すブロック図。
いる階調データ変換回路の回路構成を示すブロック図。
【図４】図２の階調データ変換回路に設けられている輝
度換算回路の具体的構成の一例を示す回路図。
度換算回路の具体的構成の一例を示す回路図。
【図５】図１の表示制御システムにおけるデータの流れ
を説明するためのブロック図。
を説明するためのブロック図。
【図６】図１の表示制御システムの動作を説明するフロ
ーチャート。
ーチャート。
【図７】この発明の第２実施例に係わる表示制御システ
ムの全体の構成を示すブロック図。
ムの全体の構成を示すブロック図。
【図８】図７の表示制御システムに設けられているフラ
ットパレット制御回路の構成を示すブロック図。
ットパレット制御回路の構成を示すブロック図。
【図９】図８のフラットパレット制御回路に設けられて
いる階調データ変換回路の回路構成の一例を示すブロッ
ク図。
いる階調データ変換回路の回路構成の一例を示すブロッ
ク図。
【図１０】図７の表示制御システムにおけるデータの流
れを説明するためのブロック図。
れを説明するためのブロック図。
【図１１】図８のフラットパレット制御回路に設けられ
ている階調データ変換回路の変形例を示すブロック図。
ている階調データ変換回路の変形例を示すブロック図。
【図１２】図１１の階調データ変換回路で使用される階
調パターンの一例を示す図。
調パターンの一例を示す図。
【図１３】図１１の階調データ変換回路によって生成さ
れた階調データが表示されるフラットパネルディスプレ
イのモノクロ階調表示画面の一例を示す図。
れた階調データが表示されるフラットパネルディスプレ
イのモノクロ階調表示画面の一例を示す図。
【図１４】図１１の階調データ変換回路に設けられてい
る選択信号発生回路の具体的回路構成の一例を示す図。
る選択信号発生回路の具体的回路構成の一例を示す図。
【図１５】図１１の階調データ変換回路内に設けられる
カラービデオ出力回路の構成を示すブロック図。
カラービデオ出力回路の構成を示すブロック図。
【図１６】図１５のカラービデオ出力回路の具体的回路
構成の一例を示す回路図。
構成の一例を示す回路図。
【図１７】図１５のカラービデオ出力回路で使用される
階調パターンの一例を示す図。
階調パターンの一例を示す図。
【図１８】図１１の階調データ変換回路によって生成さ
れた階調データが表示されるフラットパネルディスプレ
イのカラー表示画面の一例を示す図。
れた階調データが表示されるフラットパネルディスプレ
イのカラー表示画面の一例を示す図。
１…ＣＰＵ、４…表示制御システム、１０…ディスプレ
イコントローラ、２５…画像メモリ、３０…ＲＡＭＤＡ
Ｃ、４０…フラットパネルディスプレイ、５０…カラー
ＣＲＴディスプレイ、２１，２１Ａ…フラットパレット
制御回路、２１４，２１４Ａ，２１４Ｂ…階調データ変
換回路、３０２，３０２Ａ，３０２Ｂ…輝度換算回路、
３０５…フラットパレットテーブル、５００…６４階調
エミュレーション回路、７００…カラービデオデータ出
力回路。
イコントローラ、２５…画像メモリ、３０…ＲＡＭＤＡ
Ｃ、４０…フラットパネルディスプレイ、５０…カラー
ＣＲＴディスプレイ、２１，２１Ａ…フラットパレット
制御回路、２１４，２１４Ａ，２１４Ｂ…階調データ変
換回路、３０２，３０２Ａ，３０２Ｂ…輝度換算回路、
３０５…フラットパレットテーブル、５００…６４階調
エミュレーション回路、７００…カラービデオデータ出
力回路。
Claims (5)
- 【請求項１】 カラーＣＲＴディスプレイとフラットパ
ネルディスプレイの表示制御を行なう表示制御装置にお
いて、 カラーＣＲＴディスプレイに表示するためのＲ，Ｇ，Ｂ
のカラーデータをそれぞれ保持する複数のレジスタを有
し、それら複数のカラーレジスタの１つが色情報をもつ
表示データによって選択されるカラーテーブルと、 前記選択されたカラーテーブルのレジスタに保持されて
いるＲ，Ｇ，Ｂのカラーデータをアナログカラービデオ
信号に変換して前記カラーＣＲＴディスプレイに供給す
る手段と、 フラットパネルディスプレイに表示するための階調デー
タをそれぞれ保持する複数のレジスタを有し、それら複
数のレジスタの１つが前記色情報をもつ表示データによ
って選択されるフラットパレットテーブルと、 前記選択されたフラットパレットテーブルのレジスタに
保持されている階調データを前記フラットパネルディス
プレイに供給する手段と、 前記カラーテーブルの各カラーレジスタに書き込まれる
前記カラーデータのＲ，Ｇ，Ｂそれぞれの値に従って、
そのカラーデータの色をその色に対応した輝度に換算す
る輝度換算手段と、 この輝度換算手段によって換算された輝度値を前記フラ
ットパレットテーブルの各レジスタに書き込むべき階調
データに変換する変換テーブル手段とを具備することを
特徴とする表示制御装置。 - 【請求項２】 前記カラーテーブルに書き込まれるカラ
ーデータに基づいて生成された階調データを前記フラッ
トパレットテーブルに書き込む連動モードと前記フラッ
トパレットテーブルに任意の値の階調データを書き込む
非連動モードのいずれか一方のモードを指定するモード
指定手段と、 このモード指定手段によって指定されたモードに応じ
て、前記表示制御装置が設けられているポータブルコン
ピュータのＣＰＵから出力される階調データと前記変換
テーブル手段から出力される階調データの一方を選択し
て前記フラットパレットテーブルに書き込むデータ選択
手段とをさらに具備することを特徴とする請求項１記載
の表示制御装置。 - 【請求項３】 カラーＣＲＴディスプレイとフラットパ
ネルディスプレイの表示制御を行なう表示制御装置にお
いて、 カラーＣＲＴディスプレイに表示するためのＲ，Ｇ，Ｂ
のカラーデータをそれぞれ保持する複数のレジスタを有
し、それら複数のカラーレジスタの１つが色情報をもつ
表示データによって選択されるカラーテーブルと、 前記選択されたカラーテーブルのレジスタから読み出さ
れるＲ，Ｇ，Ｂのカラーデータをアナログカラービデオ
信号に変換して前記カラーＣＲＴディスプレイに供給す
る手段と、 前記選択されたカラーテーブルのレジスタから読み出さ
れるカラーデータのＲ，Ｇ，Ｂそれぞれの値に従って、
そのカラーデータの色をその色に対応した輝度に換算す
る輝度換算手段と、 この輝度換算手段によって換算された輝度値をもつ階調
データを前記フラットパネルディスプレイに供給する手
段とを具備することを特徴とする表示制御装置。 - 【請求項４】 １画素が画面上の複数ドットから構成さ
れる多色表示モードを有し、カラーＣＲＴディスプレイ
と２ｍ階調のモノクロフラットパネルディスプレイの表
示制御を行なう表示制御装置において、 カラーＣＲＴディスプレイに表示するための１画素分の
カラーデータをそれぞれ保持する複数のカラーレジスタ
を有し、それら複数のカラーレジスタの１つが色情報を
もつ表示データによって選択されるカラーテーブルと、 前記選択されたカラーテーブルのレジスタに保持されて
いるＲ，Ｇ，Ｂのカラーデータをアナログカラービデオ
信号に変換して前記カラーＣＲＴディスプレイに供給す
る手段と、 前記選択されたカラーテーブルのレジスタに保持されて
いるカラーデータのＲ，Ｇ，Ｂそれぞれの値に従ってそ
のカラーデータの色をその色に対応したｎ（ｎ＞ｍ）ビ
ットの輝度に換算する輝度換算手段と、 この輝度換算手段によって換算されたｎ（ｎ＞ｍ）ビッ
トの輝度値の上位ｍビットで表される第１階調データに
所定値を加算することによって前記第１階調データより
も階調レベルの高いｍビットの第２階調データを生成す
る手段と、 前記多色表示モードにおける前記１画素を構成する複数
ドットそれぞれについて前記第１または第２のどちらの
階調データを選択するかを示す選択信号に応じて、前記
第１および第２の階調データの一方を選択し、その選択
した階調データを前記フラットパネルディスプレイに供
給する選択手段と、 前記第１の階調データの下位（ｎ−ｍ）ビットの値に応
じて、前記複数ドットに対する前記第１または第２の階
調データの割り当てをそれぞれ示す２（ｎ−ｍ ）個の異
なる階調パターンを選択的に発生し、その発生した階調
パターンにしたがって前記選択信号の発生を制御する選
択信号発生手段とを具備することを特徴とする表示制御
装置。 - 【請求項５】 １画素がＲ，Ｇ，Ｂそれぞれについて複
数ドットから構成される多色表示モードを有し、カラー
ＣＲＴディスプレイとＲ，Ｇ，Ｂ毎に２ｍ階調のカラー
フラットパネルディスプレイの表示制御を行なう表示制
御装置において、 カラーＣＲＴディスプレイに表示するための１画素分の
カラーデータをそれぞれ保持する複数のカラーレジスタ
を有し、それら複数のカラーレジスタの１つが色情報を
もつ表示データによって選択されるカラーテーブルと、 前記選択されたカラーテーブルのレジスタに保持されて
いる各々ｎ（ｎ＞ｍ）ビットからなるＲ，Ｇ，Ｂのカラ
ーデータをアナログカラービデオ信号に変換して前記カ
ラーＣＲＴディスプレイに供給する手段と、 前記選択されたカラーテーブルのレジスタに保持されて
いる各々ｎ（ｎ＞ｍ）ビットからなるＲ，Ｇ，Ｂのカラ
ーデータをそれぞれ受信し、受信したカラーデータに基
づいて前記カラーフラットパネルディスプレイに出力す
るためのＲ，Ｇ，Ｂのカラービデオデータをそれぞれ生
成する第１乃至第３のビデオデータ生成手段とを具備
し、 前記第１乃至第３の各ビデオデータ生成手段は、 前記選択されたカラーテーブルのレジスタに保持されて
いる対応する色のｎ（ｎ＞ｍ）ビットからなるカラーデ
ータの上位ｍビットで表される第１カラーデータに所定
値を加算することによって前記第１カラーデータよりも
階調レベルの高いｍビットの第２カラーデータを生成す
る手段と、 前記多色表示モードにおける前記１画素を構成する複数
ドットそれぞれについて前記第１または第２のどちらの
カラーデータを選択するかを示す選択信号に応じて前記
第１および第２のカラーデータの一方を選択し、その選
択したカラーデータを前記フラットパネルディスプレイ
に供給する選択手段と、 前記ｎ（ｎ＞ｍ）ビットからなるカラーデータの下位
（ｎ−ｍ）ビットの値に応じて、前記複数ドットに対す
る前記第１または第２のカラーデータの割り当てをそれ
ぞれ示す２（ｎ−ｍ）個の異なる階調パターンを選択的
に発生し、その発生した階調パターンにしたがって前記
選択信号の発生を制御する選択信号発生手段とを具備す
ることを特徴とする表示制御装置。
Priority Applications (3)
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| US08/237,711 US5491496A (en) | 1991-07-31 | 1994-05-02 | Display control device for use with flat-panel display and color CRT display |
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Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495287A (en) | 1992-02-26 | 1996-02-27 | Hitachi, Ltd. | Multiple-tone display system |
| US5574478A (en) * | 1992-04-27 | 1996-11-12 | Cirrus Logic, Inc. | VGA color system for personal computers |
| EP0665527B1 (en) * | 1994-01-28 | 1999-05-06 | Sun Microsystems, Inc. | Flat panel display interface for a high resolution computer graphics system |
| KR100295712B1 (ko) * | 1994-03-11 | 2001-11-14 | 미다라이 후지오 | 컴퓨터디스플레이시스템컨트롤러 |
| JPH0863135A (ja) * | 1994-08-26 | 1996-03-08 | Hitachi Ltd | 情報処理装置 |
| US5859649A (en) * | 1995-05-15 | 1999-01-12 | Motorola, Inc. | Data processing system having display controller with bursting direct memory access |
| JP3322809B2 (ja) | 1995-10-24 | 2002-09-09 | 富士通株式会社 | ディスプレイ駆動方法及び装置 |
| US20050152950A1 (en) * | 1995-11-13 | 2005-07-14 | Saffran Bruce N. | Method and apparatus for macromolecular delivery using a coated membrane |
| US5977933A (en) * | 1996-01-11 | 1999-11-02 | S3, Incorporated | Dual image computer display controller |
| US5764201A (en) * | 1996-01-16 | 1998-06-09 | Neomagic Corp. | Multiplexed yuv-movie pixel path for driving dual displays |
| US6542150B1 (en) * | 1996-06-28 | 2003-04-01 | Cirrus Logic, Inc. | Method and apparatus for asynchronous display of graphic images |
| US6025829A (en) * | 1996-10-28 | 2000-02-15 | Welch Allyn, Inc. | Image generator for video display |
| JPH10222121A (ja) * | 1997-02-03 | 1998-08-21 | Mitsubishi Electric Corp | 画像表示装置及び画像表示方法 |
| US6353435B2 (en) * | 1997-04-15 | 2002-03-05 | Hitachi, Ltd | Liquid crystal display control apparatus and liquid crystal display apparatus |
| KR200160668Y1 (ko) | 1997-12-16 | 1999-11-15 | 윤종용 | 평판 디스플레이 장치 및 이를 사용하는 디지탈 데이터 처리 장치 |
| KR100266429B1 (ko) * | 1997-12-24 | 2000-09-15 | 전주범 | 피디피텔레비전의 데이터처리장치 |
| US6219029B1 (en) * | 1998-04-03 | 2001-04-17 | Tektronix, Inc. | Emphasizing infrequent events in a digital oscilloscope having variable intensity rasterizer and variable intensity or color display |
| TW475140B (en) * | 1998-04-29 | 2002-02-01 | Samsung Electronics Co Ltd | Analog/digital display adapter and a computer system having the same |
| JP3853105B2 (ja) * | 1999-05-24 | 2006-12-06 | 富士写真フイルム株式会社 | カラーモニタのモノクロ画像表示方法およびこれに用いる画像表示装置 |
| US6424320B1 (en) * | 1999-06-15 | 2002-07-23 | Ati International Srl | Method and apparatus for rendering video |
| JP3724339B2 (ja) * | 2000-06-15 | 2005-12-07 | セイコーエプソン株式会社 | 画像表示装置及びこれに用いられる色信号調整装置 |
| US7088370B1 (en) | 2000-09-28 | 2006-08-08 | Rockwell Automation Technologies, Inc. | Raster engine with programmable matrix controlled grayscale dithering |
| JP4320117B2 (ja) * | 2000-11-22 | 2009-08-26 | 富士フイルム株式会社 | 画像表示方法および画像表示装置 |
| JP2003330447A (ja) * | 2002-05-15 | 2003-11-19 | Mitsubishi Electric Corp | 画像処理装置 |
| KR100526612B1 (ko) * | 2003-08-28 | 2005-11-08 | 삼성전자주식회사 | 디스플레이 디바이스, 디스플레이 시스템 및 저장매체 |
| US8687010B1 (en) | 2004-05-14 | 2014-04-01 | Nvidia Corporation | Arbitrary size texture palettes for use in graphics systems |
| US8736620B2 (en) * | 2004-05-14 | 2014-05-27 | Nvidia Corporation | Kill bit graphics processing system and method |
| US8711155B2 (en) * | 2004-05-14 | 2014-04-29 | Nvidia Corporation | Early kill removal graphics processing system and method |
| US7280112B1 (en) * | 2004-05-14 | 2007-10-09 | Nvidia Corporation | Arithmetic logic unit temporary registers |
| US8860722B2 (en) * | 2004-05-14 | 2014-10-14 | Nvidia Corporation | Early Z scoreboard tracking system and method |
| US8736628B1 (en) | 2004-05-14 | 2014-05-27 | Nvidia Corporation | Single thread graphics processing system and method |
| US8743142B1 (en) | 2004-05-14 | 2014-06-03 | Nvidia Corporation | Unified data fetch graphics processing system and method |
| US7710427B1 (en) | 2004-05-14 | 2010-05-04 | Nvidia Corporation | Arithmetic logic unit and method for processing data in a graphics pipeline |
| US20080007574A1 (en) * | 2006-07-05 | 2008-01-10 | Fujifilm Corporation | Image display method |
| US8537168B1 (en) | 2006-11-02 | 2013-09-17 | Nvidia Corporation | Method and system for deferred coverage mask generation in a raster stage |
| US8314803B2 (en) | 2007-08-15 | 2012-11-20 | Nvidia Corporation | Buffering deserialized pixel data in a graphics processor unit pipeline |
| US8599208B2 (en) * | 2007-08-15 | 2013-12-03 | Nvidia Corporation | Shared readable and writeable global values in a graphics processor unit pipeline |
| US20090046105A1 (en) * | 2007-08-15 | 2009-02-19 | Bergland Tyson J | Conditional execute bit in a graphics processor unit pipeline |
| US8521800B1 (en) | 2007-08-15 | 2013-08-27 | Nvidia Corporation | Interconnected arithmetic logic units |
| US8736624B1 (en) | 2007-08-15 | 2014-05-27 | Nvidia Corporation | Conditional execution flag in graphics applications |
| US8775777B2 (en) * | 2007-08-15 | 2014-07-08 | Nvidia Corporation | Techniques for sourcing immediate values from a VLIW |
| US9183607B1 (en) | 2007-08-15 | 2015-11-10 | Nvidia Corporation | Scoreboard cache coherence in a graphics pipeline |
| US20110166968A1 (en) * | 2010-01-06 | 2011-07-07 | Richard Yin-Ching Houng | System and method for activating display device feature |
| JP4929395B1 (ja) * | 2010-12-20 | 2012-05-09 | 株式会社東芝 | 画像表示装置 |
| US9411595B2 (en) | 2012-05-31 | 2016-08-09 | Nvidia Corporation | Multi-threaded transactional memory coherence |
| US9824009B2 (en) | 2012-12-21 | 2017-11-21 | Nvidia Corporation | Information coherency maintenance systems and methods |
| US10102142B2 (en) | 2012-12-26 | 2018-10-16 | Nvidia Corporation | Virtual address based memory reordering |
| US9317251B2 (en) | 2012-12-31 | 2016-04-19 | Nvidia Corporation | Efficient correction of normalizer shift amount errors in fused multiply add operations |
| US9569385B2 (en) | 2013-09-09 | 2017-02-14 | Nvidia Corporation | Memory transaction ordering |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202795A (ja) * | 1987-02-19 | 1988-08-22 | 松下電器産業株式会社 | 画像表示装置 |
| JPH01105293A (ja) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | 表示制御装置 |
| JPH0285974A (ja) * | 1988-09-22 | 1990-03-27 | Nippon I B M Kk | 表示システム |
| JPH0296198A (ja) * | 1988-10-03 | 1990-04-06 | Hitachi Ltd | 表示制御装置 |
| JPH03168797A (ja) * | 1989-11-29 | 1991-07-22 | Yamaha Corp | 階調変換回路 |
Family Cites Families (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3928845A (en) * | 1974-12-11 | 1975-12-23 | Rca Corp | Character generator system selectively providing different dot-matrix size symbols |
| US4121283A (en) * | 1977-01-17 | 1978-10-17 | Cromemco Inc. | Interface device for encoding a digital image for a CRT display |
| US4430649A (en) * | 1978-07-21 | 1984-02-07 | Radio Shack | Video processing system |
| JPS56122132U (ja) * | 1980-02-18 | 1981-09-17 | ||
| US4344021A (en) * | 1980-07-21 | 1982-08-10 | Rca Corporation | System for compensating for transfer characteristic variations of electron guns |
| US4454593A (en) * | 1981-05-19 | 1984-06-12 | Bell Telephone Laboratories, Incorporated | Pictorial information processing technique |
| US4422163A (en) * | 1981-09-03 | 1983-12-20 | Vend-A-Copy, Inc. | Power down circuit for data protection in a microprocessor-based system |
| US4536856A (en) * | 1982-06-07 | 1985-08-20 | Sord Computer Systems, Inc. | Method of and apparatus for controlling the display of video signal information |
| US4574279A (en) * | 1982-11-03 | 1986-03-04 | Compaq Computer Corporation | Video display system having multiple selectable screen formats |
| US4566005A (en) * | 1983-03-07 | 1986-01-21 | International Business Machines Corporation | Data management for plasma display |
| US4679038A (en) * | 1983-07-18 | 1987-07-07 | International Business Machines Corporation | Band buffer display system |
| JPS6085678A (ja) * | 1983-10-17 | 1985-05-15 | Canon Inc | 画像表示装置 |
| US4611203A (en) * | 1984-03-19 | 1986-09-09 | International Business Machines Corporation | Video mode plasma display |
| DE3586927T2 (de) * | 1984-04-20 | 1993-06-03 | Hitachi Ltd | Flaches bildschirmanzeigesystem mit integriertem eingabegeraet. |
| JPS60227296A (ja) * | 1984-04-25 | 1985-11-12 | シャープ株式会社 | 表示制御方式 |
| US4628534A (en) * | 1984-07-06 | 1986-12-09 | Honeywell Information Systems Inc. | Method for changing the resolution of compressed image data |
| JPS6125184A (ja) * | 1984-07-13 | 1986-02-04 | 株式会社 アスキ− | 表示制御装置 |
| JPS61130984A (ja) * | 1984-11-30 | 1986-06-18 | 株式会社東芝 | 表示制御装置 |
| DE3587155T2 (de) * | 1984-12-06 | 1993-06-17 | Dainippon Screen Mfg | Verfahren und vorrichtung zum verdichten von bilddaten. |
| US4847788A (en) * | 1985-03-01 | 1989-07-11 | Hitachi, Ltd. | Graphic data processing method and system |
| JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
| JPH0736104B2 (ja) * | 1985-03-27 | 1995-04-19 | 株式会社アスキ− | デイスプレイコントロ−ラ |
| JPS61221921A (ja) * | 1985-03-28 | 1986-10-02 | Nec Corp | オペレ−テイングシステム立上方式 |
| US4827255A (en) * | 1985-05-31 | 1989-05-02 | Ascii Corporation | Display control system which produces varying patterns to reduce flickering |
| US4860246A (en) * | 1985-08-07 | 1989-08-22 | Seiko Epson Corporation | Emulation device for driving a LCD with a CRT display |
| US4763279A (en) * | 1985-12-26 | 1988-08-09 | International Business Machines Corporation | Method and apparatus for converting dot matrix display data of one resolution to a format for displaying on a display device having a different resolution |
| EP0244978B1 (en) * | 1986-04-25 | 1992-11-04 | Seiko Instruments Inc. | Interface, for example for a liquid crystal display device |
| US4772881A (en) * | 1986-10-27 | 1988-09-20 | Silicon Graphics, Inc. | Pixel mapping apparatus for color graphics display |
| DE3703527A1 (de) * | 1987-02-03 | 1988-08-11 | Siemens Ag | Verfahren zur ersatzweisen darstellung einzelner farben durch grauwerte |
| EP0295690B1 (en) * | 1987-06-19 | 1994-11-30 | Kabushiki Kaisha Toshiba | Display area control system for plasma display apparatus |
| EP0295689B1 (en) * | 1987-06-19 | 1995-03-29 | Kabushiki Kaisha Toshiba | Display controller for CRT/plasma display apparatus |
| EP0295691B1 (en) * | 1987-06-19 | 1994-11-23 | Kabushiki Kaisha Toshiba | Display mode switching system for plasma display apparatus |
| JP2892010B2 (ja) * | 1988-05-28 | 1999-05-17 | 株式会社東芝 | 表示制御方式 |
| KR930000410B1 (ko) * | 1988-09-13 | 1993-01-18 | 가부시기가이샤 도시바 | 컬러/모노크로 crt 계조를 pdp 계조로 변환하는 표시 제어장치 |
| US5068649A (en) * | 1988-10-14 | 1991-11-26 | Compaq Computer Corporation | Method and apparatus for displaying different shades of gray on a liquid crystal display |
| US4901140A (en) * | 1989-03-07 | 1990-02-13 | Gold Stake | Solid state 360 degree viewing system having a liquid crystal display (LCD) screen that encircles the rotating real image in space and functions as a multi-color filter system |
| JPH02243056A (ja) * | 1989-03-15 | 1990-09-27 | Nec Corp | ファクシミリ装置 |
| US5185602A (en) * | 1989-04-10 | 1993-02-09 | Cirrus Logic, Inc. | Method and apparatus for producing perception of high quality grayscale shading on digitally commanded displays |
| US5222206A (en) * | 1989-06-08 | 1993-06-22 | Computer Design, Inc. | Image color modification in a computer-aided design system |
| US5170152A (en) * | 1990-12-14 | 1992-12-08 | Hewlett-Packard Company | Luminance balanced encoder |
-
1992
- 1992-06-08 JP JP4147698A patent/JPH06318060A/ja active Pending
- 1992-07-30 EP EP92113031A patent/EP0525780A3/en not_active Withdrawn
-
1994
- 1994-05-02 US US08/237,711 patent/US5491496A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63202795A (ja) * | 1987-02-19 | 1988-08-22 | 松下電器産業株式会社 | 画像表示装置 |
| JPH01105293A (ja) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | 表示制御装置 |
| JPH0285974A (ja) * | 1988-09-22 | 1990-03-27 | Nippon I B M Kk | 表示システム |
| JPH0296198A (ja) * | 1988-10-03 | 1990-04-06 | Hitachi Ltd | 表示制御装置 |
| JPH03168797A (ja) * | 1989-11-29 | 1991-07-22 | Yamaha Corp | 階調変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0525780A3 (en) | 1995-06-21 |
| US5491496A (en) | 1996-02-13 |
| EP0525780A2 (en) | 1993-02-03 |
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