JPH0719786U

JPH0719786U - アドレス装置

Info

Publication number: JPH0719786U
Application number: JP102440U
Authority: JP
Inventors: ウエンデル・ビー・サンダー
Original assignee: アプル・コンピュータ・インコーポレーテッド
Priority date: 1980-05-16
Filing date: 1991-11-18
Publication date: 1995-04-07
Also published as: US4383296A; GB2076187B; FR2487095B1; AU7050181A; GB2143409A; CA1165007A; AU550737B2; FR2617307A1; FR2520897B1; AU3009484A; GB8404660D0; FR2487095A1; HK94685A; GB2076187A; FR2520897A1; GB2143409B; JPS5723145A; AU541780B2; SG44585G; HK94585A

Abstract

(57)【要約】【目的】ラスタ走査ビデオディスプレイとともに使用
するコンピュータのために、ディスプレイされるキャラ
クタのスクローリングを、走査ライン毎に、かつ、少な
いデータを移動させるだけで、行えるアドレス装置を提
供すること。【構成】キャラクタの行のディスプレイ用データを与
えるためのメモリへのアドレス信号に、周期的に繰り返
される一連のディジタル数（その最大値はキャラクタの
行を構成する走査ラインの数に等しい。）を順次、フレ
ーム毎に加算するようにした。このため、加算器（１２
１）を設け、その加算器（１２１）により、走査されて
いるラインのカウントの下位のビット（ＶＡ，ＶＢ，Ｖ
Ｃ）に、フレームがコンピュータにより更新される毎に
インクリメントされる、ディジタル数（ＶＡ₁，ＶＢ₁，
ＶＣ₁）を加算して、その加算結果をメモリへのアドレ
ス信号の一部とした。

Description

【考案の詳細な説明】

【０００１】

【利用分野】

本考案は、ビデオディスプレイとともに使用するディジタルコンピュータ、特にマイクロコンピュータに関する。

【０００２】

【考案の背景】

ここ数年、家庭，小規模業務，一般の工業，科学分野等においてディジタルコンピュータは急速に普及している。これらの需要は、特に、ディスクドライブを含む周辺装置を有し、コンピュータプログラムの処理が比較的簡単な、比較的低価なコンピュータプログラム乃至マイクロプロセッサに集中している。従って、この市場においては、特に価格を考慮し、しかも幅広く適用できるような優れたコンピュータが求められる。

【０００３】家庭乃至小規模業務におけるコンピュータは、パスカルのような比較的大容量のメモリを必要とするプログラム言語を含む異なったプログラム言語によっても動作できなければならない。又、このようなコンピュータは標準ラスタ走査ディスプレイとインタフェイスし、かつ高解像度のグラフィックディスプレイに加えて、ワードプロセシングに必要な高密度のアルファニュメリックキャラクタディスプレイのような幅広いディスプレイ能力を備えていなければならない。

【０００４】このようなコンピュータの需要に応えるには、比較的低価なマイクロプロセッサを使用しかつ回路技術によりプロセッサの能力を高める必要がある。そうすると、たとえば電力消費，バス構造等を減少させることによりコンピュータ全体の値段を下げることができる。さらに、コンピュータは、旧型モデル用に開発されたプログラムも使用できなければならない。

【０００５】本考案が対象とするマイクロコンピュータは、家庭及び小規模業務に適するものであり、従来のコンピュータには見られなかった優れたディスプレイ能力を含む幅広い能力を備えている。従来技術には商標名Ａｐｐｌｅ−IIで販売されているコンピュータがあり、その一部は米国特許第４，１３６，３５９号明細書に開示されている。

【０００６】

【考案の概要】

本考案は、ラスタ走査のディスプレイ装置とともに使用するディジタルコンピュータにおける、キャラクタの行をディスプレイするデータを与えるためのメモリに結合され、ディスプレイされるキャラクタをスクロールするアドレス装置に関する。ディスプレイ装置にはディスプレイ用のビームにより走査される水平ラインを表す垂直カウントを与えるディジタルカウンタが含まれている。

【０００７】アドレス装置は、第１および第２の入力端子を有し、その出力により前記メモリのアドレス信号の一部が与えられる加算器を備える。加算器の第１の入力端子は前記垂直カウントの下位のビットを受けるように結合されており、その第２の入力端子にはコンピュータから周期的に繰り返される一連のディジタル数が与えられ、もって、前記メモリ内の最小のデータの移動で前記ディスプレイ装置上のキャラクタがスクロールされる。

【０００８】本考案によれば、このように加算器を使用することにより、フレーム毎にメモリ内のデータ全部を移動させることなく、たとえばデータの１／８だけを移動させることにより、均一で連続したスクロールを行うことができる。

【０００９】

【実施例】

以下、図面に基づいて本考案の実施例を説明する。本考案は、ラスタ走査ビデオディスプレイを駆動できるマイクロコンピュータ装置に関する。以下の説明における部品番号やクロックレート等、多くの特定的な記載は、本考案を明確に把握するためのものであるから、これらの記載により本考案が限定されるものでないことは当業者には明白であろう。一方、周知の回路については、単にブロック図で示してある。

【００１０】図１に示すコンピュータは、中央処理装置（ＣＰＵ）６５，これに伴うデータバス４２，アドレスバス４６，メモリサブシステム，ディスプレイサブシステム４８を含む。

【００１１】ＣＰＵ６５からのアドレスバス４６は、メモリサブシステムに接続されてメモリ内の場所を選択できる。アドレス信号のいくつかはマルチプレクサ４７を通る。ある動作モードでは、レジスタ５２からの信号が、マルチプレクサ４７を介してバス４６に送られる。レジスタ５２はＺレジスタと称され、Ｚバスによりマルチプレクサ４７に接続される。スイッチング手段として機能するマルチプレクサ４７それ自体および検出手段として機能する論理回路４１によるマルチプレクサ４７の制御については、図２を参照して詳細に説明する。図１の点線５３の左側の回路は図２に示され、一方、点線５３の右側のＣＰＵ６５，メモリ５０，データバス４２，マルチプレクサ４３は図３に詳細に示されている。

【００１２】アドレスバスＮ₁ はリードオンリー（読出し専用）メモリ５０に接続されている。このメモリの出力はコンピュータのデータバス４２に接続される。リードオンリーメモリ（ＲＯＭ）５０は、テストルーチン、及びシステムの初期設定用の一般的なブートスラップ用のその他のデータを記憶する。

【００１３】データバス４２はデータをランダムアクセスメモリ（ＲＡＭ）６０に送り、Ｉ／Ｏポートとの間でデータを交換する。又、データバス４２はデータをＺレジスタ５２及び図示されていないが通常使用される他のレジスタへも送る。データバス４２は、マルチプレクサ４３により選択されるＡバス及びＢバスを介し、ＲＡＭ６０からのデータを受ける。周辺装置との接続に使用される周辺バスＮ₂ は、図３により詳細に示されている。

【００１４】メモリサブシステムは、図４，図５，図６に詳細に示されている。バス４６上のアドレスを受信するアドレス制御装置５９は、ＲＡＭ６０内のメモリ場所の最終的な選択を行う。アドレス制御装置５９は、図４および図５を参照して後述するように、バンクスイッチング，ディスプレイ用アドレッシング，スクローリング，及び他のメモリマッピングを制御する。ＲＡＭ６０の詳細は図６に示されている。水平及び垂直ディスプレイ信号に同期をとられているカウンタ５８は、アドレス制御装置５９とディスプレイサブシステム４８とに信号を送る。

【００１５】ディスプレイサブシステム４８は、Ａバス及びＢバスによりＲＡＭ６０から受信したデータであるディスプレイ信号を、標準ラスタ走査ディスプレイを制御するビデオ信号に変換する。標準ＮＴＳＣカラー信号はライン１９７に発生され、白黒ビデオ信号はライン１９８に発生される。これらのビデオ信号の発生に使用するのと同一の信号は、別々の赤，緑，青（ＲＧＢ）ビデオ信号を発生するのに使用できる。ディスプレイサブシステム４８は、３．５MHz （Ｃ３．５Ｍ）として示した標準カラー基準信号を含む多くのタイミング信号を受信する。このサブシステムについては、図７及び図８においてさらに詳しく説明する。

【００１６】〈コンピュータのアーキテクチャ〉本実施例では、ＣＰＵ（マイクロプロセッサ）６５としては、部品番号６５０２Ａにより市販されているものを使用している。この８ビットプロセッサ（データバスは８ビット）は１６ビットのアドレスバスを有しており、コンピュータの他の部分との相互接続とともに、図３に示されている。各相互接続線のピン番号は対応するラインに隣接して記載してある。多くの場合、６５０２Ａ（ＣＰＵ６５）で用いられている名称を用い、たとえば、ピン６はマスクできない割込み信号（《ＮＭＩ》）を受信し、ピン４は割込み要求信号（《ＩＲＱ》）を受信する。ここで、たとえば《ＮＭＩ》は、ＮＭＩの上にバー（オーバーライン）が引かれていること（すなわちＮＭＩを反転させた論理値）を表すものとする。以下同様に、《》をオーバーラインの代わりに使用する。ＣＰＵ６５に使用するいくつかの信号、たとえば周知の同期信号やクロック信号等で本考案の理解のために特に必要ではない信号については、その詳しい説明を省略した。ＣＰＵ６５からのアドレス信号はＡ₀ −Ａ₇ 及びＡ₈ −Ａ₁₅で示される。ＣＰＵ６５に関連したデータ信号はＤ₀ −Ｄ₇ で示される。本発明を上記以外のマイクロプロセッサに適用できることは当業者には明白である。

【００１７】図２および図３には、特にＣＰＵ６５に関連した構成が示されている。アドレス信号Ａ₀ −Ａ₇ は図２に示したバスによりバッファ１０３に接続される。これらアドレス信号は、さらにＲＯＭ５０にも接続される。バッファ１０３を通ったアドレス信号Ａ₀ −Ａ₇はメモリサブシステムに接続される。アドレス信号Ａ₈− Ａ₁₅（高位のアドレスビット）は、図２に示したラインを経てマルチプレクサ４７ａ，４７ｂに接続される。図１のＺレジスタ５２の内容は、Ｚバス（Ｚ₁ −Ｚ ₇ ）を介してマルチプレクサ４７ａ，４７ｂに接続される。マルチプレクサ４７ａ，４７ｂは、ＲＡＭ６０をアドレスするため、ＣＰＵ６５からの信号Ａ₈ −Ａ ₁₅ か又は、Ｚレジスタ（Ｚ₁−Ｚ₇ ）の内容かのいずれかを選択するスイッチング手段として機能する。これらマルチプレクサの出力もＡ₈−Ａ₁₅ として表示され、この表示はＺバスが選択された場合でも使用される。信号Ｚ₀ は、後述する理由により排他ＯＲゲート９０を介してマルチプレクサ４７ａに送られる。アドレス信号Ａ₀−Ａ₁₁ はＲＯＭ５０にも図示のように接続され、ＲＯＭ５０をアドレスするのに信号Ａ₀ −Ａ₁₁を使用する。信号Ａ₈−Ａ₁₅ は、図２の下方左側に示され検出手段として機能する論理回路に図示のように接続される。この論理回路は図１の論理回路４１に相当する。

【００１８】ＣＰＵ６５からの入力及び出力データ信号は、双方向バスにより双方向バッファ９９に接続される（図３）。このバッファ９９は、ゲート１００により選択的にディスエーブルにさせられ、ＲＯＭ５０の出力をＣＰＵ６５に接続する。これ以外の時間については本考案には重要ではない。

【００１９】バッファ９９を通る流れの方向は、インバータ１０１を介してこのバッファに送られる読出し／書込み信号により制御される。ＣＰＵ６５からのデータは、バッファ９９とバス４２を介してＲＡＭ６０又はＩ／Ｏポートに送られる。ＲＡＭ６０からのデータは、Ａバス及びＢバス，バッファ９９を介してＣＰＵ６５又はバスＮ₂ に送られる。Ａバスの４ラインとＢバスの４ラインは、マルチプレクサ４３ａに接続され、Ａバス及びＢバスの他の４ラインそれぞれは、マルチプレクサ４３ｂに接続されている。マルチプレクサ４３ａ，４３ｂは、Ａバス又はＢバスの８ラインを選択し、データをバッファ９９及びバス４２に伝える。これらマルチプレクサはゲート１０２により選択的（たとえば書込み中）にディスエーブルにさせられる。後述するように、Ａバス及びＢバスの１６ラインにより、ＲＡＭから一度に１６ビットが読出される。これにより、たとえばライン当たり８０キャラクタのディスプレイに必要な１６ビット／MHz のデータレートが可能となる。データはＲＡＭ６０に一度に８ビットづつロードされる。

【００２０】ＲＯＭ５０は前述したように、テストプログラム、種々のレジスタを初期設定するのに必要なデータ、キャラクタ発生データ（図７のＲＡＭ１６２用）及び他の関連データを記憶する。この実施例に好ましいプログラムの一例は米国特許第４，３８３，２９６号の表１に示されている。ＲＯＭ５０は、そのピン１８，２０に送られる制御信号ＲＯＭＳＥＬと《ＴＲＯＭＳＥＬ》とにより選択される。ＰＯＭ５０としては、市販の読出し専用メモリのいずれも使用できるが、この実施例では部品番号ＳＹ２３３３が用いられている。

【００２１】図２の下方左側に示した論理回路において、ＮＡＮＤゲート８１は、アドレス信号Ａ₈ と代替スタック信号《ＡＬＴＳＴＫ》を受信する。このＮＡＮＤゲート８１の出力はＡＮＤゲート８７の一入力に接続される。Ａ₈ 信号はインバータ８２を介してＮＡＮＤゲート８５の一入力に接続される。アドレス信号Ａ₉ ，Ａ ₁₀ はＮＯＲゲート８３の入力端子それぞれに接続される。このＮＯＲゲート８３の出力は、ＮＡＮＤゲート８５とＡＮＤゲート８７それぞれの一入力に接続される。アドレス信号Ａ₁₁−Ａ₁₅はＮＯＲゲート８４の入力端子に接続される。信号Ａ₁₁はＮＡＮＤゲート８５の一入力にも接続している。

【００２２】ＡＮＤゲート８７，８８の出力は、（ＮＯＲゲート８９を介して）マルチプレクサ４７ａ，４７ｂを制御する。ゲート８９の出力が低い場合はＺバスが選択され、そうでない場合はＣＰＵ６５からのアドレス信号が選択される。

【００２３】前述した論理回路は、Ｚバス及びＺレジスタとともに本考案のコンピュータの性能を高める。第１に、この回路により、ゼロページないしベースページのデータを、ゼロページそのものの上だけでなく、ＲＡＭ６０のどこでも別の場所に記憶することができる。第２に、この回路により、（ページ１とは別の）代替のスタック場所をアドレスすることができる。更にこの回路は、Ｚレジスタによりダイレクトメモリアクセス（ＤＭＡ）用のＲＡＭポインタを提供する。

【００２４】今ここで、ＣＰＵ６５がメモリのゼロページをアドレスしていると仮定する。そうすると高い桁のアドレスビットＡ₈ −Ａ₁₅は全部がゼロであるので、Ａ₉ − Ａ₁₅のすべてがゼロであることを、ゲート８３，８４が検出する。ゲート８３，８４は、その入力が全部ゼロの場合、高い出力を生じ、この高い出力はゲート８７に送られる。Ａ₈ も又低いのでゲート８１の出力は高くなる。このように、ゲート８７のすべての入力が高いことにより、ゲート８９の出力信号が低下させられる。この場合は、Ｚバスが選択される。従って、ＣＰＵからのバイナリゼロが主メモリ（ＲＡＭ６０）に与えられる代わりに、Ｚレジスタの内容がメモリに対するアドレスの一部を形成する。それ故、ＣＰＵ６５がゼロページを選択している場合においても、ＲＡＭ６０のどこかの場所（ゼロページを含む）に対してデータの書き込み又は読出しを行うことができる。これによりＣＰＵの性能を高めることができ、たとえば、単一のゼロページへ又は単一のゼロページからデータをシフトするのに要する時間をかなり短縮できる。

【００２５】ＣＰＵ６５はスタック場所として通常ページ１を選択する。これは、Ａ₈ が高く、かつＡ₉ −Ａ₁₅が低い場合に生じる。まず、代替のスタック場所が選択されていなかったと仮定する。ゲート８１は、両入力が高いのでその出力が低い。ゲート８７への入力である上記出力が低いので、Ｚバスの選択を阻止する。従って、これら条件においては、アドレス信号Ａ₀ −Ａ₇ はページ１にスタック場所を選択する。

【００２６】次に、ＣＰＵによりページ１が選択され、かつ、《ＡＬＴＳＴＫ》信号が低い（これは代替）スタック場所が選択されることを示す）と仮定する。（フラッグがＣＰＵにより《ＡＬＴＳＴＫ》信号を変えるように設定されている。）《ＡＬＴＳＴＫ》信号は低く、Ａ₈ 信号も高いので、ゲート８１には高い出力が生じる。ゲート８３，８４への入力は全部低いので、ゲート８３，８４の出力は高い。かくして、ゲート８７の出力は高くなり、ゲート８９の出力は低くなる。Ｚバスがマルチプレクサ４７ａ，４７ｂにより選択される。これによりＺレジスタの内容は、代替のメモリ場所の特定のために使用される。信号Ａ₈ を反転することにより、非ゼロページ場所が確保できる。排他ＯＲゲート９０は選択インバータとして動作する。もし信号Ａ₈ が高く、Ｚ₀ が低い場合には、マルチプレクサ４７ａの出力Ａ₈ は低くなる。ここで、ゼロページ選択に際し、信号Ａ₈ が低い場合、Ｚ₀ 信号は、ゲート９０を介してマルチプレクサ４７ａの出力に直接送られる。

【００２７】このように、《ＡＬＴＳＴＫ》信号とともに論理回路は、代替のスタック場所をＺバスを介して選択する。これにより、スタック場所がページ１に限定されないので、ＣＰＵの性能が高められる。

【００２８】図２の論理回路をＺレジスタとともに使用して、直接メモリアクセス（ＤＭＡ）でのポインタとすることができる。周辺装置によりコンピュータメモリへの直接アクセスが要求されていると仮定する。ＤＭＡモードを開始するため、ＣＰＵはＦ８００〜Ｆ８ＦＦ間でアドレスを与える。図２及び図３には示していない論理回路により、《ＲＯＭＳＥＬ》信号はＦ０００〜ＦＦＦＦ間のアドレスにおいては低くなる。この信号はゲート９２に送られ、ゲート９２の出力は高くなる（この時、《ＤＭＡ１》は高い）。この高い信号への出力の変化は、ゲート８５の一入力に送られる。さらに、ゲート８５はアドレスビットＡ₈ ，Ａ₉，Ａ₁₀ が低いことを検出する。この情報は、インバータ８２とＮＯＲゲート８３を介して高い信号としてゲート８５に送られる。又、Ａ₁₁が高いという情報は直接ゲート８５に送られる。このように、Ｆ８００〜Ｆ８ＦＦ間のアドレスにより《ＤＭＡＯＫ》信号の電圧は低下する。周辺装置はこれを検出し《ＤＭＡ１》信号を低下させ、ＣＰＵ６５にレデイ信号を送る。このハンドシェイクの終了により、ＲＡＭへのデータ転送が開始される。

【００２９】ゲート９２とインバータ９３を経た《ＤＭＡ１》信号は、《ＴＲＯＭＳＥＬ》信号を低くする。さらにＲＯＭ５０に送られる《ＴＲＯＭＳＥＬ》信号はゲート１００を介してバッファ９９に転送され、バッファを（ＲＯＭ５０の読出し中）ディスエーブルにする。又、レデイ信号により、ＣＰＵはハードストップとなる。インバータ９４とゲート８８，８９を経た後、《ＤＭＡ１》信号はＺレジスタの選択を行う。Ｚレジスタの内容は固定され、かつＲＡＭのページに対するポインタとなる。

【００３０】前述の状態において、ＣＰＵはアドレス信号の低い８ビットをインクリメントする。ＲＯＭ５０は、アドレス、特にＳＢＣ＃１とＢＥＱをインクリメントするためのインストラクションを与える。周辺装置は、ＣＰＵ動作と同期してデータを供給乃至受信する。さらに周辺装置は、読出し／書込み信号を出力し、どのオペレーションを行うかを表示する。そしてデータはバスＮ₂ とバス４２を介してＲＡＭに書き込まれるか、又はＡ及びＢバスとバスＮ₂ を介してＲＡＭから読出される。

【００３１】従って、前述したＤＭＡ手法において、周辺装置からのアドレスは不必要で、ＺレジスタがＲＡＭ６０のページに対するポインタを与えるために用いられる。

【００３２】〈メモリサブシステム〉図１にアドレス制御装置５９，６０として示されているメモリ装置は、図４，図５，図６に詳しく示されている。図４及び図５はメモリ制御装置を示し、図６はメモリ制御装置を示している。図４及び図５のアドレス制御装置は、ＣＰＵ６５からのアドレス信号（Ａ₀ −Ａ₁₅），ディスプレイモードにおいて使用される垂直及び水平カウンタ（図１のカウウンタ５８）のカウント，ＣＰＵからの制御信号及び他の信号を受信する。一般に、このアドレス制御装置は、図６のＲＡＭへ送られる（列アドレス信号《ＣＡＳ》と行アドレス信号《ＲＡＳ》を含む）アドレス信号を生ずる。図４及び図５は、さらに、他の関連機構、たとえばディスプレイ・スクローリング、間接ＲＡＭアドレッシング及びメモリマッピングを行う回路を示している。

【００３３】図３のＣＰＵ６５は、メモリをアドレスするための１６ビットアドレスを与える。通常の状態では、このアドレスではメモリ容量が６４Ｋバイトに制限される。この大きさのメモリは多くの場合、たとえばパスカルプログラム言語を有効に使用するには不十分である。後述するように、図４及び図５のアドレス制御装置は９６Ｋバイト乃至１２８Ｋバイト容量のメモリの使用を可能にする。メモリ容量の増加のための、本考案で使用している周知の技術として、バンクスイッチングがある。この周知のバンクスイッチングは、ＣＰＵの制御下で行われるものである。さらに、アドレス制御装置は、独特な間接アドレッシングモードを使用してバンクスイッチングを行っている。このモードではＣＰＵによる制御を必要としない。このことは、ＣＰＵ制御のバンクスイッチングと比較すると、メモリ容量の増大とともに後述するようにＣＰＵの機能を非常に高める。

【００３４】図６は、９６Ｋバイトの容量の場合のＲＡＭ６０（図１）の構造を示している。メモリは６行から成り、各々は行１１１及び１１２のように８個の１６Ｋメモリを含んでいる。本実施例では、部品番号４１１６のＭＯＳダイナミックＲＡＭを使用している。（ピン表示及び信号表示は同製品の表示に対応し）しかし、他のメモリを使用してもよいことは明らかである。

【００３５】これらメモリ１０６への入力データはバス４２から供給される。バス４２の各ラインは、各行の一つのメモリ１０６のデータ入力端子に接続されている。バスと各メモリとの相互接続は図６には示していない。しかし、たとえばライン１０７は、データビットＤ７を６つの行の各々におけるメモリの１つのメモリのデータ入力端子に接続されている。

【００３６】メモリ１０６の３つの行は、Ａバスに接続された出力端子を有し、かつ他の３つの行は、Ｂバスに接続された出力端子を有している。たとえば、ライン１０８は、メモリ１０６の３つの出力端子をＢバスに接続し、一方、ライン１０９は、メモリ１０６の３つの出力端子をＡバスのＤＡ７ラインに接続する。

【００３７】メモリ１０６は、各々１６Ｋ×１メモリとして構成されている。このように、各メモリは１４ビットのアドレスを受け、このアドレスは２つの７ビットアドレスに時間的に多重化されている。この多重化は、周知のように《ＣＡＳ》及び《ＲＡＳ》信号の制御のもとで行われる。アドレス信号を各メモリに接続するラインは、図６には示していない。しかし、図６の下方右側に、各メモリに与えられる種々の信号（アドレス信号を含む）とそれに対応するピン番号を示している。図示していない他の回路として、ダイナミック・メモリをリフレッシュするため、《ＣＡＳ》，《ＲＡＳ》及びアドレス信号に関して周知の方法で動作するリフレッシュ制御回路がある。

【００３８】メモリ１０６の各行は、《ＣＡＳ》と《ＲＡＳ》信号の独特の組合わせを受信する。たとえば、行１１１は、《ＣＡＳ》５，７と《ＲＡＳ》４，５を受信する。同様に、行１１２は《ＣＡＳ》０と《ＲＡＳ》０，３を受信する。これら《ＣＡＳ》と《ＲＡＳ》信号の発生につては図５を参照して説明する。（１４ビットのアドレス信号とともに）これらの信号は、９６Ｋバイトメモリにおける単一の８ビット場所の選択（書込み用）及び１６ビット場所の選択（読出し用）を行う。

【００３９】図６のメモリ装置は、たとえば部品番号４１３２のような３２Ｋメモリを用いて１２８Ｋバイトメモリに拡張することができる。この場合、８つの３２Ｋメモリの４行を使用し、各行は２つの《ＣＡＳ》信号と《ＲＡＳ》信号を受信する。

【００４０】図４について述べる前に、ディスプレイの構成について説明する。幾つかのモードにおいてディスプレイは、８０個の水平セグメントと２４個の垂直セグメントの、全体的に１９２０ブロックから成っている。図１のカウンタ５８の１１ビットは、メモリ用のアドレス信号の一部として使用され、これらのモードでディスプレイのためのデータをアクセスする。これらカウンタ信号は、図４にＨ₀ − Ｈ₅ 及びＶ₀ −Ｖ₄ として示されている。他のディスプレイモードにおいては、各水平セグメントをさらに８セグメント（ライン当り８０個のアルファ・ニュメリック・キャラクタをディスプレイするため）に分割している。これには、図４及び図７においてＶ_A ，Ｖ_B ，Ｖ_C として示した３つの付加垂直タイミング信号を必要とする。

【００４１】従来技術では、メモリ内のデータをディスプレイする場合にメモリをアクセスするため、しばしば２つの単独のカウンタを使用してタイミング／アドレス信号を供給することがある。一方のカウンタにおけるカウントは、スクリーンの水平ラインを表し（垂直カウント）、他方のカウンタは各ライン上での場所を表す（水平乃至ドットカウント）。従来の多くのディスプレイでは、ラインカウンタをインクリメントするのに、ドットカウンタの最上位ビットを使用している。ディスプレイしようとするメモリ内のデータは、これらカウンタのカウントと一対一の対応関係でマップされる。他の従来装置（ＡｐｐｌｅＣｏｎｐｕｔｅｒＩｎｃ．製のＡｐｐｌｅ−IIコンピュータ）では、この一対一の関係を用いていない。回路の節約のため、単一のカウンタを用いており、マッピングを更に分散している。（ここでは、８０の最大水平カウントを使用し、この数はディジタルカウンタの全カウントでは表すことはできないので、垂直カウンタは水平カウンタの最上位ビットにより簡単にはインクリメントされない。）この分散マッピング技術は、従来技術の一部で、本考案において重要ではないので、ここでは詳細には説明しない。この方法については、図４の加算器１１４に関して後述する。説明のため、図１のカウンタ５８からの信号は垂直（Ｖ）乃至水平（Ｈ）として示されている。

【００４２】図４において、マルチプレクサ１１６，１１７，１１８，１１９は、ＣＰＵからのアドレス信号又はカウンタ信号の選択を行う。これらのマルチプレクサ（部品番号１５３）の各々は、４つの入力ラインの１つが出力ラインに接続されている。マルチプレクサ１１６，１１７，１１８は８つの入力を有し、これらマルチプレクサの出力は、メモリ（ＡＲ０−ＡＲ５）にアドレス信号を供給する。マルチプレクサ１１９は、ピン３，４，５，６の４つの入力を有しピン７の出力にアドレス信号ＡＲ６を供給する。（マルチプレクサ１１９のピン１１，１２，１３には、クランピング用のみの信号が与えられる。）

【００４３】各マルチプレクサのピン１４には、《ＡＸ》信号が与えられる。このラインの信号と、ピン２に与えられる信号は、４つの入力のうちどれかをマルチプレクサの各出力に接続するかを決定する。《ＡＸ》信号は、各メモリ１０６に与えられる第１のビットと第２の７ビットの多重１４−ビットアドレスをクロッキングするためのＲＡＭタイミング信号である。マルチプレクサへの他の制御信号は、ＡＮＤゲート１２３を経て供給される。このゲートへの入力は、コンピュータがディスプレイモードにあることを表示するディスプレイ信号（ＤＳＰＬＹ）と、クロッキング信号すなわち１MHz のタイミング信号（《ＣＬＭ》）である。ＡＮＤゲート１２３の出力は、ＣＰＵからのアドレス信号乃至図１のカウンタ５８に関連した信号のいずれを選択するかを決定する。

【００４４】たとえば、ディスプレイを選択しなかったとすると、ＡＮＤゲート１２３の出力は低く、その時《ＡＸ》信号は、マルチプレクサ１１６のピン７に先ずアドレス信号Ａ₀ を選択し次にＡ₆ を選択する。同様に、各マルチプレクサは、（後述する排他ＯＲゲート１２４，１２５に関する信号以外の）アドレス信号を選択する。ディスプレイ信号が高く、ゲート１２３からの出力があった場合、たとえば《ＡＸ》信号により、先づＨ₁ 信号が、次にＶ₁ 信号がＡＲ１アドレスラインに送られる。同様に、垂直及び水平カウンタに対応する信号は、ディスプレイモードにおいて他のアドレスラインに送られる。

【００４５】加算器１１４は、２つの４ビットディジタルニブルを加算してディジタル合計信号を供給する普通のディジタル加算器である。ここでは市販されている加算器（部品番号２８３）を用いている。キャリーイン端子（ピン７）はアースしている。入力の１つ（ピン１２）はアースしているのでキャリーアウトは生じない。加算器は、Ｈ₃ ，Ｈ₄ ，Ｈ₅ に対応するディジタル信号と、Ｖ₃ ，Ｖ₄ ，Ｖ₃ ，Ｖ₄ に対応するディジタル信号を合計する。合計信号は、図示したようにマルチプレクサ１１６，１１７，１１８に与えられる。これら垂直及び水平カウンタ信号の合計は、前述した分散マッピングを行うために使用される。

【００４６】加算器１２１は加算器１１４と等しく、カウンタ５８（図２）からの３つの最下位の垂直カウンタビットと信号ＶＡ１，ＶＡ２，ＶＡ３を合計する。この合計は、高解像度ディスプレイモード及び後述するスクローリングにおいてマルチプレクサ１２０により選択される。これら合計信号は、マルチプレクサ１１７，１１８，１１９に接続されている。低解像度のディスプレイモードにおいては、マルチプレクサ１２０はアース信号またはページ２信号（《ＰＧ２》）をマルチプレクサ１１７，１１８，１１９に接続する。（《ＰＧ２》信号は、本考案には関係のない特定のマッピング用に使用される。）高解像度モードにおいては、ディスプレイをスクローリングしない場合、ＶＡ１，ＶＡ２，ＶＡ３信号はアース電位にあり、よって加算器１２１では加算が行われず、ＶＡ，ＶＢ，ＶＣ信号はマルチプレクサ１１７，１１８，１１９に直接送られる。

【００４７】ＣＰＵからのアドレス信号Ａ₁₀ ，Ａ₁₁ ，Ａ₁₃は、各排他ＯＲゲート１２４，１２５，１２６を介して各マルチプレクサ１１７，１１８，１１９に接続される。排他ＯＲゲート１２４，１２５への他の入力端子はＣ₃ 信号を受信し、一方排他ＯＲゲート１２６の他の入力端子はＣ₁ 信号を受信する。（Ｃ₁ 及びＣ₃ 信号は図５に示されている。）排他ＯＲゲート１２４，１２５，１２６は、メモリ内のマッピング補償を行う。コンピュータとメモリ装置が稼動している時、ディスプレイの種々の部分を発生するシーケンスは、データがディスプレイ用にメモリから除去されるシーケンスと同じではない。これら排他ＯＲゲートは補償アドレスを供給し、それによりメモリからデータをディスプレイするために読出す場合、適当なシーケンスを続けるようにマッピングを行う。

【００４８】動作を説明すると、図４の回路は、ディスプレイモードが選択された場合、ＣＰＵおよびカウンタの一方からのアドレス信号を選択し、各メモリに供給する。ここで、ＣＰＵからのアドレスビットの全部が、マルチプレクサ１１６−１１９へ接続されるわけではない。図４に関連して後述するが、これらのアドレスビットのいくつかを使用して、種々の《ＣＡＳ》及び《ＲＡＳ》信号を生じ、図６のメモリ装置内の行を選択する。

【００４９】本考案のスクローリング本考案において使用するスクローリング動作は、フレーム毎にメモリ内の１ラインのデータを移動させることで、ディスプレイのラインを個々に（ライン毎に）昇降させる点に、特徴を有する。この技術により、均一で美しいスクロールを行える。フレーム毎に１ラインのスクロールは、メモリ内の全データをフレーム毎にメモリ内の新しい場所に移動させることにより達成することができる。しかし、これは相当に時間を要する手法であり、実用的ではない。これに対し、本考案では、メモリ内のデータの１／８だけを新しいフレーム毎に移動させるものである。

【００５０】図４の加算器１２１の信号ＶＡ，ＶＢ，ＶＣは、カウンタ５８からの垂直カウントの最下位側の３ビットである。これらのビット乃至カウントは、たとえば、各キャラクタの８つの水平ラインを表している。カウンタ５８からの垂直カウントに対して、３ビットのディジタル信号ＶＡ₁ ，ＶＢ₁ ，ＶＣ₁ が、加算器１２１において加算される。この３ビットのディジタル信号は、ある１つのフレームに対しては一定であるが、フレームがコンピュータにより更新され新しくなる毎にインクリメントされる。

【００５１】より詳細には、第１フレームにおいてディジタル信号０００が垂直カウントに加算され、第２フレームにおいてディジタル信号００１が垂直カウントに加算され、第３フレームにおいてディジタル信号０１０が垂直カウントに加算され、以下同様に行われる。このように、ディジタル信号をカウンタ５８からの垂直カウントに加算することにより、メモリへのアドレスは垂直方向に変化する。第１フレームにおいて０００が垂直カウントに加算された場合には、ディスプレイはそのままで影響を受けない。次の第２フレームにおいて００１が垂直カウントに加算されると、キャラクタの第１ラインを各キャラクタスペースの最上部にディスプレイする代わりに、各キャラクタの第２ラインを各キャラクタスペースの最上部にディスプレイし、キャラクタの引続くラインを同様に１ラインだけ上昇させる。ここで若しメモリ中のデータを全く移動させない場合には、キャラクタの第１ラインはそのキャラクタの最下部に現れることになる。なぜなら、００１をカウンタ５８からの１１１に加算すると０００になり、ビームがキャラクタの８番目のラインを走査する時に、キャラクタの第１ラインがアドレスされることになるからである。これを防止するために、各キャラクタの第１ラインに対応するデータを、当該フレームのためにメモリ内で移動させる。キャラクタの第１ラインを上昇させ、そのすぐ上のキャラクタの最下部のラインとする。第３フレームのために０１０を加算すると、再び上記のプロセスが繰り返される。たとえば、各キャラクタの第３ラインが各キャラクタスペースに先ずディスプレイされ、各キャラクタの第２ラインは上昇させられてそのすぐ上のキャラクタの最下部のラインとされる。このようなプロセスを繰り返してデータをスクロールする。メモリ内のデータの移動は、周知の方法でＣＰＵに制御される。

【００５２】このように加算器１２１を使用することにより、フレーム毎にメモリ内のデータ全部を移動させることなく、たとえばデータの１／８だけを移動させることにより、均一で連続したスクロールを行うことができる。

【００５３】図５は、ＣＰＵからのアドレッシングを拡張する回路を示している。一般に、《ＣＡＳ》信号はＲＯＭ１２７，１２８により発生される。《ＲＡＳ》信号はＲＯＭ１３２により発生される。マルチプレクサ１３０は、バンクスイッチング信号か又は、“バンクスイッチング”がＣＰＵからの直接命令なしで起こる場合の独特の間接アドレッシングモードの選択を行う。

【００５４】ＣＡＳＲＯＭ１２７は、次の信号、ＰＲＡＳ，φ₃ ，ＰＲＡＳ１，２，《ＡＹ》，ＤＨＩＲＥＳ，Ｒ／《Ｗ》，Ａ₁₁，Ａ₁₃，Ａ₁₄，Ａ₁₅をアドレス信号として受信する。ＰＲＡＳ，φ₃ ，ＰＲＡＳ１，２は、使用されるＲＡＳ信号を表している。これら信号は、各ＲＡＳ信号がアクティブの場合は「高」信号である。

【００５５】前述したように、ＡＹ信号はディスプレイモードにおいて「高」信号で、かつＤＨＩＲＥＳ信号は高解像度ディスプレイモードにおいて「高」信号である。ＣＡＳＲＯＭ１２８はアドレス信号として、ＡＢＫ１，ＡＢＫ２，ＡＢＫ３信号とＤＨＩＲＥＳ，ＡＹ，ＩＮＤ，Ａ₁₁，Ａ₁₃，Ａ₁₄，Ａ₁₅を受信する。ＲＯＭ１２７，１２８は次の式を満たすようにプログラムされている。

【００５６】（１）《ＰＣＡＳ０》＝（ＰＲＡＳ０，３・（《ＤＨＩＲＥＳ》・《ＡＹ》＋ＡＹ・（《Ａ１５》・《Ａ１４》・《Ａ１３》・《Ａ１１》・《Ｒ／ＷＮ》＋《Ａ１５》・《Ａ１４》・《Ａ１３》・Ｒ／ＷＮ＋Ａ１５・《Ａ１４》・Ａ１３＋Ａ１５・Ａ１４・Ａ１３・《Ａ１１》）））

【００５７】（２）《ＰＣＡＳ２》＝（ＤＨＩＲＥＳ・《ＡＹ》＋ＡＹ・（《ＡＢＫ１》・《ＡＢＫ２》・《ＡＢＫ３》・《ＩＮＤ》＋ＡＢＫ１・ＡＢＫ２・ＡＢＫ３）・（《Ａ１５》・Ａ１４）＋ＡＹ・ＩＮＤ・《ＡＢＫ１》・《ＡＢＫ２》・《ＡＢＫ３》・《Ａ１５》・（《Ａ１４》・Ａ１３＋Ａ１４・《Ａ１３》））

【００５８】（３）ＰＣＡＳ３＝ＰＲＡＳ０，３・（《ＤＨＩＲＥＳ》・《ＡＹ》・ＡＹ・（《Ａ１５》・《Ａ１４》・《Ａ１３》・Ａ１１＋Ａ１５・Ａ１４・《Ａ１３》・《Ａ１１》＋Ａ１５・Ａ１４・《Ａ１３》）））

【００５９】（４）《ＰＣＡＳ４，６》＝（ＡＹ・《ＩＮＤ》・《ＡＢＫ３》・《Ａ１５》・（ＡＢＫ１・《ＡＢＫ２》＋ＡＢＫ１）・ＡＢＫ２）・（《Ａ１４》・Ａ１３＋Ａ１４・《Ａ１３》）＋ＡＹ・ＩＮＤ・《ＡＢＫ３》・（《ＡＢＫ２》・《ＡＢＫ１》・Ａ１５＋《ＡＢＫ２》・ＡＢＫ１＋ＡＢＫ２・《ＡＢＫ１》・《Ａ１５》）・《Ａ１４》＋ＡＹ・《ＩＮＤ》・ＡＢＫ１・ＡＢＫ２・《ＡＢＫ３》・（《Ａ１５》・《Ａ１４》・Ａ１３＋Ａ１５・《Ａ１４》・《Ａ１３》）＋ＡＹ・ＩＮＤ・《ＡＢＫ３》・ＡＢＫ２・（《Ａ１５》・ＡＢＫ１＋Ａ１５・《ＡＢＫ１》）・（《Ａ１４》・《Ａ１３》＋Ａ１４・《Ａ１３》））

【００６０】（５）ＰＣＡＳ５，７＝（ＡＹ・《ＩＮＤ》・《ＡＢＫ３》・（ＡＢＫ１・《ＡＢＫ２》＋《ＡＢＫ１》・《ＡＢＫ２》）・（《Ａ１５》・Ａ１４・Ａ１３＋Ａ１５・《Ａ１４》・《Ａ１３》）＋ＡＹ・ＩＮＤ・《Ａ１５》）・Ａ１４＋ＡＹ・《ＩＮＤ》・ＡＢＫ１・ＡＢＫ２・《ＡＢＫ３》・（《Ａ１５》・Ａ１４）＋ＡＹ・ＩＮＤ・《ＡＢＫ３》・ＡＢＫ２・（《Ａ１５》−ＡＢＫ１＋Ａ１５・《ＡＢＫ１》）・（《Ａ１４》・Ａ１３＋Ａ１４・《Ａ１３》））

【００６１】実際には、これらのＲＯＭは、（式に示された《ＲＡＳ》信号と他の信号の影響を一時無視して）アドレス信号Ａ₁₀，Ａ₁₃，Ａ₁₄,Ａ₁₅に基づいてメモリ内のあらかじめ決められた行を選択するようにプログラムされている。

【００６２】《ＣＡＳ》ＲＯＭ１２７，１２８の出力は、レジスタ１３１に接続されている。レジスタ１３１は出力信号のエネーブリングを行う市販のレジスタ（部品番号Ｎｏ. ３７４）である。メモリ装置のアクセス中、種々の《ＣＡＳ》信号（《ＣＡＳ０》乃至《ＣＡＳ７》）は図６のメモリ装置に接続されて適切なメモリを選択する。ＣＡＳＲＯＭ１２７からのレジスタ１３１を経た信号ＵＳＥＬＢは、Ａバス又はＢバスのいずれかを選択する。この信号は図３のマルチプレクサ４３ａ，４３ｂに接続されている。

【００６３】通常の動作において、マルチプレクサ１３０はバンクスイッチング信号ＢＣＫＳＷ１乃至ＢＣＫＳＷ４を選択する。これら４つの信号（又はＡバスから４つの信号）は、入力の４つ（アドレス信号）をＲＯＭ１３２に供給する。このＲＯＭへの他の入力は、ＤＨＩＲＥＳ，ＺＰＡＧＥ，ＰＡ８，ＲＦＳＨ（リフレッシュ）、及び《ＡＹ》信号である。これらアドレス信号は、ＲＡＳ０，３；ＲＡＳ１，２；ＲＡＳ４，５；ＲＡＳ６，７信号を選択する。ＲＯＭ１３２は、次の４つの式を満たすようにプログラムされている。

【００６４】（６）ＰＲＡＳ０，３＝《ＡＹ》・（《ＤＨＩＲＥＳ》＋ＲＦＳＨ）＋（ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》））＋ＡＢＫ１・ＡＢＫ２・ＡＢＫ３）・ＡＹ

【００６５】（７）ＰＲＡＳ１，２＝《ＡＹ》・（ＤＨＩＲＥＳ＋ＲＦＳＨ）＋ＡＹ・（《ＡＢＫ１》・《ＡＢＫ２》・《ＡＢＫ３》・（ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・《ＰＡ１５》＋ＡＢＫ１・ＡＢＫ２・ＡＢＫ３）＋ＡＹ・《ＡＢＫ３》・（《ＡＢＫ１》・ＡＢＫ２・ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・ＰＡ１５＋ＡＢＫ１・ＡＢＫ２・（ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・《ＰＡ１５》）

【００６６】（８）ＰＲＡＳ４，５＝ＲＦＳＨ・《ＡＹ》＋ＡＹ・《ＡＢＫ２》・《ＡＢＫ３》・（《ＡＢＫ１》・ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・ＰＡ１５＋ＡＢＫ１・（ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・《ＰＡ１５》）

【００６７】（９）ＰＲＡＳ６，７＝ＲＦＳＨ・《ＡＹ》＋ＡＹ・《ＡＢＫ３》・（ＡＢＫ１・《ＡＢＫ２》・ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・ＰＡ１５＋《ＡＢＫ１》・ＡＢＫ２・（ＡＢＫ４・（ＺＰＡＧＥ・《ＰＡ８》）・《ＰＡ１５》）

【００６８】このように、バンクスイッチング信号は（ＲＯＭ１３２への他の入力信号とともに）、《ＣＡＳ》信号に関してメモリ装置のあらかじめ決められた行を選択する。

【００６９】ＲＯＭ１３２の出力信号は、ＮＡＮＤゲート１４２，１４３，１４４，１４５を介してメモリ装置に送られる。これらのゲートの他の入力端子はＲＡＳタイミング信号を受信する。このように、ゲート１４２乃至１４５はＲＯＭ１３２の出力をクロックして、図５及び図６に示すような《ＲＡＳ》信号を発生する。

【００７０】このコンピュータの特徴は、点線１４６で示した回路部分にある。ＡＮＤゲート１４８はその入力にＤＡ７，Ａ₁₂，Ｃ₃ 信号を受信する。ＮＯＲゲート１４９はゼロページ信号とＡ₁₅信号を受信する。ゲート１４９の出力は、ゲート１４８の１つの入力と、ＡＮＤゲート１５０の１つの入力とに接続されている。ゲート１４８の出力はゲート１５０の他の入力に信号を送り、この入力信号（ライン１５３）はマルチプレクサ１３０に接続した２つの制御信号のうちの１つである。さらにＡＮＤゲート１５０，１５１は、ＳＹＮＣ信号とφ₀ 信号を受信する。ゲート１５０，１５１の出力は、ＮＯＲゲート１５２に接続され、ＮＯＲゲート１５２の出力（ライン１５４）はマルチプレクサ１３０の他の制御端子に接続されている。

【００７１】ゲート１５０，１５１，１５２は、マルチプレクサ／レジスタ１３０（マルチプレクサ１３０は部品番号Ｎｏ. ３９９で、これはレジスタ／マルチプレクサである）用のクロックを形成する。これは低い４つの入力ラインを選択しマルチプレクサ１３０に送る。しかし、ゲート１５１に供給される同期信号により、マルチプレクサ１３０は、ＯＰコードがＣＰＵによりフエッチされるたびにバンクスイッチング信号を選択する。

【００７２】点線１４６内に示した回路の動作を理解するため、１６ビットの出力を供給する図６のメモリ装置について考えてみる。前述したように、あるディスプレイモードにおいて、ディスプレイするには１６ビット／ｍsec を必要とする。非ディスプレイモードにおいては、特にＣＰＵと作用し合うためには８ビットしか必要としない。ＣＰＵが間接アドレッシングモードにおいてメモリをアドレスする場合、Ａバスのデータは普通は使用されない。しかし、点線１４６の回路については、この“使用されない”データはマルチプレクサ１３０を介してバンクスイッチング信号の等価信号を供給するように使用される。

【００７３】ＣＰＵがアドレスのあらかじめ決められた範囲を選択する時は、マルチプレクサ１３０は、ＤＡ７が高くなっている限りＡバスからのバンクスイッチング信号と等価な信号を選択する。（これは、ゼロページとしてアドレススペース１８００乃至１ＦＦＦをアドレスする場合に生じる。）ライン１５３の信号が一旦高くなると、この信号はゲート１５０，１５１，１５２によりラッチされて、マルチプレクサ１３０はＡバスからの４つのビットを選択する（タイミング信号が高いと仮定する）。ＣＰＵからの次の基準信号がこの特定のアドレス範囲にない場合でも、マルチプレクサ１３０は、データバスからの４ビットにてラッチされたままである。しかし、ＳＹＮパルスが一旦低下すると（これはＯＰコードがフエッチされていることを表している）、ライン１５４の信号の電位は上昇し、マルチプレクサはバンクスイッチング信号にスイッチバックする。

【００７４】実際には、ＣＰＵがこの特定のアドレス範囲を選択する場合、（ＤＡ７が高いならば）メモリ内に記憶されたＤＡ０乃至ＤＡ３はリマッピングを生じ、すなわち、ＣＰＵからのアドレスはメモリの異なった部分をアクセスする。各ＯＰコードのフエッチにより、マッピングは自動的にバンクスイッチング信号に戻る。なお、リマッピングはＲＡＭ中に記憶されたビット（ＤＡφ乃至ＤＡ３）により制御される。このように、ＲＡＭ中に記憶されたリマッピング情報により、トグリングはバンクスイッチング信号又はＣＰＵからの信号を必要としないでメモリ装置の別々の部分間に生じる。これは、リマッピングにＣＰＵ時間を必要としないので、ＣＰＵの性能を高めるものである。さらに、これは簡単なルーツでプログラムすることができる。

【００７５】いくつかのプログラム言語について、データ及びプログラムをメモリ装置の別々の場所に分離することが望まれている。たとえば、１２８Ｋメモリは、プログラム用とデータ用の２つの６４Ｋメモリに分割することができる。スイッチングは、前述した回路とともにＣＰＵによりバンクスイッチング信号を発生することなく、これらメモリ部分間で行うことができる。この構成は、パスカルプログラム言語を使用する場合に特に有効である。

【００７６】〈ディスプレイサブシステム〉図１のディスプレイサブシステム４８は、Ａバス及びＢバスからのデータを受信してデータをビデオ信号に変換する。このビデオ信号は、標準ラスタ走査陰極線管ディスプレイにアルファニュメリックキャラクタ又は他の映像をディスプレイするのに使用する。このディスプレイサブシステム４８は、ライン１９７に標準ＮＴＳＣカラービデオ信号を、ライン１９８にビデオ黒及び白ビデオ信号（図８）を発生する。このディスプレイは、他の入力に加えて、同期化信号といくつかのクロッキング信号を受信する。簡単化のため、３．５７９５４５MHz の標準カラー基準信号はＣ３．５Ｍとしている。この周波数の２倍と、この周波数の４倍は、各々Ｃ７ＭとＣ14Ｍと示している。

【００７７】ディスプレイサブシステム４８の詳細を説明する前に、この実施例ディスプレイシステムを理解するため、従来のディスプレイシステムにつて説明する。米国特許第４，１３６，３５９号のビデオディスプレイシステムは、カリフォルニア州のＡｐｐｌｅＣｏｎｐｕｔｅｒ，Ｉｎｃ．製のコンピュータ、Ａｐｐｌｅ− IIとともに使用される。このシステムにおいて４ビットディジタルワードは並列にシフトレジスタにシフトされる。これらのワードは、シフトレジスタにおいて１４MHz で循環され、３．５MHz の成分を有する波形を形成する。図９のライン２０６において、ディジタルワード０００１をシフトレジスタに配置し、１４MH z のレートで循環すると仮定する。３．５MHz の成分を有する上記信号が、ライン２０６に示されている。この成分と３．５MHz 基準信号の位相関係は、ビデオ信号のカラーを決定する。この関係は、シフトレジスタ内の４ビットワードを変化することにより変化される。前述したように、信号１０００をレジスタに配置して循環すると、３．５MHz 成分の位相関係は茶色となり、この信号はライン２０８に示されちる。この従来技術では、輝度はライン２０６，２０８に示すような信号のＤＣ成分により決定されていた。

【００７８】図１のディスプレイサブシステム４８は４ビットワードを使用して、前述したシステムと類似した方法で、種々のカラー信号を発生する。図８において、カラー（１６個のカラー）を表す４ビットワードはライン１８０に送られる。（これらワードの発生は図７において説明する。）４ビットワードを循環するシフトレジスタを使用する代わりに、バス１８０の各ラインをマルチプレクサ２０５が順次選択することにより、前記結果を得ている。バス１８０の信号は、グレースケールで黒及び白ビデオ信号と輝度信号となる。

【００７９】バス１８０の４つのラインはマルチプレクサ２０５に接続され、このマルチプレクサはＣ７Ｍと《Ｃ３．５Ｍ》タイミング信号も受信する。これら２つのタイミング信号により、各４つのラインは順次選択されてライン１９１に接続される。（なお、バス１８０の各ラインの選択される順序は変化しない。）

【００８０】実際には、マルチプレクサはバス１８０からの並列信号を直列化するように動作する。説明上、バス１８０のディジタル信号を図８において１０００と仮定すると、ライン１９１の信号は１０００１０００・・・・となる。インバータ２０４の入力に接続されたマルチプレクサ２０５の出力には、バス１８０からの信号が別の順序で現れる。図示したように、インバータ２０４への入力は００１０００１０・・・・である。インバータにより反転した後は、ライン１９２の信号は１１０１１１０１・・・・となる。ライン１９１，１９２の信号は抵抗１９９，２００により加算される。この結果、波形は図９のライン２０９に示したＡＣ信号（非ＤＣ成分）となる。このように、上述した回路は、３．５MHz のカラー基準信号に対してあらかじめ決められた位相関係を有する彩度信号を発生する。バス１８０の信号を変化することにより変化するこの位相関係は、ライン１９７のビデオ信号の色を決定する。

【００８１】前述した従来技術において、カラー信号のＤＣ成分は輝度を決定する。バス１８０の信号は、トランジスタ１９５のベースに接続され、この信号は抵抗１９９，２００からのＡＣ信号と、バス１８０の信号とにより決定される輝度レベルとから成っている。《Ｃ３．５Ｍ》信号とともにトランジスタ１９５へのこれら入力は、前述した従来システムと比べると優れた特性のＮＴＳＣカラー信号をライン１９７に発生する。

【００８２】バス１８０の信号が全部バイナリ１か又は全部バイナリ０の場合がある。このような場合、抵抗１９９，２００からのＡＣ成分はなく（無カラー信号）、ライン１９７の信号は黒又は白である。

【００８３】さらにバス１８０のラインは、抵抗を介してトランジスタ１９６のベースに接続されている。これらの抵抗は各々は、異なった抵抗値を有し、バイナリ信号に “重み”をみつける。この“重み付け”は非カラーディスプレイにおいて使用して黒及び白のみのディスプレイに対して“灰色”の明度を与える。バス１８０のバイナリ信号はトランジスタ１９６を駆動して、ライン１９８にビデオ信号を提供する。これら同じ５つの信号の重み付けした合計によりＲＧＢを発生する。

【００８４】図７において、メモリ装置からのデータは、Ａバス及びＢバスを介してそれぞれレジスタ１５９，１５８に送られる。これらレジスタは、１MHz のクロッキング信号とその補信号とによりクロックされ、０．５ｍsec 毎に８ビットワードの順次転送を行う。後述するように、あるディスプレイモードにおいては、データは２MHz レートで転送され、又他のディスプレイモードにおいては１MHz のレートで転送される。

【００８５】レジスタ１５８，１５９は、８ラインのディスプレイバス１６０に接続している。このディスプレイバスは、データをレジスタ１６４，１７３に転送し、アドレスをメモリ１６２に転送する。レジスタ１６４，１７３とメモリ１６２は、特定のディスプレイモードにおいてエネーブルされている。

【００８６】この実施例において、キャラクタメモリ１６２は、アルファニュメリックキャラクタを表すパターンを記憶するランダムアクセスメモリである。コンピュータがパワーアップする毎に、キャラクタ情報は初期設定期間において、ＲＯＭ５０からキャラクタメモリ１６２に転送される。キャラクタディスプレイモードにおいて、ディスプレイバス１６０からの信号は、キャラクタメモリ１６２内に記憶された特定のアルファニュメリックキャラクタを識別するアドレスである。垂直カウンタ信号Ｖ_A ，Ｖ_B ，Ｖ_C （図４の加算器１２１に関して前述している）は、ディスプレイすべき各キャラクタの特定ラインを識別する。このように、各キャラクタを表すディジタル信号の発生は、普通の方法で行われる。各キャラクタの各ライン（メモリ出力）を表す７ビット信号は、シフトレジスタ１６７に送られる。図示してはいないタイミング信号により、レジスタ１６４又はキャラクタメモリ１６２のいずれかが選択され、シフトレジスタ１６７は、Ａバス及びＢバスからのデータ又は、メモリ１６２からのアルファニュメリックキャラクタ情報を受信する。

【００８７】メモリ１６２又はレジスタ１６４からの７ビット情報は、ディスプレイモードに従って、シフトレジスタ１６７により７MHz レート又は１４MHz レートのいずれかで直列化される。この直列化データは、ライン１８５によりマルチプレクサ１６９のピン２，４に送られる。このデータを反転した信号は、マルチプレクサ１６９のピン３に送られる。ライン１８５は又、マルチプレクサ１６６とレジスタ１７０（入力１）に接続されている。

【００８８】レジスタ１７０の出力１（ライン１８６）は、マルチプレクサ１６９のピン１とレジスタ１７０（入力２）とマルチプレクサ１６６とに接続している。レジスタ１７０の出力２（ライン１８７）は、レジスタ１７０の入力３とマルチプレクサ１６６に接続されている。レジスタ１７０の出力３（ライン１８８）はマルチプレクサ１６６に３番目の入力を供給している。レジスタ１７０の入力４は、マルチプレクサ１６９の出力（ライン１８９）を受信する。レジスタ１７０の出力４（ライン１９０）は、マルチプレクサ１７１に１つの制御信号を供給する。

【００８９】マルチプレクサ１７１は、バス１８３の４ライン又はバス１８４の４ラインのいずれかを選択する。マルチプレクサ１７１の出力すなわちバス１８０は、図８において述べた４ビット信号を供給する。高解像度ディスプレイモード（ＡＨＩＲＥＳ）の一つにおいて、マルチプレクサ１７１は、ゲート１７８の出力からのタイミング信号により制御される。

【００９０】マルチプレクサ１６６は、バス１８１又はバス１８２のラインを選択する。このマルチプレクサの出力は、バス１８４に信号を供給する。ほとんどのＡＨＩＲＥＳディスプレイモードにおいて、マルチプレクサ１６６はバス１８１を選択する。このように、代表的にはマルチプレクサ１７１はバス１７４からの信号を受信する。

【００９１】マルチプレクサ１７１によりバス１８０に送られた信号は、ほとんどのモードにおいて、ライン１９０の直列化により制御される。この直列化信号は、Ｃ７Ｍ又はＣ14Ｍのクロッキング信号と同期している。前述したようにバス１８０の並列ディジタル信号を“スピニング”する図８のマルチプレクサ２０５は、マルチプレクサ１７１と同期して動作する。以下に述べる別の場合を除いて、たとえばマルチプレクサ１７１がすべてバイナリ１及び０をバス１８０に供給する場合、ライン１９１の信号は１又は０となると仮定する。又、このような状態において、ライン１９２の信号は全てバイナリ０又は１であり、トランジスタ１９５のベースにはＡＣ信号は供給されない。しかし、実際には、マルチプレクサ２０５によるバス１８０からの信号のサンプリングと比較すると、マルチプレクサ１７１のクロッキング間には“位相”差がある。従ってバス１８０が全てバイナリ１となる場合でもトランジスタ１９５のゲートに第１の一定のＡＣ信号が、バス１８０が全部バイナリ０の場合には第２の一定のＡＣ信号が供給される。このように、本明細書において、“黒”又は“白”信号が発生したと言う場合は、２つの一定カラーがカラーディスプレイに生ずることになる。真の黒及び白を望む場合、カラーバースト信号を介してカラー抑制を行う。

【００９２】図７の回路は、図８の回路とともに、いくつかの異なったディスプレイモードに適用できる。これらモードの第１モードは、水平ライン当たり４０キャラクタ（又はスペース）から成るディスプレイを供給する。これは、８ビット／MHz データレート又はメモリが送ることのできるデータレートの半分のレートを必要とする。このモードにおいて、データは他の各０．５μsec 期間にＡバスからロードされる。（このモードにおいてはＢバスは使用されない。）このデータはキャラクタメモリ１６２をアドレスし、かつ信号Ｖ_A ，Ｖ_B ，Ｖ_C とともにシフトレジスタ１６７に適当なキャラクタライン（７ビット）を供給する。又このモードにおいて、レジスタ１６４，１７３はディスエーブルとなっている。このモードにおいてシフトレジスタ１６７は、７MHz のデータレートでデータをシフトする。（《ＣＨ８０》は高く、ゲート１７５からの７MHz 信号はシフトレジスタ１６７を制御する。）マルチプレクサ１６９がピン４を選択するので、各７ビット信号は、ライン１８５に直列にシフトされ、続いてライン１８９に送られる。データはレジスタ１７０によりライン１９０にシフトされる。ライン１９０の直列バイナリ信号はバス１８３又は１８４の選択を行う。

【００９３】このモードにおいて、バス１８３の４つのラインは＋Ｖに接続されている（レジスタ１７３はディスエーブルとなっている）。従ってバス１８３は、４つのバイナリ１を選択することとなる。バス１８４は、バス１８１を経て４つのバイナリ０を選択することとなる。このように、ライン１９０の直列バイナリ信号は、バス１８０に全てバイナリ１又は全てバイナリ０を供給する。前述したように、図８の回路は、ライン当り４０キャラクタで黒及び白ディスプレイを行う。

【００９４】反転及びフラッシングタイミング装置１７２が選択されると、シフトレジスタ１６７がロードされる毎に、マルチプレクサ１６９はピン３と４間でシフトする。これにより、キャラクタは、黒い背景の白キャラクタから白い背景の黒キャラクタへと変化する。

【００９５】ライン当り８０キャラクタのディスプレイモードにおいて、レジスタ１５８，１５９は各々連続する０．５μsec 期間中にロードされる。（これは前述した２ MHz のサイクルレートを用いている。）シフトレジスタ１６７は、メモリ１６２からのキャラクタデータを１４MHz のレートでシフトする。１４MHz レートの直列化信号は、レジスタ１７０によりシフトされ、又前述したように再びマルチプレクサ１７１を制御する。（レジスタ１７０は常に１４MHz レートでクロックされる。）フラッシングは前述したように行われる。

【００９６】他のアルファニュメリックキャラクタディスプレイモードにおいて、各キャラクタの背景は、ある一色でキャラクタ自身（前景）は他の色になっている。このモードは、ライン当り４０キャラクタである。キャラクタ識別（ＲＡＭ１６２のアドレス）は、Ａバスにより１MHz の周波数でレジスタ１５９に供給される。カラー情報（背景カラー及び前景カラー）は、Ｂバスにより２つの４ビットワードとしてレジスタ１５８に供給される。前述した方法で、レジスタ１５９からのアドレスは、メモリ１６２から適当なキャラクタを選択し、かつこの情報をシフトレジスタ１６７に供給する。Ｂバスからのカラー情報はレジスタ１７３に転送される。

【００９７】説明のため、背景としての“赤”を識別する４ビットは、（レジスタ１７３とマルチプレクサ１６６から）バス１８４に、一方前景としての“青”を表す４ビットはバス１８３に供給されると仮定する。（レジスタ１７３がエネーブルとなっている場合、レジスタからの信号はバイナリ１とバイナリ０を打ち消し、そうでない場合バイナリ０とバイナリ１はバス１７４のラインに現れる。）ライン１９０のキャラクタ自身を表す直列バイナリ信号は、キャラクタ自身としてバス１８３からの“青”又は背景としてバス１８４から“赤”を選択する。これらカラーを表すディジタル信号は、バス１８０に転送され、図８の回路にカラーデータを供給する。黒及び白ディスプレイにおいて、図８のトランジスタ１９６に伴った“重み付け”回路により“グレー”スケールが与えられる。さらに、マルチプレクサ１６９は、タイミング装置１７２によりライン１８５の信号とその反転信号を交換し、従って前景及び背景カラーの交換が行われる。

【００９８】高解像度グラフィックモードにおいて、キャラクタメモリ１６２は使用されず、メモリからのデータは、ディスプレイにパターン情報を直接供給する。これは、新しいデータをディスプレイの各ラインごとに必要とするので、主メモリ内からのデータを更にマッピングする必要がある。（キャラクタがディスプレイされている時、キャラクタメモリ１６２は各キャラクタ行の８ラインに要する異なった信号を供給する。）これら高解像度モードにおいて、レジスタ１６４はエネーブルとなり、キャラクタはディスエーブルとなる。このように、Ａバス及びＢバスからのデータは、シフトレジスタ１６７にシフトされる。これらモードにおいて、マルチプレクサ１６９への“ＨＲＥＳ”信号によりこのマルチプレクサはピン１及び２のいずれかを選択する。ピン２は、シフトレジスタ１６７からの直接信号を供給し、一方ピン１の信号は、Ｃ14Ｍ信号の一期間により遅延されたライン１８６の信号である。この遅延は、レジスタ１７０がＣ14Ｍでクロックされているので、入力２からレジスタ１７０を介して出力２に進む過程で生じる。

【００９９】第１グラフィックモードにおいては、ディスプレイバス１６０からのデータは、７ビット／MHz のレートでシフトレジスタ１６７にロードされる。ライン１８５のデータは直列化され、かつキャラクタをディスプレイする前述した方法で、マルチプレクサ１７１を介して全部バイナリ１及び全部バイナリ０の選択を制御する。なお、前述したように、本実施例においてカラー抑制を使用していなければ、黒及び白のディスプレイではなく、２色のディスプレイとなる。ディスプレイバスのライン１４０に高ビットがある場合には、反転及びフラッシングタイミング装置１７２によりマルチプレクサ１６９はピン１及び２の相互交換を行う。このスイッチングは１MHz で行い、かつライン１９０でマルチプレクサ１７１に送られるデータの他の７ビット毎に位相シフトを行う。これによりデータの他の７ビット毎に別の色がディスプレイ上に発生する。

【０１００】前述したグラフィックモードにおいて、シフトレジスタ１６１が７MHz レートでシフトする場合、各期間中にビットがバス１６０に送られる。特に、ライン当り４０キャラクタモードにおける異なった背景及び前景カラーの場合、２つの４ビットカラーワードが１MHz のレートでレジスタ１７３にシフトされる。よって、マルチプレクサ１７１は、バス１８３と１８４の２つのあらかじめ決められたカラーのいずれかを選択する。なお、これらカラーを、１MHz のレートで変化することもできる。

【０１０１】付加カラーモード“ＡＨＩＲＥＳ”において、マルチプレクサ１７１は、ゲート１７６，１７７，１７８の制御のもとで動作する。実際には、マルチプレクサ１７１はバス１８４を選択し、かつＣ14Ｍクロックの４つのサイクル毎にこのバスの信号をラッチする。データはレジスタ１６７がＣ14Ｍ信号の制御のもとで動作する０．５μsec毎に、Ａバス及びＢバスからのシフトレジスタ１６７にシフトされる。ライン１８５の各データビットは最初ライン１８６に、次にライン１８７に、最終的にライン１８８にシフトされる。これらラインはマルチプレクサ１６６を介してマルチプレクサ１７１に接続される。このマルチプレクサ１６６は、“ＡＨＩＲＥＳ”が高いのでバス１８２を選択する。実際、４ビットカラーワードは直列化されてライン１８５に送られ、続いてバス１８２で並列化される。マルチプレクサ１７１は、Ｃ14Ｍ信号の４サイクル毎にバス１８４の信号をラッチするので、バス１８０に新しいカラーワードが３．５MHz レートで生じる。よって１４０×１９２のカラーブロックでディスプレイされる。各ブロックは１６色のいずれの色でもよい。

【０１０２】一般にカラー抑制を伴う最後のディスプレイモードにおいて、データは、１４ビット／MHz のレートでディスプレイバスからシフトレジスタ１６７にシフトされる。ライン１８５のデータは直列化され、かつマルチプレクサ１７１による全部バイナリ１又は０の選択を制御する。これによりシステムに対して最高解像度のグラフィックディスプレイを供給する。

【０１０３】以上のビデオディスプレイ能力を有するマイクロコンピュータは、市販されている装置から製造できる。なおＡｐｐｌｅ−IIコンピュータを動作させる多くのプログラムは、前述したコンピュータにおいて使用することができる。

【図面の簡単な説明】

【図１】本考案のマイクロコンピュータの主要構造及び
サブシステムを表したブロック図である。

【図２】アドレスバスとこのアドレスバスに関連した論
理回路を示した回路図である。

【図３】データバスと、このデータバスとメモリバス
（Ａバス及びＢバス）、ブートスラップリードオンリー
メモリ、入力／出力部分との相互接続を示した回路図で
ある。

【図４】アドレスバスからのアドレス信号とディスプレ
イカウンタ信号間の選択を行う回路図である。

【図５】メモリ装置用の種々の“選択”信号の発生を示
した回路図である。

【図６】ランダムアクセスメモリと、このメモリとデー
タバスとメモリ出力バスとの相互接続を表した回路図で
ある。

【図７】ビデオディスプレイに使用するディジタル信号
を発生するための回路図である。

【図８】ディジタル信号からアナログビデオ信号に変換
するのに使用する回路図である。

【図９】図８の回路と従来回路を説明するのに使用する
いくつかの波形図である。

【符号の説明】

４３，４７マルチプレクサ４８ディスプレイサブシステム５０ＲＯＭ５２Ｚレジスタ５８カウンタ５９アドレス制御装置６０ＲＡＭ６５ＣＰＵ９９，１０３バッファ１１６，１１７，１１８，１１９，１２０マルチプレ
クサ１１４，１２１加算器１３１レジスタ１０６メモリ１５８，１５９，１６４，１６７，１７０，１７３レ
ジスタ１６２キャラクタメモリ１６６，１６９，１７１，２０５マルチプレクサ

Claims

【実用新案登録請求の範囲】

【請求項１】ディスプレイ用ビームにより走査されて
いる水平ラインを示す垂直カウントを与えるディジタル
カウンタが含まれているラスタ走査のディスプレイ装置
とともに使用するディジタルコンピュータにおいて、キ
ャラクタの行のディスプレイ用データを与えるためのメ
モリに結合されていてディスプレイされるキャラクタの
スクロールをするアドレス装置であって、第１および第２の入力端子を有する加算器にして、その
出力により前記メモリのアドレス信号の一部を与え、前
記第１に入力端子が前記垂直カウントの下位のビットを
受けるように結合されている加算器を備え、この加算器の前記第２の入力端子には、周期的に繰返さ
れる一連のディジタル数にして、その最大値が前記キャ
ラクタの各行を構成する走査ラインの数に等しく、前記
ディジタルコンピュータから発生されてディスプレイさ
れるフレームごとにインクリメントされるディジタル数
が、前記コンピュータにより与えられ、もって、前記メモリ内の最小のデータの移動で前記ディ
スプレイ装置上のキャラクタがスクロールされることを
特徴とするアドレス装置。