JPH06324090A - コンパレータ - Google Patents
コンパレータInfo
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- JPH06324090A JPH06324090A JP5111823A JP11182393A JPH06324090A JP H06324090 A JPH06324090 A JP H06324090A JP 5111823 A JP5111823 A JP 5111823A JP 11182393 A JP11182393 A JP 11182393A JP H06324090 A JPH06324090 A JP H06324090A
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- JP
- Japan
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- mos transistor
- comparator
- input
- back gate
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- Measurement Of Current Or Voltage (AREA)
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Abstract
(57)【要約】
【目的】 コンパレータにヒステリシス特性を付与する
ことで、その誤動作を低減する。 【構成】 ＭＯＳトランジスタＭ１〜Ｍ６で構成される
従来のコンパレータ中の入力ＭＯＳトランジスタＭ３，
Ｍ４の各々のバックゲートに、比較結果を表わす出力電
圧Ｖ0 を帰還する。Ｖ1 側の入力ＭＯＳトランジスタＭ
３のバックゲートには、ＭＯＳトランジスタＭ１１，Ｍ
１２で構成されるインバータ及びＭＯＳトランジスタＭ
１３，Ｍ１４，Ｍ１５，Ｍ１６で構成されるソースフォ
ロアを介して、Ｖ0 を逆相で帰還する。Ｖ2 側の入力Ｍ
ＯＳトランジスタＭ４のバックゲートには、Ｍ７，Ｍ
８，Ｍ９，Ｍ１０で構成されるソースフォロアを介して
Ｖ0 を同相で帰還する。
ことで、その誤動作を低減する。 【構成】 ＭＯＳトランジスタＭ１〜Ｍ６で構成される
従来のコンパレータ中の入力ＭＯＳトランジスタＭ３，
Ｍ４の各々のバックゲートに、比較結果を表わす出力電
圧Ｖ0 を帰還する。Ｖ1 側の入力ＭＯＳトランジスタＭ
３のバックゲートには、ＭＯＳトランジスタＭ１１，Ｍ
１２で構成されるインバータ及びＭＯＳトランジスタＭ
１３，Ｍ１４，Ｍ１５，Ｍ１６で構成されるソースフォ
ロアを介して、Ｖ0 を逆相で帰還する。Ｖ2 側の入力Ｍ
ＯＳトランジスタＭ４のバックゲートには、Ｍ７，Ｍ
８，Ｍ９，Ｍ１０で構成されるソースフォロアを介して
Ｖ0 を同相で帰還する。
Description
【０００１】
【産業上の利用分野】本発明は電子、通信分野などで利
用されるＭＯＳトランジスタを用いたコンパレータに関
するものである。
用されるＭＯＳトランジスタを用いたコンパレータに関
するものである。
【０００２】
【従来の技術】近年、電子分野などにおいて、ＭＯＳト
ランジスタを用いたコンパレータが必要とされるように
なってきた。
ランジスタを用いたコンパレータが必要とされるように
なってきた。
【０００３】以下、従来のＭＯＳトランジスタを用いた
コンパレータについて説明する。図４は従来のＭＯＳト
ランジスタを用いたコンパレータの構成例を示す図であ
り、Ｍ１，Ｍ２は同タイプのＭＯＳトランジスタ、Ｍ
３，Ｍ４はＭ１，Ｍ２とは異種のタイプの入力ＭＯＳト
ランジスタ、Ｍ５，Ｍ６は出力ＭＯＳトランジスタであ
る。ＶDDは電源端子、Ｖ1 ，Ｖ2 は入力端子、Ｖ0 は出
力端子、Ｉ0 は電流源である。
コンパレータについて説明する。図４は従来のＭＯＳト
ランジスタを用いたコンパレータの構成例を示す図であ
り、Ｍ１，Ｍ２は同タイプのＭＯＳトランジスタ、Ｍ
３，Ｍ４はＭ１，Ｍ２とは異種のタイプの入力ＭＯＳト
ランジスタ、Ｍ５，Ｍ６は出力ＭＯＳトランジスタであ
る。ＶDDは電源端子、Ｖ1 ，Ｖ2 は入力端子、Ｖ0 は出
力端子、Ｉ0 は電流源である。
【０００４】以上のように構成されたＭＯＳトランジス
タを用いたコンパレータについて、以下その動作を説明
する。
タを用いたコンパレータについて、以下その動作を説明
する。
【０００５】まず電源端子ＶDDに電圧が印加されると、
入力ＭＯＳトランジスタＭ３，Ｍ４は飽和領域で動作
し、Ｍ３に流れる電流Ｉ1 と、Ｍ４に流れる電流Ｉ2 と
が現れる。この例においては、 Ｉ1 ＝Ｋ（Ｖ1 −ＶS −ＶT0）2 Ｉ2 ＝Ｋ（Ｖ2 −ＶS −ＶT0）2 Ｉ1 ＋Ｉ2 ＝Ｉ0 となる。
入力ＭＯＳトランジスタＭ３，Ｍ４は飽和領域で動作
し、Ｍ３に流れる電流Ｉ1 と、Ｍ４に流れる電流Ｉ2 と
が現れる。この例においては、 Ｉ1 ＝Ｋ（Ｖ1 −ＶS −ＶT0）2 Ｉ2 ＝Ｋ（Ｖ2 −ＶS −ＶT0）2 Ｉ1 ＋Ｉ2 ＝Ｉ0 となる。
【０００６】ここで、ＶS はソース電圧、ＶT0はしきい
値電圧である。Ｋは、ＭＯＳトランジスタの特性を表わ
す比例定数で利得因子と呼ばれ、 Ｋ＝（μn Ｃox）／２・（Ｗ／Ｌ′） である。ただし、μn は電子の移動度、Ｃoxは酸化膜容
量、Ｗはゲート幅、Ｌ′は実効ゲート長である。
値電圧である。Ｋは、ＭＯＳトランジスタの特性を表わ
す比例定数で利得因子と呼ばれ、 Ｋ＝（μn Ｃox）／２・（Ｗ／Ｌ′） である。ただし、μn は電子の移動度、Ｃoxは酸化膜容
量、Ｗはゲート幅、Ｌ′は実効ゲート長である。
【０００７】また、Ｖ1 ＞Ｖ2 のときＩ1 ＞Ｉ2 とな
り、Ｖ0 はＬｏｗ出力となる。一方、Ｖ1 ＜Ｖ2 のとき
Ｉ1 ＜Ｉ2 となり、Ｖ0 はＨｉｇｈ出力となる。この
際、ＭＯＳトランジスタＭ１，Ｍ２はカレントミラー比
１で動作するので、入力ＭＯＳトランジスタＭ３，Ｍ４
の電流特性値が重要である。これらの入力ＭＯＳトラン
ジスタＭ３，Ｍ４に現れる電流Ｉ1 ，Ｉ2 は、ＶS を消
去すると、 Ｉ1 ＝Ｉ0 ／２＋Ｋ（Ｖ1 −Ｖ2 ）／２ ・（２Ｉ0 ／Ｋ−（Ｖ1 −Ｖ2 ）2 ）1/2 Ｉ2 ＝Ｉ0 ／２−Ｋ（Ｖ1 −Ｖ2 ）／２ ・（２Ｉ0 ／Ｋ−（Ｖ1 −Ｖ2 ）2 ）1/2 となる。
り、Ｖ0 はＬｏｗ出力となる。一方、Ｖ1 ＜Ｖ2 のとき
Ｉ1 ＜Ｉ2 となり、Ｖ0 はＨｉｇｈ出力となる。この
際、ＭＯＳトランジスタＭ１，Ｍ２はカレントミラー比
１で動作するので、入力ＭＯＳトランジスタＭ３，Ｍ４
の電流特性値が重要である。これらの入力ＭＯＳトラン
ジスタＭ３，Ｍ４に現れる電流Ｉ1 ，Ｉ2 は、ＶS を消
去すると、 Ｉ1 ＝Ｉ0 ／２＋Ｋ（Ｖ1 −Ｖ2 ）／２ ・（２Ｉ0 ／Ｋ−（Ｖ1 −Ｖ2 ）2 ）1/2 Ｉ2 ＝Ｉ0 ／２−Ｋ（Ｖ1 −Ｖ2 ）／２ ・（２Ｉ0 ／Ｋ−（Ｖ1 −Ｖ2 ）2 ）1/2 となる。
【０００８】
【発明が解決しようとする課題】上記従来のコンパレー
タの構成は、入力電圧がＶ1 ＝Ｖ2 のときにノイズに弱
く誤動作を起こすという欠点を有していた。
タの構成は、入力電圧がＶ1 ＝Ｖ2 のときにノイズに弱
く誤動作を起こすという欠点を有していた。
【０００９】本発明は上記従来の問題点を解決するもの
で、ＭＯＳトランジスタ特性（バックゲート効果）を利
用することでヒステリシス特性を持ったコンパレータを
提供することを目的とする。
で、ＭＯＳトランジスタ特性（バックゲート効果）を利
用することでヒステリシス特性を持ったコンパレータを
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明のコンパレータは、従来のＭＯＳトランジスタ
を用いたコンパレータの出力ＭＯＳトランジスタに電圧
フォロアを接続し、該電圧フォロアを介して比較結果を
表わす出力電圧を入力ＭＯＳトランジスタのバックゲー
トに帰還することによりヒステリシス特性を実現したも
のである。
に本発明のコンパレータは、従来のＭＯＳトランジスタ
を用いたコンパレータの出力ＭＯＳトランジスタに電圧
フォロアを接続し、該電圧フォロアを介して比較結果を
表わす出力電圧を入力ＭＯＳトランジスタのバックゲー
トに帰還することによりヒステリシス特性を実現したも
のである。
【００１１】
【作用】本発明によれば、入力ＭＯＳトランジスタのバ
ックゲートへの帰還によりヒステリシス特性を実現した
ので、コンパレータの誤動作が低減される。
ックゲートへの帰還によりヒステリシス特性を実現した
ので、コンパレータの誤動作が低減される。
【００１２】
【実施例】以下、本発明に係る３つの実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１３】（実施例１）図１は、本発明の第１の実施
例に係るＭＯＳトランジスタを用いたコンパレータの構
成を示す図であって、ソースフォロアを介してＶ2 側の
入力ＭＯＳトランジスタＭ４のバックゲートに出力電圧
を帰還したものである。図１において、Ｍ７，Ｍ８，Ｍ
９，Ｍ１０は帰還用のソースフォロアを構成するように
付加されたＭＯＳトランジスタである。また、出力端子
Ｖ0 に加えて、これとは逆相の他の出力端子が引き出さ
れている。
例に係るＭＯＳトランジスタを用いたコンパレータの構
成を示す図であって、ソースフォロアを介してＶ2 側の
入力ＭＯＳトランジスタＭ４のバックゲートに出力電圧
を帰還したものである。図１において、Ｍ７，Ｍ８，Ｍ
９，Ｍ１０は帰還用のソースフォロアを構成するように
付加されたＭＯＳトランジスタである。また、出力端子
Ｖ0 に加えて、これとは逆相の他の出力端子が引き出さ
れている。
【００１４】図１の構成を持つコンパレータの動作を説
明する。まず、Ｖ1 とＶ2 との大小関係に応じてＶ0 が
Ｌｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコン
パレータの場合と同様である。ただし、Ｖ1 側の入力Ｍ
ＯＳトランジスタＭ３のバックゲートをソース電位と
し、Ｖ2 側の入力ＭＯＳトランジスタＭ４のバックゲー
トにＶ0 を帰還する。したがって、図１に示す実施例に
おいては、 Ｉ1 ＝Ｋ（Ｖ1 −ＶS −ＶT0）2 Ｉ2 ＝Ｋ（Ｖ2 −ＶS −ＶT ）2 Ｉ1 ＋Ｉ2 ＝Ｉ0 ＶT ＝ＶTi（（１＋（ＶS −Ｖsub ）／φ）1/2 ）＋Ｖ
FB となる。
明する。まず、Ｖ1 とＶ2 との大小関係に応じてＶ0 が
Ｌｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコン
パレータの場合と同様である。ただし、Ｖ1 側の入力Ｍ
ＯＳトランジスタＭ３のバックゲートをソース電位と
し、Ｖ2 側の入力ＭＯＳトランジスタＭ４のバックゲー
トにＶ0 を帰還する。したがって、図１に示す実施例に
おいては、 Ｉ1 ＝Ｋ（Ｖ1 −ＶS −ＶT0）2 Ｉ2 ＝Ｋ（Ｖ2 −ＶS −ＶT ）2 Ｉ1 ＋Ｉ2 ＝Ｉ0 ＶT ＝ＶTi（（１＋（ＶS −Ｖsub ）／φ）1/2 ）＋Ｖ
FB となる。
【００１５】ただし、Ｖsub はバックゲート電圧、ＶT
はしきい値電圧である。ＶT はＶS及びＶsub の関数で
あり、特にＶS ＝Ｖsub のときのＶT がＶT0である。ま
た、ＶTiは理想状態でのしきい値電圧、φはビルトイン
電圧、ＶFBはフラットバンド電圧である。
はしきい値電圧である。ＶT はＶS及びＶsub の関数で
あり、特にＶS ＝Ｖsub のときのＶT がＶT0である。ま
た、ＶTiは理想状態でのしきい値電圧、φはビルトイン
電圧、ＶFBはフラットバンド電圧である。
【００１６】ノイズ対策が必要なＩ1 ＝Ｉ2 の条件を満
たす場合のＶ1 −Ｖ2 を求める。
たす場合のＶ1 −Ｖ2 を求める。
【００１７】Ｖ1 −Ｖ2 ＝ＶT0−ＶT ＶT0＝ＶTi＋ＶFB であるから、 Ｖ1 −Ｖ2 ＝ＶTi（１−（１＋（ＶS −Ｖsub ）／φ）
1/2 ） である。
1/2 ） である。
【００１８】例えばＶDD＝５Ｖ、Ｖ1 ＝２．５Ｖ、ＶTi
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub ）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2 、
Ｉ0＝１２５μＡのもとでＩ1 ＝Ｉ2 のとき、 ＶS ＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0 がＬｏｗの場合とＨｉｇｈの場合
との２通りについて、Ｖsub 、ＶT 及びＶ1 −Ｖ2 を考
察する。
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub ）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2 、
Ｉ0＝１２５μＡのもとでＩ1 ＝Ｉ2 のとき、 ＶS ＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0 がＬｏｗの場合とＨｉｇｈの場合
との２通りについて、Ｖsub 、ＶT 及びＶ1 −Ｖ2 を考
察する。
【００１９】Ｖ0 がＬｏｗ出力の場合、つまりＶ2 側の
入力ＭＯＳトランジスタＭ４においてＶsub ＝０Ｖのと
きにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2 とを求めると、
ヒステリシス幅は、 ＶT ＝１．１２３Ｖ Ｖ1 −Ｖ2 ＝−１２３ｍＶ となる。
入力ＭＯＳトランジスタＭ４においてＶsub ＝０Ｖのと
きにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2 とを求めると、
ヒステリシス幅は、 ＶT ＝１．１２３Ｖ Ｖ1 −Ｖ2 ＝−１２３ｍＶ となる。
【００２０】逆にＶ0 がＨｉｇｈ出力の場合、つまりＶ
2 側の入力ＭＯＳトランジスタＭ４においてＶsub ＝
１．２５ＶのときにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2
とを求めると、ヒステリシス幅は、 ＶT ＝０．８９７Ｖ Ｖ1 −Ｖ2 ＝１０３ｍＶ となる。
2 側の入力ＭＯＳトランジスタＭ４においてＶsub ＝
１．２５ＶのときにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2
とを求めると、ヒステリシス幅は、 ＶT ＝０．８９７Ｖ Ｖ1 −Ｖ2 ＝１０３ｍＶ となる。
【００２１】以上のとおり、本実施例によれば、Ｖ2 側
の入力ＭＯＳトランジスタＭ４のバックゲートに出力電
圧を同相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
の入力ＭＯＳトランジスタＭ４のバックゲートに出力電
圧を同相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
【００２２】（実施例２）図２は、本発明の第２の実施
例に係るＭＯＳトランジスタを用いたコンパレータの構
成を示す図であって、ソースフォロアを介してＶ1 側の
入力ＭＯＳトランジスタＭ３のバックゲートに出力電圧
を帰還したものである。図２において、Ｍ１１，Ｍ１２
はインバータを構成するように出力端子Ｖ0 に付加され
たＭＯＳトランジスタであり、Ｍ１３，Ｍ１４，Ｍ１
５，Ｍ１６は帰還用のソースフォロアを構成するように
付加されたＭＯＳトランジスタである。また、出力端子
Ｖ0 に加えて、これとは逆相の他の出力端子が引き出さ
れている。
例に係るＭＯＳトランジスタを用いたコンパレータの構
成を示す図であって、ソースフォロアを介してＶ1 側の
入力ＭＯＳトランジスタＭ３のバックゲートに出力電圧
を帰還したものである。図２において、Ｍ１１，Ｍ１２
はインバータを構成するように出力端子Ｖ0 に付加され
たＭＯＳトランジスタであり、Ｍ１３，Ｍ１４，Ｍ１
５，Ｍ１６は帰還用のソースフォロアを構成するように
付加されたＭＯＳトランジスタである。また、出力端子
Ｖ0 に加えて、これとは逆相の他の出力端子が引き出さ
れている。
【００２３】図２の構成を持つコンパレータの動作を説
明する。まず、Ｖ1 とＶ2 との大小関係に応じてＶ0 が
Ｌｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコン
パレータの場合と同様である。ただし、Ｖ2 側の入力Ｍ
ＯＳトランジスタＭ４のバックゲートをソース電位と
し、Ｖ1 側の入力ＭＯＳトランジスタＭ３のバックゲー
トにＶ0 を反転させた電圧を帰還する。したがって、図
２に示す実施例においては、 Ｉ1 ＝Ｋ（Ｖ1 −ＶS −ＶT ）2 Ｉ2 ＝Ｋ（Ｖ2 −ＶS −ＶT0）2 Ｉ1 ＋Ｉ2 ＝Ｉ0 ＶT ＝ＶTi（（１＋（ＶS −Ｖsub ）／φ）1/2 ）＋Ｖ
FB となる。
明する。まず、Ｖ1 とＶ2 との大小関係に応じてＶ0 が
Ｌｏｗ又はＨｉｇｈ出力となる基本動作は、図４のコン
パレータの場合と同様である。ただし、Ｖ2 側の入力Ｍ
ＯＳトランジスタＭ４のバックゲートをソース電位と
し、Ｖ1 側の入力ＭＯＳトランジスタＭ３のバックゲー
トにＶ0 を反転させた電圧を帰還する。したがって、図
２に示す実施例においては、 Ｉ1 ＝Ｋ（Ｖ1 −ＶS −ＶT ）2 Ｉ2 ＝Ｋ（Ｖ2 −ＶS −ＶT0）2 Ｉ1 ＋Ｉ2 ＝Ｉ0 ＶT ＝ＶTi（（１＋（ＶS −Ｖsub ）／φ）1/2 ）＋Ｖ
FB となる。
【００２４】ここで、ノイズ対策が必要なＩ1 ＝Ｉ2 の
条件を満たす場合のＶ1 −Ｖ2 を求める。
条件を満たす場合のＶ1 −Ｖ2 を求める。
【００２５】Ｖ1 −Ｖ2 ＝ＶT −ＶT0 ＶT0＝ＶTi＋ＶFB であるから、 Ｖ1 −Ｖ2 ＝ＶTi（（１＋（ＶS −Ｖsub ）／φ）1/2
−１） である。
−１） である。
【００２６】例えばＶDD＝５Ｖ、Ｖ2 ＝２．５Ｖ、ＶTi
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub ）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2 、
Ｉ0＝１２５μＡのもとでＩ1 ＝Ｉ2 のとき、 ＶS ＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0 がＨｉｇｈの場合とＬｏｗの場合
との２通りについて、Ｖsub 、ＶT 及びＶ1 −Ｖ2 を考
察する。
＝０．３１Ｖ、ＶT0＝ＶTi＋ＶFB＝１Ｖ（ただし、ＶS
＝Ｖsub ）、φ＝０．８３Ｖ、Ｋ＝１２４μＡ／Ｖ2 、
Ｉ0＝１２５μＡのもとでＩ1 ＝Ｉ2 のとき、 ＶS ＝０．７９Ｖ ＶFB＝０．６９Ｖ となる。ここで、Ｖ0 がＨｉｇｈの場合とＬｏｗの場合
との２通りについて、Ｖsub 、ＶT 及びＶ1 −Ｖ2 を考
察する。
【００２７】Ｖ0 がＨｉｇｈ出力の場合、つまりＶ1 側
の入力ＭＯＳトランジスタＭ３においてＶsub ＝０Ｖの
ときにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2 とを求める
と、ヒステリシス幅は、 ＶT ＝１．１２３Ｖ Ｖ1 −Ｖ2 ＝１２３ｍＶ となる。
の入力ＭＯＳトランジスタＭ３においてＶsub ＝０Ｖの
ときにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2 とを求める
と、ヒステリシス幅は、 ＶT ＝１．１２３Ｖ Ｖ1 −Ｖ2 ＝１２３ｍＶ となる。
【００２８】逆にＶ0 がＬｏｗ出力の場合、つまりＶ1
側の入力ＭＯＳトランジスタＭ３においてＶsub ＝１．
２５ＶのときにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2 とを
求めると、ヒステリシス幅は、 ＶT ＝０．８９７Ｖ Ｖ1 −Ｖ2 ＝−１０３ｍＶ となる。
側の入力ＭＯＳトランジスタＭ３においてＶsub ＝１．
２５ＶのときにＩ1 ＝Ｉ2 となるＶT とＶ1 −Ｖ2 とを
求めると、ヒステリシス幅は、 ＶT ＝０．８９７Ｖ Ｖ1 −Ｖ2 ＝−１０３ｍＶ となる。
【００２９】以上のとおり、本実施例によれば、Ｖ1 側
の入力ＭＯＳトランジスタＭ３のバックゲートに出力電
圧を逆相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
の入力ＭＯＳトランジスタＭ３のバックゲートに出力電
圧を逆相で帰還したことにより、コンパレータにヒステ
リシス特性を付与することができ、ノイズなどによる誤
動作を低減させることができる。
【００３０】（実施例３）図３は、本発明の第３の実施
例に係るＭＯＳトランジスタを用いたコンパレータの構
成を示す図であって、前記第１及び第２の実施例の構成
を融合させたものである。すなわち、Ｖ1 側の入力ＭＯ
ＳトランジスタＭ３のバックゲートにはＭ１３，Ｍ１
４，Ｍ１５，Ｍ１６で構成されるソースフォロアを介し
てＶ0 を逆相で帰還するとともに、Ｖ2 側の入力ＭＯＳ
トランジスタＭ４のバックゲートにはＭ７，Ｍ８，Ｍ
９，Ｍ１０で構成されるソースフォロアを介してＶ0 を
同相で帰還した構成を備えたものである。
例に係るＭＯＳトランジスタを用いたコンパレータの構
成を示す図であって、前記第１及び第２の実施例の構成
を融合させたものである。すなわち、Ｖ1 側の入力ＭＯ
ＳトランジスタＭ３のバックゲートにはＭ１３，Ｍ１
４，Ｍ１５，Ｍ１６で構成されるソースフォロアを介し
てＶ0 を逆相で帰還するとともに、Ｖ2 側の入力ＭＯＳ
トランジスタＭ４のバックゲートにはＭ７，Ｍ８，Ｍ
９，Ｍ１０で構成されるソースフォロアを介してＶ0 を
同相で帰還した構成を備えたものである。
【００３１】第１及び第２の実施例に関する上記の説明
から明らかなように、本実施例によってもコンパレータ
にヒステリシス特性を付与することができ、ノイズなど
による誤動作を低減させることができる。
から明らかなように、本実施例によってもコンパレータ
にヒステリシス特性を付与することができ、ノイズなど
による誤動作を低減させることができる。
【００３２】（まとめ）以上のとおり、本発明の各実施
例によれば、比較結果を表わす出力電圧を入力ＭＯＳト
ランジスタのバックゲートに帰還したことによりコンパ
レータにヒステリシス特性を容易に付与することがで
き、ノイズなどによる誤動作を低減させることができ
る。
例によれば、比較結果を表わす出力電圧を入力ＭＯＳト
ランジスタのバックゲートに帰還したことによりコンパ
レータにヒステリシス特性を容易に付与することがで
き、ノイズなどによる誤動作を低減させることができ
る。
【００３３】なお、上記各実施例（図１〜図３）ではＮ
チャンネルＭＯＳトランジスタを基準としたが、基準の
ＭＯＳトランジスタはＰチャンネルＭＯＳトランジスタ
でもよい。また、各チャンネルのトランジスタサイズを
同一としたが、トランジスタサイズは回路により適当な
大きさに定めることが可能である。更に、ソースフォロ
アの変わりにエミッタフォロアを帰還用の電圧フォロア
として用いることも可能である。
チャンネルＭＯＳトランジスタを基準としたが、基準の
ＭＯＳトランジスタはＰチャンネルＭＯＳトランジスタ
でもよい。また、各チャンネルのトランジスタサイズを
同一としたが、トランジスタサイズは回路により適当な
大きさに定めることが可能である。更に、ソースフォロ
アの変わりにエミッタフォロアを帰還用の電圧フォロア
として用いることも可能である。
【００３４】
【発明の効果】以上のように本発明によれば、比較結果
を表わす出力電圧を入力ＭＯＳトランジスタのバックゲ
ートに帰還した構成を採用したので、誤動作を低減する
ことができる優れたコンパレータを実現できる。
を表わす出力電圧を入力ＭＯＳトランジスタのバックゲ
ートに帰還した構成を採用したので、誤動作を低減する
ことができる優れたコンパレータを実現できる。
【図１】本発明の第１の実施例に係るＭＯＳトランジス
タを用いたコンパレータの回路図である。
タを用いたコンパレータの回路図である。
【図２】本発明の第２の実施例に係るＭＯＳトランジス
タを用いたコンパレータの回路図である。
タを用いたコンパレータの回路図である。
【図３】本発明の第３の実施例に係るＭＯＳトランジス
タを用いたコンパレータの回路図である。
タを用いたコンパレータの回路図である。
【図４】従来のＭＯＳトランジスタを用いたコンパレー
タの回路図である。
タの回路図である。
Ｍ１〜Ｍ１６ ＭＯＳトランジスタ Ｖ1 ，Ｖ2 入力端子 ＶDD 電源端子 Ｖ0 出力端子 Ｉ0 電流源
Claims (4)
- 【請求項１】 ＭＯＳトランジスタを用いたコンパレー
タであって、 比較結果を表わす出力電圧を入力ＭＯＳトランジスタの
バックゲートに帰還することによりヒステリシス特性を
実現したコンパレータ。 - 【請求項２】 ＭＯＳトランジスタを用いたコンパレー
タであって、 電圧フォロアを介して比較結果を表わす出力電圧を入力
ＭＯＳトランジスタのバックゲートに逆相で帰還するこ
とによりヒステリシス特性を実現したコンパレータ。 - 【請求項３】 ＭＯＳトランジスタを用いたコンパレー
タであって、 電圧フォロアを介して比較結果を表わす出力電圧を入力
ＭＯＳトランジスタのバックゲートに同相で帰還するこ
とによりヒステリシス特性を実現したコンパレータ。 - 【請求項４】 ＭＯＳトランジスタを用いたコンパレー
タであって、 差動接続された第１及び第２の入力ＭＯＳトランジスタ
を備え、 第１の電圧フォロアを介して比較結果を表わす出力電圧
を前記第１の入力ＭＯＳトランジスタのバックゲートに
同相で帰還し、かつ第２の電圧フォロアを介して前記出
力電圧を前記第２の入力ＭＯＳトランジスタのバックゲ
ートに逆相で帰還することによりヒステリシス特性を実
現したコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182393A JP3251097B2 (ja) | 1993-05-13 | 1993-05-13 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11182393A JP3251097B2 (ja) | 1993-05-13 | 1993-05-13 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324090A true JPH06324090A (ja) | 1994-11-25 |
| JP3251097B2 JP3251097B2 (ja) | 2002-01-28 |
Family
ID=14571059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11182393A Expired - Fee Related JP3251097B2 (ja) | 1993-05-13 | 1993-05-13 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251097B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833749B2 (en) | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
| WO2005096497A1 (en) * | 2003-12-10 | 2005-10-13 | Honeywell International Inc. | A system and method for obtaining hysteresis through body substrate control |
| JP2013094060A (ja) * | 2013-02-20 | 2013-05-16 | Fuji Electric Co Ltd | Ｄｃ−ｄｃコンバータの異常電流防止回路 |
-
1993
- 1993-05-13 JP JP11182393A patent/JP3251097B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833749B2 (en) | 2002-12-09 | 2004-12-21 | Honeywell International Inc. | System and method for obtaining hysteresis through body substrate control |
| WO2005096497A1 (en) * | 2003-12-10 | 2005-10-13 | Honeywell International Inc. | A system and method for obtaining hysteresis through body substrate control |
| JP2013094060A (ja) * | 2013-02-20 | 2013-05-16 | Fuji Electric Co Ltd | Ｄｃ−ｄｃコンバータの異常電流防止回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3251097B2 (ja) | 2002-01-28 |
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