JPH08263016A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
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- line drive
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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Abstract
(57)【要約】
【目的】消費電力の小さいアクティブマトリクス型液晶
表示装置を提供する。 【構成】アクティブマトリクス型液晶表示装置におい
て、同列の信号線を表示画面内で二分割し、前記二分割
した信号線に表示画面の両端に配置された二つの信号線
駆動回路から交互に画像信号を供給し、且つ、前記二つ
の信号線駆動回路のうち一方の駆動回路が動作している
ときには他方の駆動回路を停止状態もしくはスタンバイ
状態にする手段を有する。
表示装置を提供する。 【構成】アクティブマトリクス型液晶表示装置におい
て、同列の信号線を表示画面内で二分割し、前記二分割
した信号線に表示画面の両端に配置された二つの信号線
駆動回路から交互に画像信号を供給し、且つ、前記二つ
の信号線駆動回路のうち一方の駆動回路が動作している
ときには他方の駆動回路を停止状態もしくはスタンバイ
状態にする手段を有する。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示装置に関し、とくにその消費電力を削減したア
クティブマトリクス型液晶表示装置に関する。
液晶表示装置に関し、とくにその消費電力を削減したア
クティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型表示装置とは、
マトリクスの各交差部に画素が配置され、すべての画素
にはスイッチング用の素子が設けられており、画素情報
はスイッチング素子のオン／オフによって制御されるも
のをいう。このような表示装置の表示媒体としては液晶
を用いる。本発明ではスイッチング素子として、特に三
端子素子、すなわち、ゲイト、ソース、ドレインを有す
る薄膜トランジスタを用いる。
マトリクスの各交差部に画素が配置され、すべての画素
にはスイッチング用の素子が設けられており、画素情報
はスイッチング素子のオン／オフによって制御されるも
のをいう。このような表示装置の表示媒体としては液晶
を用いる。本発明ではスイッチング素子として、特に三
端子素子、すなわち、ゲイト、ソース、ドレインを有す
る薄膜トランジスタを用いる。
【０００３】また、本発明の記述においては、マトリク
スにおける行とは、当該行に平行に配置された走査線
（ゲイト線）が当該行の薄膜トランジスタのゲイト電極
に接続されているものを言い、列とは当該列に平行に配
置された信号線（ソース線）が当該列の薄膜トランジス
タのソース（もしくはドレイン）電極に接続されている
ものを言う。さらに、走査線を駆動する回路を走査線駆
動回路、信号線を駆動する回路を信号線駆動回路と称す
る。また、薄膜トランジスタをＴＦＴと称する。
スにおける行とは、当該行に平行に配置された走査線
（ゲイト線）が当該行の薄膜トランジスタのゲイト電極
に接続されているものを言い、列とは当該列に平行に配
置された信号線（ソース線）が当該列の薄膜トランジス
タのソース（もしくはドレイン）電極に接続されている
ものを言う。さらに、走査線を駆動する回路を走査線駆
動回路、信号線を駆動する回路を信号線駆動回路と称す
る。また、薄膜トランジスタをＴＦＴと称する。
【０００４】図２に示すのは第一の従来例である。この
例にあるようにアクティブマトリクス型液晶表示装置は
図２の上方に信号線駆動回路、左方に走査線駆動回路を
配置し、信号線、走査線の駆動をおこなっている。ま
た、走査線駆動回路、信号線駆動回路はクロックジェネ
レータのような信号発生回路からクロックなどの信号供
給をうけている。走査線駆動回路は図３のようにシフト
レジスタを使用したものが一般的であり、クロックが入
力されるごとにパルスがシフトされ、ＮＡＮＤ回路、バ
ッファ回路を介したのち、走査線に接続され、走査線を
順に駆動していく。一本の走査線あたり、ＶＧＡ（ビデ
オグラフィックアレイ）の場合、およそ３１μｓｅｃ程
度の走査時間を有している。
例にあるようにアクティブマトリクス型液晶表示装置は
図２の上方に信号線駆動回路、左方に走査線駆動回路を
配置し、信号線、走査線の駆動をおこなっている。ま
た、走査線駆動回路、信号線駆動回路はクロックジェネ
レータのような信号発生回路からクロックなどの信号供
給をうけている。走査線駆動回路は図３のようにシフト
レジスタを使用したものが一般的であり、クロックが入
力されるごとにパルスがシフトされ、ＮＡＮＤ回路、バ
ッファ回路を介したのち、走査線に接続され、走査線を
順に駆動していく。一本の走査線あたり、ＶＧＡ（ビデ
オグラフィックアレイ）の場合、およそ３１μｓｅｃ程
度の走査時間を有している。
【０００５】図４に信号線駆動回路の回路例を示す。信
号線駆動回路は走査線駆動回路と同様にシフトレジスタ
を使用したものが一般的であるが、走査線駆動回路と異
なり、直接信号線を駆動するのではなく、シフトレジス
タの出力信号はバッファ回路を介して、サンプリング用
アナログスイッチを駆動し、アナログビデオ信号をサン
プリングし、信号線に供給する。ＶＧＡの場合のサンプ
リング時間は、理想的にはおよそ４０ｎｓｅｃである
が、信号線駆動回路をＴＦＴで構成する場合、ＴＦＴの
能力を考え、３２０ｎｓｅｃまたは６４０ｎｓｅｃに設
定される。この場合、クロックは位相が４０ｎｓｅｃず
つずれた４相または８相クロックが使用される。
号線駆動回路は走査線駆動回路と同様にシフトレジスタ
を使用したものが一般的であるが、走査線駆動回路と異
なり、直接信号線を駆動するのではなく、シフトレジス
タの出力信号はバッファ回路を介して、サンプリング用
アナログスイッチを駆動し、アナログビデオ信号をサン
プリングし、信号線に供給する。ＶＧＡの場合のサンプ
リング時間は、理想的にはおよそ４０ｎｓｅｃである
が、信号線駆動回路をＴＦＴで構成する場合、ＴＦＴの
能力を考え、３２０ｎｓｅｃまたは６４０ｎｓｅｃに設
定される。この場合、クロックは位相が４０ｎｓｅｃず
つずれた４相または８相クロックが使用される。
【０００６】また、図５に示すように、第二の従来例と
して特開平４−１８６２８１にあるような、信号線を分
割し、表示装置の両端より信号線を駆動するものがあげ
られる。この例では信号の負荷容量、負荷抵抗が半減す
るため駆動が容易になっている。
して特開平４−１８６２８１にあるような、信号線を分
割し、表示装置の両端より信号線を駆動するものがあげ
られる。この例では信号の負荷容量、負荷抵抗が半減す
るため駆動が容易になっている。
【０００７】
【発明が解決しようとする課題】アクティブマトリクス
型液晶表示装置を使用する製品としてノートパソコンや
携帯情報端末などがあげられるが、それらの製品ではバ
ッテリーによる駆動が要求される。ところが、現行の液
晶表示装置ではその消費電力の大きさにより、その使用
時間が制限されている。長い使用時間を得るためには液
晶表示装置の消費電力を低減することが重要な課題であ
る。
型液晶表示装置を使用する製品としてノートパソコンや
携帯情報端末などがあげられるが、それらの製品ではバ
ッテリーによる駆動が要求される。ところが、現行の液
晶表示装置ではその消費電力の大きさにより、その使用
時間が制限されている。長い使用時間を得るためには液
晶表示装置の消費電力を低減することが重要な課題であ
る。
【０００８】また、地球規模で省資源をすべきという流
れがあり、次世代の表示装置として期待のかかるアクテ
ィブマトリクス型液晶表示装置には低消費電力化は必要
不可欠なものとなっている。消費電力の低減には印加電
圧や動作周波数を低下させる方法が考えられるが、それ
では従来よりも性能の低下が生じるため、性能を維持し
て消費電力の低減をはかる方法が模索されている。
れがあり、次世代の表示装置として期待のかかるアクテ
ィブマトリクス型液晶表示装置には低消費電力化は必要
不可欠なものとなっている。消費電力の低減には印加電
圧や動作周波数を低下させる方法が考えられるが、それ
では従来よりも性能の低下が生じるため、性能を維持し
て消費電力の低減をはかる方法が模索されている。
【０００９】前述した第二の従来例では信号線容量が１
／２となるため、信号線駆動に関する消費電力Ｐ２は第
一の従来例の信号線駆動に関する消費電力をＰ１とした
とき、 Ｐ２＝Ｃ１／２×Ｖ２×ｆ ＝Ｐ１／２ となる。 （Ｃ１：信号線容量 Ｖ：信号振幅 ｆ：駆動周波数） 以上のように第二の従来例の信号線駆動に関する消費電
力は第一の従来例の１／２とすることが可能であるが駆
動回路が表示装置の両端に必要となるため、駆動回路自
体の消費電力が第一の従来例と比べて２倍となり、その
分の消費電力は増加する。駆動回路について考えると、
負荷は１／２であるが、シフトレジスタの段数はそれぞ
れについて第一の従来例と同じだけ必要であるため、シ
フトレジスタ自体を駆動する電力、シフトレジスタにク
ロック入力するための共通クロック端子を駆動する電
力、ビデオ信号入力端子を駆動する電力などはそれぞれ
２倍となっている。これらの電力は信号線駆動電力と同
じもしくはそれ以上である。第二の従来例、すなわち特
開平−１８６２８１は、もともと、大画面の表示装置を
駆動するために開発された方法であるため、消費電力低
減という点からは不十分なものであった。
／２となるため、信号線駆動に関する消費電力Ｐ２は第
一の従来例の信号線駆動に関する消費電力をＰ１とした
とき、 Ｐ２＝Ｃ１／２×Ｖ２×ｆ ＝Ｐ１／２ となる。 （Ｃ１：信号線容量 Ｖ：信号振幅 ｆ：駆動周波数） 以上のように第二の従来例の信号線駆動に関する消費電
力は第一の従来例の１／２とすることが可能であるが駆
動回路が表示装置の両端に必要となるため、駆動回路自
体の消費電力が第一の従来例と比べて２倍となり、その
分の消費電力は増加する。駆動回路について考えると、
負荷は１／２であるが、シフトレジスタの段数はそれぞ
れについて第一の従来例と同じだけ必要であるため、シ
フトレジスタ自体を駆動する電力、シフトレジスタにク
ロック入力するための共通クロック端子を駆動する電
力、ビデオ信号入力端子を駆動する電力などはそれぞれ
２倍となっている。これらの電力は信号線駆動電力と同
じもしくはそれ以上である。第二の従来例、すなわち特
開平−１８６２８１は、もともと、大画面の表示装置を
駆動するために開発された方法であるため、消費電力低
減という点からは不十分なものであった。
【００１０】
【課題を解決するための手段】本発明では第二の従来例
と同様に画面の上下分割を行い、信号線の負荷容量によ
る消費電力を削減している。またそれに加えて、表示画
面が上から下に順次走査されるときに、たとえば表示画
面の上方を走査している場合では、下側の駆動回路は動
作する必要がないことに着目し、走査線駆動回路もしく
は外部の制御信号によって、下側信号の線駆動回路を停
止状態もしくはスタンバイ状態にする手段を有する。言
うまでもなく、表示画面の下側を走査しているときには
上側の信号線駆動回路を停止状態もしくはスタンバイ状
態にするものとする。
と同様に画面の上下分割を行い、信号線の負荷容量によ
る消費電力を削減している。またそれに加えて、表示画
面が上から下に順次走査されるときに、たとえば表示画
面の上方を走査している場合では、下側の駆動回路は動
作する必要がないことに着目し、走査線駆動回路もしく
は外部の制御信号によって、下側信号の線駆動回路を停
止状態もしくはスタンバイ状態にする手段を有する。言
うまでもなく、表示画面の下側を走査しているときには
上側の信号線駆動回路を停止状態もしくはスタンバイ状
態にするものとする。
【００１１】
【実施例】図１に本実施例の構成を示す。マトリクスを
形成する信号線は画面の中央で分割され、それぞれ上下
の信号線駆動回路によって駆動される。走査線駆動回
路、信号線駆動回路の他に、信号線駆動回路の停止状態
（スタンバイ状態）を切り換える為の切り換え回路を有
している。
形成する信号線は画面の中央で分割され、それぞれ上下
の信号線駆動回路によって駆動される。走査線駆動回
路、信号線駆動回路の他に、信号線駆動回路の停止状態
（スタンバイ状態）を切り換える為の切り換え回路を有
している。
【００１２】図６は本発明の切り換え回路の第一の実施
例である。この例では、走査線駆動回路に入力されるク
ロックを入力し、クロック信号をＶＧＡの場合に２４０
分周し、画面の上半分と下半分を分離する信号をつくり
だす。この信号により、信号線駆動回路に入力するクロ
ックを制御し、画面の上側を走査している場合には下側
の信号線駆動回路にクロックを入力しないようにし、画
面の下側を走査している場合には、上側の信号線駆動回
路にクロックをいれないようにしている。このような回
路の追加により、片側の信号線駆動回路の不要な電力消
費をなくすことができる。また、図７は第二の実施例で
ある。信号線駆動回路の電源供給を画面上側走査と画面
下側走査で切り換える方法を使用している。図６と同様
に画面の上半分と下半分を切り替える信号を使用してシ
フトレジスタに供給される電源を切断している。図８は
信号線駆動回路にデコーダー回路を使用した例である。
図９に第三の実施例を示す。デコーダー回路においては
図９のようにアドレス信号の供給を止めることによって
使用していない方の信号線駆動回路を停止する事ができ
る。
例である。この例では、走査線駆動回路に入力されるク
ロックを入力し、クロック信号をＶＧＡの場合に２４０
分周し、画面の上半分と下半分を分離する信号をつくり
だす。この信号により、信号線駆動回路に入力するクロ
ックを制御し、画面の上側を走査している場合には下側
の信号線駆動回路にクロックを入力しないようにし、画
面の下側を走査している場合には、上側の信号線駆動回
路にクロックをいれないようにしている。このような回
路の追加により、片側の信号線駆動回路の不要な電力消
費をなくすことができる。また、図７は第二の実施例で
ある。信号線駆動回路の電源供給を画面上側走査と画面
下側走査で切り換える方法を使用している。図６と同様
に画面の上半分と下半分を切り替える信号を使用してシ
フトレジスタに供給される電源を切断している。図８は
信号線駆動回路にデコーダー回路を使用した例である。
図９に第三の実施例を示す。デコーダー回路においては
図９のようにアドレス信号の供給を止めることによって
使用していない方の信号線駆動回路を停止する事ができ
る。
【００１３】以下に本実施例におけるアクティブマトリ
クス回路を用いた液晶表示装置のＴＦＴ基板の作製方法
の説明を行う。以下、本実施例のモノリシック型アクテ
ィブマトリクス回路を得る製作工程について、図１０、
図１１を用いて説明する。この工程は低温ポリシリコン
プロセスのものである。図１０の左側に周辺論理回路の
ＴＦＴの作製工程を、右側にアクティブマトリクス回路
のＴＦＴの作製工程をそれぞれ示す。まず、ガラス基板
（１００１）上に下地酸化膜（１００２）として厚さ１
０００〜３０００Åの酸化珪素膜を形成する。この酸化
珪素膜の形成方法としては、酸素雰囲気中でのスパッタ
法やプラズマＣＶＤ法を用いれば良い。
クス回路を用いた液晶表示装置のＴＦＴ基板の作製方法
の説明を行う。以下、本実施例のモノリシック型アクテ
ィブマトリクス回路を得る製作工程について、図１０、
図１１を用いて説明する。この工程は低温ポリシリコン
プロセスのものである。図１０の左側に周辺論理回路の
ＴＦＴの作製工程を、右側にアクティブマトリクス回路
のＴＦＴの作製工程をそれぞれ示す。まず、ガラス基板
（１００１）上に下地酸化膜（１００２）として厚さ１
０００〜３０００Åの酸化珪素膜を形成する。この酸化
珪素膜の形成方法としては、酸素雰囲気中でのスパッタ
法やプラズマＣＶＤ法を用いれば良い。
【００１４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスのシリコン膜を３００〜１５００
Å、好ましくは５００〜１０００Åに形成する。そし
て、５００℃以上、好ましくは、５００〜６００℃の温
度で熱アニールを行い、シリコン膜を結晶化させる。も
しくは、結晶性を高める。熱アニールによって結晶化の
後、光（レーザーなど）アニールを行って、さらに結晶
性を高めてもよい。また、熱アニールによる結晶化の際
に特開平６−２４４１０３、同６−２４４１０４に記述
されているように、ニッケル等のシリコンの結晶化を促
進させる元素（触媒元素）を添加しても良い。
によってアモルファスのシリコン膜を３００〜１５００
Å、好ましくは５００〜１０００Åに形成する。そし
て、５００℃以上、好ましくは、５００〜６００℃の温
度で熱アニールを行い、シリコン膜を結晶化させる。も
しくは、結晶性を高める。熱アニールによって結晶化の
後、光（レーザーなど）アニールを行って、さらに結晶
性を高めてもよい。また、熱アニールによる結晶化の際
に特開平６−２４４１０３、同６−２４４１０４に記述
されているように、ニッケル等のシリコンの結晶化を促
進させる元素（触媒元素）を添加しても良い。
【００１５】次にシリコン膜をエッチングして、島状の
駆動回路のＴＦＴの活性層（１００３）（Ｐチャネル型
ＴＦＴ用）、（１００４）（Ｎチャネル型ＴＦＴ用）と
マトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層（１０
０５）を形成する。さらに、酸素雰囲気中でのスパッタ
法によって厚さ５００〜２０００Åの酸化珪素のゲイト
絶縁膜１００６を形成する。ゲイト絶縁膜の形成方法と
しては、プラズマＣＶＤ法をもちいてもよい。プラズマ
ＣＶＤ法によって酸化珪素膜を形成する場合には、原料
ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ
2 ）とモンシラン（ＳｉＨ4 ）を用いることが好まし
い。
駆動回路のＴＦＴの活性層（１００３）（Ｐチャネル型
ＴＦＴ用）、（１００４）（Ｎチャネル型ＴＦＴ用）と
マトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層（１０
０５）を形成する。さらに、酸素雰囲気中でのスパッタ
法によって厚さ５００〜２０００Åの酸化珪素のゲイト
絶縁膜１００６を形成する。ゲイト絶縁膜の形成方法と
しては、プラズマＣＶＤ法をもちいてもよい。プラズマ
ＣＶＤ法によって酸化珪素膜を形成する場合には、原料
ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ
2 ）とモンシラン（ＳｉＨ4 ）を用いることが好まし
い。
【００１６】その後、厚さ２０００〜６０００Åのアル
ミニウムをスパッタ法によって基板全面に形成する。こ
こでアルミニウムはその後の熱プロセスによってヒロッ
クが発生するのを防止するため、シリコンまたはスカン
ジウム、パラジウムなどを含有するものを用いても良
い。そしてこれをエッチングしてゲイト電極（１００
７、１００８、１００９）を形成する。（図１０
（Ａ））
ミニウムをスパッタ法によって基板全面に形成する。こ
こでアルミニウムはその後の熱プロセスによってヒロッ
クが発生するのを防止するため、シリコンまたはスカン
ジウム、パラジウムなどを含有するものを用いても良
い。そしてこれをエッチングしてゲイト電極（１００
７、１００８、１００９）を形成する。（図１０
（Ａ））
【００１７】次に、このアルミニウムを陽極酸化する。
陽極酸化によってアルミニウムの表面は酸化アルミニウ
ム（１０１０、１０１１、１０１２）となり、絶縁物と
しての効果を有する様になる。（図１０（Ｂ））
陽極酸化によってアルミニウムの表面は酸化アルミニウ
ム（１０１０、１０１１、１０１２）となり、絶縁物と
しての効果を有する様になる。（図１０（Ｂ））
【００１８】次に、Ｐチャネル型ＴＦＴの活性層を覆う
フォトレジストのマスク（１０１３）、を形成する。そ
してイオンドーピング法によってフォスフィンをドーピ
ングガスとして燐を注入する。ドーズ量は１×１０12〜
５×１０13原子／ｃｍ2 とする。この結果として、強い
Ｎ型領域（ソース、ドレイン）（１０１４、１０１５）
が形成される。（図１０（Ｃ））
フォトレジストのマスク（１０１３）、を形成する。そ
してイオンドーピング法によってフォスフィンをドーピ
ングガスとして燐を注入する。ドーズ量は１×１０12〜
５×１０13原子／ｃｍ2 とする。この結果として、強い
Ｎ型領域（ソース、ドレイン）（１０１４、１０１５）
が形成される。（図１０（Ｃ））
【００１９】次に、Ｎチャネル型ＴＦＴの活性層および
画素ＴＦＴの活性層を覆うフォトレジストのマスク（１
０１６）を形成する。そして再びイオンドーピング法に
よってジボラン（Ｂ2 Ｈ6 ）をドーピングガスとしてホ
ウ素を注入する。ドーズ量は５×１０14〜８×１０15原
子／ｃｍ2 とする。この結果として、Ｐ型領域（１０１
７）が形成される。以上のドーピングにより、強いＮ型
領域（ソース、ドレイン）（１０１４、１０１５）、、
強いＰ型領域（ソース、ドレイン）（１０１７）、が形
成される。（図１０（Ｄ））
画素ＴＦＴの活性層を覆うフォトレジストのマスク（１
０１６）を形成する。そして再びイオンドーピング法に
よってジボラン（Ｂ2 Ｈ6 ）をドーピングガスとしてホ
ウ素を注入する。ドーズ量は５×１０14〜８×１０15原
子／ｃｍ2 とする。この結果として、Ｐ型領域（１０１
７）が形成される。以上のドーピングにより、強いＮ型
領域（ソース、ドレイン）（１０１４、１０１５）、、
強いＰ型領域（ソース、ドレイン）（１０１７）、が形
成される。（図１０（Ｄ））
【００２０】その後、４５０〜８５０℃で０．５〜３時
間の熱アニールを施すことにより、ドーピングによるダ
メージを回復せしめ、ドーピング不純物を活性化させ
る。また同時に、シリコンの結晶性を回復させる。その
後、図１１（Ａ）に示すように全面に層間絶縁物（１０
１８）として、プラズマＣＶＤ法によって酸化珪素膜を
厚さ３０００〜６０００Å形成する。これは、窒化珪素
膜あるいは酸化珪素膜と窒化珪素膜の多層膜であっても
よい。そして、層間絶縁物（１０１８）をウエットエッ
チング法またはドライエッチング法によって、エッチン
グして、ソース／ドレインにコンタクトホールを形成す
る。
間の熱アニールを施すことにより、ドーピングによるダ
メージを回復せしめ、ドーピング不純物を活性化させ
る。また同時に、シリコンの結晶性を回復させる。その
後、図１１（Ａ）に示すように全面に層間絶縁物（１０
１８）として、プラズマＣＶＤ法によって酸化珪素膜を
厚さ３０００〜６０００Å形成する。これは、窒化珪素
膜あるいは酸化珪素膜と窒化珪素膜の多層膜であっても
よい。そして、層間絶縁物（１０１８）をウエットエッ
チング法またはドライエッチング法によって、エッチン
グして、ソース／ドレインにコンタクトホールを形成す
る。
【００２１】そして、スパッタ法によって厚さ２０００
〜６０００Åのアルミニウム膜、もしくはチタンとアル
ミニウムの多層膜を形成する。これをエッチングして、
周辺回路の電極・配線（１０１９、１０２０、１０２
１）および画素ＴＦＴの電極・配線（１０２２、１０２
３）を形成する。（図１１（Ａ））
〜６０００Åのアルミニウム膜、もしくはチタンとアル
ミニウムの多層膜を形成する。これをエッチングして、
周辺回路の電極・配線（１０１９、１０２０、１０２
１）および画素ＴＦＴの電極・配線（１０２２、１０２
３）を形成する。（図１１（Ａ））
【００２２】さらに、プラズマＣＶＤ法によって、厚さ
１０００〜３０００Åの窒化珪素膜（１０２４）をパッ
シベーション膜として形成し、これをエッチングして、
画素ＴＦＴの電極（１０２３）に達するコンタクトホー
ルを形成する。最後に、スパッタ法で成膜した厚さ５０
０〜１５００ÅのＩＴＯ（インジウム錫酸化物）膜をエ
ッチングして、画素電極（１０２５）を形成する。この
ようにして、周辺駆動回路とアクティブマトリクス回路
を一体形成する。（図１１（Ｂ））
１０００〜３０００Åの窒化珪素膜（１０２４）をパッ
シベーション膜として形成し、これをエッチングして、
画素ＴＦＴの電極（１０２３）に達するコンタクトホー
ルを形成する。最後に、スパッタ法で成膜した厚さ５０
０〜１５００ÅのＩＴＯ（インジウム錫酸化物）膜をエ
ッチングして、画素電極（１０２５）を形成する。この
ようにして、周辺駆動回路とアクティブマトリクス回路
を一体形成する。（図１１（Ｂ））
【００２３】次に本実施例の製作工程について、シリコ
ンゲイト高温ポリシリコンＴＦＴのプロセスを用いた場
合を図１２にて説明を行う。図１２の左側に周辺論理回
路のＴＦＴの作製工程を、右側にアクティブマトリクス
回路の画素ＴＦＴの作製工程をそれぞれ示す。まず、石
英基板（１１０１）上に下地酸化膜（１１０２）として
厚さ１０００〜３０００Åの酸化珪素膜を形成する。こ
の酸化珪素膜の形成方法としては、酸素雰囲気中でのス
パッタ法やプラズマＣＶＤ法を用いれば良い。
ンゲイト高温ポリシリコンＴＦＴのプロセスを用いた場
合を図１２にて説明を行う。図１２の左側に周辺論理回
路のＴＦＴの作製工程を、右側にアクティブマトリクス
回路の画素ＴＦＴの作製工程をそれぞれ示す。まず、石
英基板（１１０１）上に下地酸化膜（１１０２）として
厚さ１０００〜３０００Åの酸化珪素膜を形成する。こ
の酸化珪素膜の形成方法としては、酸素雰囲気中でのス
パッタ法やプラズマＣＶＤ法を用いれば良い。
【００２４】その後、プラズマＣＶＤ法やＬＰＣＶＤ法
によってアモルファスもしくは多結晶のシリコン膜を３
００〜１５００Å、好ましくは５００〜１０００Åに形
成する。そして、５００℃以上、好ましくは、８００〜
９５０℃の温度で熱アニールを行い、シリコン膜を結晶
化させる。もしくは、結晶性を高める。熱アニールによ
って結晶化の後、光アニールを行って、さらに結晶性を
高めてもよい。また、熱アニールによる結晶化の際に特
開平６−２４４１０３、同６−２４４１０４に記述され
ているように、ニッケル等のシリコンの結晶化を促進さ
せる元素（触媒元素）を添加しても良い。
によってアモルファスもしくは多結晶のシリコン膜を３
００〜１５００Å、好ましくは５００〜１０００Åに形
成する。そして、５００℃以上、好ましくは、８００〜
９５０℃の温度で熱アニールを行い、シリコン膜を結晶
化させる。もしくは、結晶性を高める。熱アニールによ
って結晶化の後、光アニールを行って、さらに結晶性を
高めてもよい。また、熱アニールによる結晶化の際に特
開平６−２４４１０３、同６−２４４１０４に記述され
ているように、ニッケル等のシリコンの結晶化を促進さ
せる元素（触媒元素）を添加しても良い。
【００２５】次にシリコン膜をエッチングして、島状の
駆動回路のＴＦＴの活性層（１１０３）（Ｐチャネル型
ＴＦＴ用）、（１１０４）（Ｎチャネル型ＴＦＴ用）と
マトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層（１１
０５）を形成する。さらに、酸素雰囲気中でのスパッタ
法によって厚さ５００〜２０００Åの酸化珪素のゲイト
絶縁膜１１０６を形成する。ゲイト絶縁膜の形成方法と
しては、プラズマＣＶＤ法をもちいてもよい。プラズマ
ＣＶＤ法によって酸化珪素膜を形成する場合には、原料
ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ
2 ）とモンシラン（ＳｉＨ4 ）を用いることが好まし
い。
駆動回路のＴＦＴの活性層（１１０３）（Ｐチャネル型
ＴＦＴ用）、（１１０４）（Ｎチャネル型ＴＦＴ用）と
マトリクス回路のＴＦＴ（画素ＴＦＴ）の活性層（１１
０５）を形成する。さらに、酸素雰囲気中でのスパッタ
法によって厚さ５００〜２０００Åの酸化珪素のゲイト
絶縁膜１１０６を形成する。ゲイト絶縁膜の形成方法と
しては、プラズマＣＶＤ法をもちいてもよい。プラズマ
ＣＶＤ法によって酸化珪素膜を形成する場合には、原料
ガスとして、一酸化二窒素（Ｎ2 Ｏ）もしくは酸素（Ｏ
2 ）とモンシラン（ＳｉＨ4 ）を用いることが好まし
い。
【００２６】その後、厚さ２０００Å〜５μｍ、好まし
くは、２０００〜６０００Åの多結晶シリコン膜（導電
性を高めるため微量の燐を含有する）をＬＰＣＶＤ法に
よって基板全面に形成する。そして、これをエッチング
してゲイト電極（１１０７、１１０８、１１０９）を形
成する。（図１２（Ａ））
くは、２０００〜６０００Åの多結晶シリコン膜（導電
性を高めるため微量の燐を含有する）をＬＰＣＶＤ法に
よって基板全面に形成する。そして、これをエッチング
してゲイト電極（１１０７、１１０８、１１０９）を形
成する。（図１２（Ａ））
【００２７】その後、イオンドーピング法によって、全
ての島状活性層にゲイト電極をマスクとして、自己整合
的にフォスフィン（ＰＨ3 ）をドーピングガスとして燐
を中に注入する。ドーズ量は１×１０12〜５×１０13原
子／ｃｍ2 とする。この結果弱いＮ型領域（１１１０、
１１１１、１１１２）が形成される。（図１２（Ｂ））
ての島状活性層にゲイト電極をマスクとして、自己整合
的にフォスフィン（ＰＨ3 ）をドーピングガスとして燐
を中に注入する。ドーズ量は１×１０12〜５×１０13原
子／ｃｍ2 とする。この結果弱いＮ型領域（１１１０、
１１１１、１１１２）が形成される。（図１２（Ｂ））
【００２８】次に、Ｐチャネル型ＴＦＴの活性層を覆う
フォトレジストのマスク（１１１３）、及び画素ＴＦＴ
の活性層のうちゲイト電極に平行にゲイト電極の端から
３μｍ離れた部分までを覆うフォトレジストのマスク
（１１１４）を形成する。そして再びイオンドーピング
法によってフォスフィンをドーピングガスとして燐を注
入する。ドーズ量は１×１０12〜５×１０13原子／ｃｍ
2 とする。この結果として、強いＮ型領域（ソース、ド
レイン）（１１１５、１１１６）が形成される。画素Ｔ
ＦＴの活性層の弱いＮ型領域のうちマスクに覆われてい
た領域は今回のドーピングでは燐は注入されないので、
弱いＮ型のままとなる。（図１２（Ｃ））
フォトレジストのマスク（１１１３）、及び画素ＴＦＴ
の活性層のうちゲイト電極に平行にゲイト電極の端から
３μｍ離れた部分までを覆うフォトレジストのマスク
（１１１４）を形成する。そして再びイオンドーピング
法によってフォスフィンをドーピングガスとして燐を注
入する。ドーズ量は１×１０12〜５×１０13原子／ｃｍ
2 とする。この結果として、強いＮ型領域（ソース、ド
レイン）（１１１５、１１１６）が形成される。画素Ｔ
ＦＴの活性層の弱いＮ型領域のうちマスクに覆われてい
た領域は今回のドーピングでは燐は注入されないので、
弱いＮ型のままとなる。（図１２（Ｃ））
【００２９】次に、Ｎチャネル型ＴＦＴの活性層を覆う
フォトレジストのマスク（１１１７）を形成する。そし
て再びイオンドーピング法によってジボラン（Ｂ
2 Ｈ6 ）をドーピングガスとしてホウ素を注入する。ド
ーズ量は５×１０14〜８×１０15原子／ｃｍ2 とする。
この結果として、ホウ素のドーズ量が燐のドーズ量を上
回るため、先に形成されていた弱いＮ型領域は強いＰ型
領域（１１１８）に反転する。以上のドーピングによ
り、強いＮ型領域（ソース、ドレイン）（１１１５、１
１１６）、、強いＰ型領域（ソース、ドレイン）（１１
１８）、弱いＮ型領域（低濃度不純物領域）（１１１
２）が形成される。（図１２（Ｄ））
フォトレジストのマスク（１１１７）を形成する。そし
て再びイオンドーピング法によってジボラン（Ｂ
2 Ｈ6 ）をドーピングガスとしてホウ素を注入する。ド
ーズ量は５×１０14〜８×１０15原子／ｃｍ2 とする。
この結果として、ホウ素のドーズ量が燐のドーズ量を上
回るため、先に形成されていた弱いＮ型領域は強いＰ型
領域（１１１８）に反転する。以上のドーピングによ
り、強いＮ型領域（ソース、ドレイン）（１１１５、１
１１６）、、強いＰ型領域（ソース、ドレイン）（１１
１８）、弱いＮ型領域（低濃度不純物領域）（１１１
２）が形成される。（図１２（Ｄ））
【００３０】その後、４５０〜８５０℃で０．５〜３時
間の熱アニールを施すことにより、ドーピングによるダ
メージを回復せしめ、ドーピング不純物を活性化させ
る。また同時に、シリコンの結晶性を回復させる。その
後、図１３（Ａ）に示すように全面に層間絶縁物（１１
１９）として、プラズマＣＶＤ法によって酸化珪素膜を
厚さ３０００〜６０００Å形成する。これは、窒化珪素
膜あるいは酸化珪素膜と窒化珪素膜の多層膜であっても
よい。そして、層間絶縁物（１１１９）をウエットエッ
チング法またはドライエッチング法によって、エッチン
グして、ソース／ドレインにコンタクトホールを形成す
る。
間の熱アニールを施すことにより、ドーピングによるダ
メージを回復せしめ、ドーピング不純物を活性化させ
る。また同時に、シリコンの結晶性を回復させる。その
後、図１３（Ａ）に示すように全面に層間絶縁物（１１
１９）として、プラズマＣＶＤ法によって酸化珪素膜を
厚さ３０００〜６０００Å形成する。これは、窒化珪素
膜あるいは酸化珪素膜と窒化珪素膜の多層膜であっても
よい。そして、層間絶縁物（１１１９）をウエットエッ
チング法またはドライエッチング法によって、エッチン
グして、ソース／ドレインにコンタクトホールを形成す
る。
【００３１】そして、スパッタ法によって厚さ２０００
〜６０００Åのアルミニウム膜、もしくはチタンとアル
ミニウムの多層膜を形成する。これをエッチングして、
周辺回路の電極・配線（１１２０、１１２１、１１２
２））および画素ＴＦＴの電極・配線（１１２３、１１
２４）を形成する。（図１３（Ａ））
〜６０００Åのアルミニウム膜、もしくはチタンとアル
ミニウムの多層膜を形成する。これをエッチングして、
周辺回路の電極・配線（１１２０、１１２１、１１２
２））および画素ＴＦＴの電極・配線（１１２３、１１
２４）を形成する。（図１３（Ａ））
【００３２】さらに、プラズマＣＶＤ法によって、厚さ
１０００〜３０００Åの窒化珪素膜（１１２５）をパッ
シベーション膜として形成し、これをエッチングして、
画素ＴＦＴの電極（１１２４）に達するコンタクトホー
ルを形成する。最後に、スパッタ法で成膜した厚さ５０
０〜１５００ÅのＩＴＯ（インジウム錫酸化物）膜をエ
ッチングして、画素電極（１１２６）を形成する。この
ようにして、周辺駆動回路とアクティブマトリクス回路
を一体形成する。（図１３（Ｂ））
１０００〜３０００Åの窒化珪素膜（１１２５）をパッ
シベーション膜として形成し、これをエッチングして、
画素ＴＦＴの電極（１１２４）に達するコンタクトホー
ルを形成する。最後に、スパッタ法で成膜した厚さ５０
０〜１５００ÅのＩＴＯ（インジウム錫酸化物）膜をエ
ッチングして、画素電極（１１２６）を形成する。この
ようにして、周辺駆動回路とアクティブマトリクス回路
を一体形成する。（図１３（Ｂ））
【００３３】このように、以上説明した実施例では駆動
回路と画素マトリクスを一体形成可能であるため画面の
上下に信号線駆動回路を設けても、大きな面積を必要と
せず、液晶表示装置を小型にすることができる。さら
に、信号線を上下に分割しているため、信号線の負荷容
量、負荷抵抗が半分になり、小さい駆動能力、短い駆動
時間で動作を可能にすることができ、駆動回路を点順次
方式で構成することが可能となる。これによって、線順
次駆動の場合に必要であったアナログバッファや大きな
サンプルホールド容量が不要になり、駆動回路自体の面
積を縮小できるため、さらに、小型化に関して有利にす
ることが可能となる。
回路と画素マトリクスを一体形成可能であるため画面の
上下に信号線駆動回路を設けても、大きな面積を必要と
せず、液晶表示装置を小型にすることができる。さら
に、信号線を上下に分割しているため、信号線の負荷容
量、負荷抵抗が半分になり、小さい駆動能力、短い駆動
時間で動作を可能にすることができ、駆動回路を点順次
方式で構成することが可能となる。これによって、線順
次駆動の場合に必要であったアナログバッファや大きな
サンプルホールド容量が不要になり、駆動回路自体の面
積を縮小できるため、さらに、小型化に関して有利にす
ることが可能となる。
【００３４】また、ここでは駆動回路はモノリシック構
成のものを示したがアクティブマトリクスをアモルファ
スＴＦＴで構成し、駆動回路をガラス基板の外づけとし
ても本発明は構成可能である。
成のものを示したがアクティブマトリクスをアモルファ
スＴＦＴで構成し、駆動回路をガラス基板の外づけとし
ても本発明は構成可能である。
【００３５】
【発明の効果】以上述べたように、本発明では、信号線
を表示画面内で分割し、且つ、分割された信号線を二つ
の信号線駆動回路で駆動し、さらに、二つの信号線駆動
回路のうち、一方が動作している間において、他方の動
作を止めることにより、大幅な消費電力の低減をはかる
ことが可能となる。
を表示画面内で分割し、且つ、分割された信号線を二つ
の信号線駆動回路で駆動し、さらに、二つの信号線駆動
回路のうち、一方が動作している間において、他方の動
作を止めることにより、大幅な消費電力の低減をはかる
ことが可能となる。
【図１】本発明のアクティブマトリクス型表示装置を示
す図。
す図。
【図２】従来のアクティブマトリクス型表示装置の一例
を示す図。
を示す図。
【図３】走査線駆動回路の例を示す図。
【図４】信号線駆動回路の例を示す図。
【図５】従来のアクティブマトリクス型表示装置の一例
を示す図。
を示す図。
【図６】本発明の信号線駆動回路停止（スタンバイ）状
態切り換え回路の例を示す図。
態切り換え回路の例を示す図。
【図７】本発明の信号線駆動回路停止（スタンバイ）状
態切り換え回路の例を示す図。
態切り換え回路の例を示す図。
【図８】デコーダー型信号線駆動回路の例を示す図。
【図９】本発明の信号線駆動回路停止（スタンバイ）状
態切り換え回路の例を示す図。
態切り換え回路の例を示す図。
【図１０】低温ポリシリコンプロセスの工程断面図を示
す図。
す図。
【図１１】低温ポリシリコンプロセスの工程断面図を示
す図。
す図。
【図１２】高温ポリシリコンプロセスの工程断面図を示
す図。
す図。
【図１３】高温ポリシリコンプロセスの工程断面図を示
す図。
す図。
１００１ ：ガラス基板 １００２ ：下地酸化珪素膜 １００３〜１００５ ：シリコン活性層 １００６ ：ゲイト絶縁膜 １００７〜１００９ ：Ａｌゲイト電極 １０１０〜１０１２ ：陽極酸化膜 １０１３、１０１６ ：フォトレジスト １０１４、１０１５ ：強いＮ型領域（ソー
ス、ドレイン） １０１７ ：強いＰ型領域（ソー
ス、ドレイン） １０１８、１０２４ ：層間絶縁膜 １０１９〜１０２３ ：Ａｌ電極 １０２５ ：画素透明電極 １１０１ ：石英基板 １１０２ ：下地酸化珪素膜 １１０３〜１１０５ ：シリコン活性層 １１０６ ：ゲイト絶縁膜 １１０７〜１１０９ ：シリコンゲイト電極 １１１０〜１１１２ ：弱いＮ型領域 １１１３、１１１４、１１１７：フォトレジスト １１１５、１１１６ ：強いＮ型領域（ソー
ス、ドレイン） １１１８ ：強いＰ型領域（ソー
ス、ドレイン） １１１９、１１２５ ：層間絶縁膜 １１２０〜１１２４ ：Ａｌ電極 １１２６ ：画素透明電極
ス、ドレイン） １０１７ ：強いＰ型領域（ソー
ス、ドレイン） １０１８、１０２４ ：層間絶縁膜 １０１９〜１０２３ ：Ａｌ電極 １０２５ ：画素透明電極 １１０１ ：石英基板 １１０２ ：下地酸化珪素膜 １１０３〜１１０５ ：シリコン活性層 １１０６ ：ゲイト絶縁膜 １１０７〜１１０９ ：シリコンゲイト電極 １１１０〜１１１２ ：弱いＮ型領域 １１１３、１１１４、１１１７：フォトレジスト １１１５、１１１６ ：強いＮ型領域（ソー
ス、ドレイン） １１１８ ：強いＰ型領域（ソー
ス、ドレイン） １１１９、１１２５ ：層間絶縁膜 １１２０〜１１２４ ：Ａｌ電極 １１２６ ：画素透明電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 千村 秀彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (5)
- 【請求項１】絶縁基板上にマトリクス状に配置された複
数の信号線、走査線、およびその交点に配置された薄膜
トランジスタを有するアクティブマトリクス型液晶表示
装置において、同列の信号線を表示画面内で二分割し、
前記二分割した信号線に表示画面の両端に配置された二
つの信号線駆動回路から交互に画像信号を供給し、且
つ、前記二つの信号線駆動回路のうち一方の駆動回路が
動作しているときには他方の駆動回路を停止状態もしく
はスタンバイ状態にする手段を有することを特徴とした
アクティブマトリクス型液晶表示装置。 - 【請求項２】請求項１において、信号線駆動回路を停止
状態もしくはスタンバイ状態にする手段として、信号線
駆動回路のクロック信号の供給を停止するものを用いる
ことを特徴としたアクティブマトリクス型液晶表示装
置。 - 【請求項３】請求項１において、信号線駆動回路を停止
状態もしくはスタンバイ状態にする手段として、信号線
駆動回路の電源供給を停止するものを用いることを特徴
としたアクティブマトリクス型液晶表示装置。 - 【請求項４】請求項１において、信号線駆動回路はデコ
ーダーにより構成され、信号線駆動回路を停止状態もし
くはスタンバイ状態にする手段として、信号線駆動回路
のアドレス信号の供給を停止するものを用いることを特
徴としたアクティブマトリクス型液晶表示装置。 - 【請求項５】請求項１において、信号線駆動回路は点順
次方式の駆動回路より構成されていることを特徴とした
アクティブマトリクス型液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086315A JPH08263016A (ja) | 1995-03-17 | 1995-03-17 | アクティブマトリクス型液晶表示装置 |
| CNB96107308XA CN1140892C (zh) | 1995-03-17 | 1996-03-16 | 有源矩阵型液晶显示器 |
| US08/617,415 US6246399B1 (en) | 1995-03-17 | 1996-03-18 | Active matrix liquid crystal display |
| KR1019960007523A KR100445710B1 (ko) | 1995-03-17 | 1996-03-20 | 액티브매트릭스액정표시장치 |
| TW085103768A TW397925B (en) | 1995-03-17 | 1996-03-28 | Active matrix liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7086315A JPH08263016A (ja) | 1995-03-17 | 1995-03-17 | アクティブマトリクス型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263016A true JPH08263016A (ja) | 1996-10-11 |
Family
ID=13883408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7086315A Pending JPH08263016A (ja) | 1995-03-17 | 1995-03-17 | アクティブマトリクス型液晶表示装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6246399B1 (ja) |
| JP (1) | JPH08263016A (ja) |
| KR (1) | KR100445710B1 (ja) |
| CN (1) | CN1140892C (ja) |
| TW (1) | TW397925B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045063A1 (en) * | 2000-11-28 | 2002-06-06 | Koninklijke Philips Electronics N.V. | Active matrix liquid crystal display devices with split matrices |
| KR100481213B1 (ko) * | 2001-12-28 | 2005-04-08 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 구동방법 |
| WO2005114632A1 (ja) * | 2004-05-24 | 2005-12-01 | Sony Corporation | 表示装置および表示装置の駆動方法 |
| JP2007058215A (ja) * | 2005-08-24 | 2007-03-08 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びそれを含む液晶表示装置 |
| KR100746250B1 (ko) * | 2005-03-15 | 2007-08-03 | 세이코 엡슨 가부시키가이샤 | 전자 디바이스용 기판, 전자 디바이스용 기판의 제조 방법,표시 장치 및 전자 기기 |
| KR100750448B1 (ko) * | 2004-06-08 | 2007-08-22 | 가부시키가이샤 히타치 디스프레이즈 | 표시 장치 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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