JPH0540456A - 表示装置 - Google Patents
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- JPH0540456A JPH0540456A JP3197650A JP19765091A JPH0540456A JP H0540456 A JPH0540456 A JP H0540456A JP 3197650 A JP3197650 A JP 3197650A JP 19765091 A JP19765091 A JP 19765091A JP H0540456 A JPH0540456 A JP H0540456A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/399—Control of the bit-mapped memory using two or more bit-mapped memories, the operations of which are switched in time, e.g. ping-pong buffers
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】 表示期間中における表示データ書き換え時間
の短縮化を図る。 【構成】 タイミング発生部１２′は行アドレスストロ
ーブ信号バーＲＡＳ１、列アドレスストローブ信号バー
ＣＡＳ１及び書き込み制御信号バーＷＥ１からなる制御
信号ＳＣ１をＤＲＡＭ３１の制御入力Ｃに出力するとと
もに、行アドレスストローブ信号バーＲＡＳ２、列アド
レスストローブ信号バーＣＡＳ２及び書き込み制御信号
バーＷＥ２からなる制御信号ＳＣ２をＤＲＡＭ３２の制
御入力Ｃに出力する。上記制御信号ＳＣ１及びＳＣ２は
内部アドレスＭＡの最下位ビットＬＳＢに基づき生成さ
れる、互いに独立した信号である。 【効果】 各記憶部（ＤＲＡＭ）で独立して表示データ
読み出し動作が行えるため、全体としての表示データ読
み出し時間の短縮化が図れ、その分、表示期間中に表示
データ書き込み動作を長時間割り込めるため、表示デー
タの書き換え時間が短縮化する。
の短縮化を図る。 【構成】 タイミング発生部１２′は行アドレスストロ
ーブ信号バーＲＡＳ１、列アドレスストローブ信号バー
ＣＡＳ１及び書き込み制御信号バーＷＥ１からなる制御
信号ＳＣ１をＤＲＡＭ３１の制御入力Ｃに出力するとと
もに、行アドレスストローブ信号バーＲＡＳ２、列アド
レスストローブ信号バーＣＡＳ２及び書き込み制御信号
バーＷＥ２からなる制御信号ＳＣ２をＤＲＡＭ３２の制
御入力Ｃに出力する。上記制御信号ＳＣ１及びＳＣ２は
内部アドレスＭＡの最下位ビットＬＳＢに基づき生成さ
れる、互いに独立した信号である。 【効果】 各記憶部（ＤＲＡＭ）で独立して表示データ
読み出し動作が行えるため、全体としての表示データ読
み出し時間の短縮化が図れ、その分、表示期間中に表示
データ書き込み動作を長時間割り込めるため、表示デー
タの書き換え時間が短縮化する。
Description
【０００１】
【産業上の利用分野】この発明は、所定の表示期間中
に、表示データの読み出し動作と書き込み動作とを行う
表示装置に関する。
に、表示データの読み出し動作と書き込み動作とを行う
表示装置に関する。
【０００２】
【従来の技術】図７は従来の表示装置を示すブロック図
である。同図に示すように、表示装置はＣＰＵ１，表示
制御部２，画素情報記録用のＤＲＡＭ３１，３２及び表
示部４から構成されている。
である。同図に示すように、表示装置はＣＰＵ１，表示
制御部２，画素情報記録用のＤＲＡＭ３１，３２及び表
示部４から構成されている。
【０００３】ＣＰＵ１はＤＲＡＭ３に対する書き込みア
ドレスを指示する１６ビットのシステムアドレスＳＡ
と、書き込みデータを指示する８ビットのシステムデー
タＳＤとを表示制御部２に出力する。
ドレスを指示する１６ビットのシステムアドレスＳＡ
と、書き込みデータを指示する８ビットのシステムデー
タＳＤとを表示制御部２に出力する。
【０００４】システムアドレスＳＡは表示制御部２内の
セレクタ１１のＡ入力に取り込まれる。セレクタ１１は
そのＢ入力に表示アドレス発生部１２から発生される１
６ビットの表示アドレスＤＡを取り込み、タイミング発
生部１２から制御入力Ｓに得られる選択信号Ｓ１２に基
づき、システムアドレスＳＡ及び表示アドレスＤＡのう
ち一方を内部アドレスＭＡとして８ビット単位で（上位
８ビット、下位８ビットの順で）ＤＲＡＭ３１，３２そ
れぞれのアドレス入力Ａに出力する。
セレクタ１１のＡ入力に取り込まれる。セレクタ１１は
そのＢ入力に表示アドレス発生部１２から発生される１
６ビットの表示アドレスＤＡを取り込み、タイミング発
生部１２から制御入力Ｓに得られる選択信号Ｓ１２に基
づき、システムアドレスＳＡ及び表示アドレスＤＡのう
ち一方を内部アドレスＭＡとして８ビット単位で（上位
８ビット、下位８ビットの順で）ＤＲＡＭ３１，３２そ
れぞれのアドレス入力Ａに出力する。
【０００５】タイミング発生部１２は外部より得られる
クロックＣＬＫに同期して、前述した選択信号Ｓ１２に
加えて、タイミング信号Ｔ１を直並列変換部１５のＴ入
力に、タイミング信号Ｔ２を保持回路１４（１４ａ，１
４ｂ）のＴ入力に出力する。また、行アドレスストロー
ブ信号バーＲＡＳ、列アドレスストローブ信号バーＣＡ
Ｓ及び書き込み制御信号バーＷＥからなる制御信号ＳＣ
をＤＲＡＭ３１及び３２の制御入力Ｃに出力するととも
に、書き込み制御信号バーＷＥをバッファ１３に出力す
る。
クロックＣＬＫに同期して、前述した選択信号Ｓ１２に
加えて、タイミング信号Ｔ１を直並列変換部１５のＴ入
力に、タイミング信号Ｔ２を保持回路１４（１４ａ，１
４ｂ）のＴ入力に出力する。また、行アドレスストロー
ブ信号バーＲＡＳ、列アドレスストローブ信号バーＣＡ
Ｓ及び書き込み制御信号バーＷＥからなる制御信号ＳＣ
をＤＲＡＭ３１及び３２の制御入力Ｃに出力するととも
に、書き込み制御信号バーＷＥをバッファ１３に出力す
る。
【０００６】バッファ１３は書き込み制御信号バーＷＥ
がＬのとき活性状態となり、システムデータＳＤを内部
データＭＤとして、下位４ビットをＤＲＡＭ３１のデー
タ入出力Ｄに出力し、上位４ビットをＤＲＡＭ３２のデ
ータ入出力Ｄにそれぞれ出力する。
がＬのとき活性状態となり、システムデータＳＤを内部
データＭＤとして、下位４ビットをＤＲＡＭ３１のデー
タ入出力Ｄに出力し、上位４ビットをＤＲＡＭ３２のデ
ータ入出力Ｄにそれぞれ出力する。
【０００７】保持回路１４ａ，１４ｂは、ＤＲＡＭ３
１，３２のデータ入出力Ｄよりそれぞれ得られる４ビッ
トのデータ出力ｄ１，ｄ２を受け、タイミング信号Ｔ２
の制御タイミングで４ビットラッチデータとして取り込
み、該４ビットラッチデータをＱ出力から直並列変換部
１５のＤ入力にそれぞれ出力する。
１，３２のデータ入出力Ｄよりそれぞれ得られる４ビッ
トのデータ出力ｄ１，ｄ２を受け、タイミング信号Ｔ２
の制御タイミングで４ビットラッチデータとして取り込
み、該４ビットラッチデータをＱ出力から直並列変換部
１５のＤ入力にそれぞれ出力する。
【０００８】直並列変換部１５はタイミング信号Ｔ２の
制御タイミングで、保持回路１４ａ，１４ｂより得られ
た２つの４ビットラッチデータを取り込み、Ｑ出力から
８ビットの表示データＶＤとして表示部４に出力する。
制御タイミングで、保持回路１４ａ，１４ｂより得られ
た２つの４ビットラッチデータを取り込み、Ｑ出力から
８ビットの表示データＶＤとして表示部４に出力する。
【０００９】ＤＲＡＭ３１，３２はそれぞれ制御入力Ｃ
に取り込んだ制御信号ＳＣの制御下で、書き込み時に内
部アドレスＭＡで指示されたアドレスに、データ入出力
Ｄから取り込んだ内部データＭＤを書き込みデータとし
て格納し、読み出し時に内部アドレスＭＡで指示された
アドレスに格納されたデータをデータ入出力Ｄから出力
する。
に取り込んだ制御信号ＳＣの制御下で、書き込み時に内
部アドレスＭＡで指示されたアドレスに、データ入出力
Ｄから取り込んだ内部データＭＤを書き込みデータとし
て格納し、読み出し時に内部アドレスＭＡで指示された
アドレスに格納されたデータをデータ入出力Ｄから出力
する。
【００１０】図８は図７で示した表示装置の表示データ
の書き込み及び読み出し動作を示すタイミング図であ
る。以下、同図を参照して表示データ書き込み動作の説
明を行う。
の書き込み及び読み出し動作を示すタイミング図であ
る。以下、同図を参照して表示データ書き込み動作の説
明を行う。
【００１１】まず、ＣＰＵ１からシステムアドレスＳＡ
がセレクタ１１のＡ入力に取り込まれる。この時、セレ
クタ１１は選択信号Ｓ１２の指示によりＡ入力を内部ア
ドレスＭＡとして出力するように設定されている。した
がって、システムアドレスＳＡが上位８ビット，下位８
ビットの順で、内部アドレスＭＡとして出力される。
がセレクタ１１のＡ入力に取り込まれる。この時、セレ
クタ１１は選択信号Ｓ１２の指示によりＡ入力を内部ア
ドレスＭＡとして出力するように設定されている。した
がって、システムアドレスＳＡが上位８ビット，下位８
ビットの順で、内部アドレスＭＡとして出力される。
【００１２】そして、行アドレスストローブ信号バーＲ
ＡＳの立ち下がりに伴い、内部アドレスＭＡとして行ア
ドレスＲＡ（システムアドレスＳＡの上位８ビット）が
ＤＲＡＭ３１，３２のアドレス入力Ａに共通に出力され
る。そして、書き込み制御信号バーＷＥをＬに設定した
後、続いて列アドレスストローブ信号バーＣＡＳの立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ
（システムアドレスＳＡの下位８ビット）がＤＲＡＭ３
１，３２のアドレス入力Ａに共通に出力されることによ
り、ＤＲＡＭ３１，３２に対する書き込みアドレスの設
定が行われる。
ＡＳの立ち下がりに伴い、内部アドレスＭＡとして行ア
ドレスＲＡ（システムアドレスＳＡの上位８ビット）が
ＤＲＡＭ３１，３２のアドレス入力Ａに共通に出力され
る。そして、書き込み制御信号バーＷＥをＬに設定した
後、続いて列アドレスストローブ信号バーＣＡＳの立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ
（システムアドレスＳＡの下位８ビット）がＤＲＡＭ３
１，３２のアドレス入力Ａに共通に出力されることによ
り、ＤＲＡＭ３１，３２に対する書き込みアドレスの設
定が行われる。
【００１３】同時に、書き込み制御信号バーＷＥがＬで
バッファ１３が活性状態のため、システムデータＳＤが
内部データＭＤとしてバッファ１３からＤＲＡＭ３１，
３２のデータ入出力Ｄに出力される。すなわち、内部デ
ータＭＤのうち、上位４ビットがＤＲＡＭ３２のデータ
入出力Ｄに、下位４ビットがＤＲＡＭ３１のデータ入出
力Ｄにそれぞれ出力される。
バッファ１３が活性状態のため、システムデータＳＤが
内部データＭＤとしてバッファ１３からＤＲＡＭ３１，
３２のデータ入出力Ｄに出力される。すなわち、内部デ
ータＭＤのうち、上位４ビットがＤＲＡＭ３２のデータ
入出力Ｄに、下位４ビットがＤＲＡＭ３１のデータ入出
力Ｄにそれぞれ出力される。
【００１４】以上の動作により、ＤＲＡＭ３１，３２に
対し、システムアドレスＳＡで指示されたアドレスに、
システムデータＳＤで指示されたデータが書き込まれ
る。
対し、システムアドレスＳＡで指示されたアドレスに、
システムデータＳＤで指示されたデータが書き込まれ
る。
【００１５】図９はＤＲＡＭ３１，３２のアドレス配置
を示す説明図である。同図示すように、ＤＲＡＭ３１及
び３２はそれぞれ６４Ｋ×４（ビット）のアドレス空間
を有しており、ＤＲＡＭ３１がアドレス００００ｈ〜Ｆ
ＦＦＦｈに表示データの下位４ビットデータを格納し、
ＤＲＡＭ３２がアドレス００００ｈ〜ＦＦＦＦｈに表示
データの上位４ビットデータを格納する。したがって、
上記書き込み動作を１回実行することにより、１つのア
ドレスに対するＤＲＡＭ３１，３２への表示データの書
き込みが行われる。
を示す説明図である。同図示すように、ＤＲＡＭ３１及
び３２はそれぞれ６４Ｋ×４（ビット）のアドレス空間
を有しており、ＤＲＡＭ３１がアドレス００００ｈ〜Ｆ
ＦＦＦｈに表示データの下位４ビットデータを格納し、
ＤＲＡＭ３２がアドレス００００ｈ〜ＦＦＦＦｈに表示
データの上位４ビットデータを格納する。したがって、
上記書き込み動作を１回実行することにより、１つのア
ドレスに対するＤＲＡＭ３１，３２への表示データの書
き込みが行われる。
【００１６】次に、表示データ読み出し動作の説明を行
う。表示データ読み出し動作時において、表示アドレス
発生部１０はアドレス００００ｈをスタートアドレスと
して１ずつインクリメントさせながら表示アドレスＤＡ
をセレクタ１１のＢ入力に出力する。この時、セレクタ
１１は選択信号Ｓ１２の指示によりＢ入力を内部アドレ
スＭＡとして出力するように設定される。したがって、
表示アドレスＤＡが上位８ビット，下位８ビットの順
で、内部アドレスＭＡとしてＤＲＡＭ３１，３２のアド
レス入力Ａに出力される。なお、表示動作時における書
き込み制御信号バーＷＥはＨに固定される（図８中、破
線で示す）。
う。表示データ読み出し動作時において、表示アドレス
発生部１０はアドレス００００ｈをスタートアドレスと
して１ずつインクリメントさせながら表示アドレスＤＡ
をセレクタ１１のＢ入力に出力する。この時、セレクタ
１１は選択信号Ｓ１２の指示によりＢ入力を内部アドレ
スＭＡとして出力するように設定される。したがって、
表示アドレスＤＡが上位８ビット，下位８ビットの順
で、内部アドレスＭＡとしてＤＲＡＭ３１，３２のアド
レス入力Ａに出力される。なお、表示動作時における書
き込み制御信号バーＷＥはＨに固定される（図８中、破
線で示す）。
【００１７】行アドレスストローブ信号バーＲＡＳの立
ち下がりに伴い、内部アドレスＭＡとして行アドレスＲ
Ａ（表示アドレスＤＡの上位８ビット）がＤＲＡＭ３
１，３２のアドレス入力Ａに共通に出力される。続いて
列アドレスストローブ信号バーＣＡＳが立ち下がりに伴
い内部アドレスＭＡとして列アドレスＣＡ（表示アドレ
スＤＡの下位８ビット）がＤＲＡＭ３１，３２のアドレ
ス入力Ａに共通に出力される。
ち下がりに伴い、内部アドレスＭＡとして行アドレスＲ
Ａ（表示アドレスＤＡの上位８ビット）がＤＲＡＭ３
１，３２のアドレス入力Ａに共通に出力される。続いて
列アドレスストローブ信号バーＣＡＳが立ち下がりに伴
い内部アドレスＭＡとして列アドレスＣＡ（表示アドレ
スＤＡの下位８ビット）がＤＲＡＭ３１，３２のアドレ
ス入力Ａに共通に出力される。
【００１８】そして、ＤＲＡＭ３１，３２は、タイミン
グ発生部１２からの制御信号ＳＣに従い、内部アドレス
ＭＡで指示されたアドレスの格納データである４ビット
データｄ１，ｄ２をデータ入出力Ｄからそれぞれ出力す
る。そして、保持回路１４ａ，１４ｂがそれぞれの４ビ
ットデータｄ１，ｄ２をタイミング発生部１２のタイミ
ング信号Ｔ２の指示するタイミングで４ビットラッチデ
ータとして取り込む。
グ発生部１２からの制御信号ＳＣに従い、内部アドレス
ＭＡで指示されたアドレスの格納データである４ビット
データｄ１，ｄ２をデータ入出力Ｄからそれぞれ出力す
る。そして、保持回路１４ａ，１４ｂがそれぞれの４ビ
ットデータｄ１，ｄ２をタイミング発生部１２のタイミ
ング信号Ｔ２の指示するタイミングで４ビットラッチデ
ータとして取り込む。
【００１９】その後、直並列変換部１５は、タイミング
発生部１２からのタイミング信号Ｔ１の指示に従い、保
持回路１４ａ，１４ｂそれぞれのＱ出力から得られる４
ビットラッチデータをＤ入力から取り込み、そのＱ出力
から８ビットの表示データＶＤを表示部４出力する。以
上が表示データ読み出し動作であり、その後、表示部４
が表示データＶＤに基づき画像表示を行う。
発生部１２からのタイミング信号Ｔ１の指示に従い、保
持回路１４ａ，１４ｂそれぞれのＱ出力から得られる４
ビットラッチデータをＤ入力から取り込み、そのＱ出力
から８ビットの表示データＶＤを表示部４出力する。以
上が表示データ読み出し動作であり、その後、表示部４
が表示データＶＤに基づき画像表示を行う。
【００２０】以降、表示アドレス発生部１０が１ずつイ
ンクリメントさせながら表示アドレスＤＡを変化させる
ことにより、上記表示データ読み出し動作及び画像表示
動作を画面を構成するアドレスすべてに対して行うこと
により、１画面分の表示データデータが表示部４に表示
される。以後、ＤＲＡＭ３１，３２の格納データを書き
換えない限り、表示部４は同一画面を常に表示する。
ンクリメントさせながら表示アドレスＤＡを変化させる
ことにより、上記表示データ読み出し動作及び画像表示
動作を画面を構成するアドレスすべてに対して行うこと
により、１画面分の表示データデータが表示部４に表示
される。以後、ＤＲＡＭ３１，３２の格納データを書き
換えない限り、表示部４は同一画面を常に表示する。
【００２１】表示部４の画面の表示内容を変えるには、
当然、ＤＲＡＭ３１，３２の格納データを書き換える必
要がある。ＤＲＡＭ３１，３２の格納データの書き換え
は、図１０に示すように、表示期間中に、表示データ読
み出しサイクルとともに、表示データ書き込みサイクル
を割り込ませることにより行っている。
当然、ＤＲＡＭ３１，３２の格納データを書き換える必
要がある。ＤＲＡＭ３１，３２の格納データの書き換え
は、図１０に示すように、表示期間中に、表示データ読
み出しサイクルとともに、表示データ書き込みサイクル
を割り込ませることにより行っている。
【００２２】図１０の例では、表示データが７バイト
（８ビット×７＝５６）の画素を表示する表示期間中に
７回の表示データ読み出しサイクル〜に１回の割合
で、表示データ書き込みサイクルを割り込ませている。
表示期間中に、表示データ書き込みサイクルを割り込ま
せることができるのは、所定数（例えば１バイト）の画
素表示において、表示部４の画像表示に要する時間が表
示データ読み出し期間より長いためである。したがっ
て、１バイトの表示期間とＤＲＡＭの必要タイミングで
計算された１バイトの表示データ読み出し時間との時間
差により、所定サイクル（図１０の例では７サイクル）
に１回の割合で表示データ書き込みサイクルを割り込ま
せることができる。
（８ビット×７＝５６）の画素を表示する表示期間中に
７回の表示データ読み出しサイクル〜に１回の割合
で、表示データ書き込みサイクルを割り込ませている。
表示期間中に、表示データ書き込みサイクルを割り込ま
せることができるのは、所定数（例えば１バイト）の画
素表示において、表示部４の画像表示に要する時間が表
示データ読み出し期間より長いためである。したがっ
て、１バイトの表示期間とＤＲＡＭの必要タイミングで
計算された１バイトの表示データ読み出し時間との時間
差により、所定サイクル（図１０の例では７サイクル）
に１回の割合で表示データ書き込みサイクルを割り込ま
せることができる。
【００２３】
【発明が解決しようとする課題】従来の表示サイクルは
以上のように構成されており、所定の表示期間中に、所
定数の表示データ読み出しサイクルに１回の割合で表示
データ書き込みサイクルを設けていた。しかしながら、
従来の方法では、表示データ読み出しサイクルに要する
時間が短いとはいえず、所定の表示期間中における表示
データの書き換えサイクルを割り込める時間が十分でな
いため、表示期間中において、表示データの書き換え時
間が必要以上にかかりすぎるという問題点があった。
以上のように構成されており、所定の表示期間中に、所
定数の表示データ読み出しサイクルに１回の割合で表示
データ書き込みサイクルを設けていた。しかしながら、
従来の方法では、表示データ読み出しサイクルに要する
時間が短いとはいえず、所定の表示期間中における表示
データの書き換えサイクルを割り込める時間が十分でな
いため、表示期間中において、表示データの書き換え時
間が必要以上にかかりすぎるという問題点があった。
【００２４】この発明は上記問題点を解決するためにな
されたもので、表示期間中における表示データの書き換
え時間の短縮化を図った表示装置を得るることを目的と
する。
されたもので、表示期間中における表示データの書き換
え時間の短縮化を図った表示装置を得るることを目的と
する。
【００２５】
【課題を解決するための手段】この発明にかかる表示装
置は、所定の表示期間中に、表示データの読み出し動作
と書き込み動作とを行っており、ｎビット単位で前記表
示データの読み書きが可能な複数の記憶部と、絶対アド
レスを付与する絶対アドレス付与手段と、（ｎ×ｍ）ビ
ット構成の書き込みデータを付与するデータ付与手段
と、前記絶対アドレスの少なくとも一部に基づき、前記
複数の記憶部のいずれかを選択記憶部として選択し、前
記選択記憶部に対し他の記憶部とは独立してアクセスす
る記憶部選択手段と、前記絶対アドレスの一部を変更
し、所定のタイミングでｍ個のアクセスアドレスを順次
生成するアクセスアドレス生成手段と、前記表示データ
の書き込み時に、前記書き込みデータをｎビット単位
で、前記選択記憶部の前記ｍ個のアクセスアドレスにそ
れぞれ格納する書き込み制御手段と、前記表示データの
読み出し時に、前記選択記憶部における前記ｍ個のアク
セスアドレスから、それぞれｎビットの格納データを取
り出し、（ｎ×ｍ）ビット構成の表示データを出力する
読み出し制御手段と、前記表示データを受け、前記表示
データに基づき画像を表示する表示部とを備えて構成さ
れている。
置は、所定の表示期間中に、表示データの読み出し動作
と書き込み動作とを行っており、ｎビット単位で前記表
示データの読み書きが可能な複数の記憶部と、絶対アド
レスを付与する絶対アドレス付与手段と、（ｎ×ｍ）ビ
ット構成の書き込みデータを付与するデータ付与手段
と、前記絶対アドレスの少なくとも一部に基づき、前記
複数の記憶部のいずれかを選択記憶部として選択し、前
記選択記憶部に対し他の記憶部とは独立してアクセスす
る記憶部選択手段と、前記絶対アドレスの一部を変更
し、所定のタイミングでｍ個のアクセスアドレスを順次
生成するアクセスアドレス生成手段と、前記表示データ
の書き込み時に、前記書き込みデータをｎビット単位
で、前記選択記憶部の前記ｍ個のアクセスアドレスにそ
れぞれ格納する書き込み制御手段と、前記表示データの
読み出し時に、前記選択記憶部における前記ｍ個のアク
セスアドレスから、それぞれｎビットの格納データを取
り出し、（ｎ×ｍ）ビット構成の表示データを出力する
読み出し制御手段と、前記表示データを受け、前記表示
データに基づき画像を表示する表示部とを備えて構成さ
れている。
【００２６】
【作用】この発明においては、記憶部選択手段が絶対ア
ドレスの少なくとも一部に基づき、複数の記憶部のいず
れかを選択記憶部として選択し、選択記憶部に対し他の
記憶部とは独立してアクセスするため、複数の記憶部を
順次選択しながら表示データ読み出し動作を行うことが
できる。
ドレスの少なくとも一部に基づき、複数の記憶部のいず
れかを選択記憶部として選択し、選択記憶部に対し他の
記憶部とは独立してアクセスするため、複数の記憶部を
順次選択しながら表示データ読み出し動作を行うことが
できる。
【００２７】
【実施例】図１はこの発明の一実施例である表示装置の
構成を示すブロック図である。同図に示すように、セレ
クタ１１′は、そのＡ入力にシステムアドレスＳＡを、
そのＢ入力に表示アドレスＤＡをそれぞれ取り込み、タ
イミング発生部１２′から制御入力Ｓに得られる選択信
号Ｓ１２に基づき、システムアドレスＳＡ及び表示アド
レスＤＡのうち一方を内部アドレスＭＡとして８ビット
単位で（上位８ビット、下位８ビットの順で）ＤＲＡＭ
３１，３２それぞれのアドレス入力Ａに出力する。さら
に下位８ビットの最下位ビットＬＳＢをタイミング発生
部１２′に出力する。
構成を示すブロック図である。同図に示すように、セレ
クタ１１′は、そのＡ入力にシステムアドレスＳＡを、
そのＢ入力に表示アドレスＤＡをそれぞれ取り込み、タ
イミング発生部１２′から制御入力Ｓに得られる選択信
号Ｓ１２に基づき、システムアドレスＳＡ及び表示アド
レスＤＡのうち一方を内部アドレスＭＡとして８ビット
単位で（上位８ビット、下位８ビットの順で）ＤＲＡＭ
３１，３２それぞれのアドレス入力Ａに出力する。さら
に下位８ビットの最下位ビットＬＳＢをタイミング発生
部１２′に出力する。
【００２８】タイミング発生部１２′は、外部より得ら
れるクロックＣＬＫに同期し、従来同様、選択信号Ｓ１
２をセレクタ１１の制御入力Ｓに出力し、タイミング信
号Ｔ１を直並列変換部１５のＴ入力に出力し、書き込み
制御信号バーＷＥをバッファ１３に出力する。
れるクロックＣＬＫに同期し、従来同様、選択信号Ｓ１
２をセレクタ１１の制御入力Ｓに出力し、タイミング信
号Ｔ１を直並列変換部１５のＴ入力に出力し、書き込み
制御信号バーＷＥをバッファ１３に出力する。
【００２９】そして、タイミング発生部１２′は、タイ
ミング信号Ｔ２１を保持回路１４ａのＴ入力に，タイミ
ング信号Ｔ２２を保持回路１４ｂのＴ入力に出力すると
ともに、行アドレスストローブ信号バーＲＡＳ１、列ア
ドレスストローブ信号バーＣＡＳ１及び書き込み制御信
号バーＷＥ１からなる制御信号ＳＣ１をＤＲＡＭ３１の
制御入力Ｃに出力するとともに、行アドレスストローブ
信号バーＲＡＳ２、列アドレスストローブ信号バーＣＡ
Ｓ２及び書き込み制御信号バーＷＥ２からなる制御信号
ＳＣ２をＤＲＡＭ３２の制御入力Ｃに出力する。なお、
タイミング信号Ｔ２１及びＴ２２は互いに独立した信号
である。また、制御信号ＳＣ１及びＳＣ２は内部アドレ
スＭＡの最下位ビットＬＳＢに基づき生成される、互い
に独立した信号である。
ミング信号Ｔ２１を保持回路１４ａのＴ入力に，タイミ
ング信号Ｔ２２を保持回路１４ｂのＴ入力に出力すると
ともに、行アドレスストローブ信号バーＲＡＳ１、列ア
ドレスストローブ信号バーＣＡＳ１及び書き込み制御信
号バーＷＥ１からなる制御信号ＳＣ１をＤＲＡＭ３１の
制御入力Ｃに出力するとともに、行アドレスストローブ
信号バーＲＡＳ２、列アドレスストローブ信号バーＣＡ
Ｓ２及び書き込み制御信号バーＷＥ２からなる制御信号
ＳＣ２をＤＲＡＭ３２の制御入力Ｃに出力する。なお、
タイミング信号Ｔ２１及びＴ２２は互いに独立した信号
である。また、制御信号ＳＣ１及びＳＣ２は内部アドレ
スＭＡの最下位ビットＬＳＢに基づき生成される、互い
に独立した信号である。
【００３０】また、タイミング発生部１２′は、内部ア
ドレスＭＡの最下位ビットＬＳＢに基づき、所定のタイ
ミングで変化する１ビットのタイミングアドレスＴＡを
セレクタ２０の制御入力Ｓに出力するとともに、このタ
イミングアドレスＴＡを内部アドレスＭＡの最下位ビッ
トとして出力する。
ドレスＭＡの最下位ビットＬＳＢに基づき、所定のタイ
ミングで変化する１ビットのタイミングアドレスＴＡを
セレクタ２０の制御入力Ｓに出力するとともに、このタ
イミングアドレスＴＡを内部アドレスＭＡの最下位ビッ
トとして出力する。
【００３１】セレクタ２０はバッファ１４の出力とＤＲ
ＡＭ３１，３２それぞれのデータ入出力Ｄとの間に介挿
されており、バッファ１４から得られる内部データＭＤ
のうち、上位４ビットＭＤＵをＡ入力より取り込み、下
位４ビットＭＤＤをＢ入力より取り込む。そして、制御
入力Ｓより得られるタイミングアドレスＴＡの１／０に
従い、上位４ビットＭＤＵ及び下位４ビットＭＤＤのう
ち一方を出力する。
ＡＭ３１，３２それぞれのデータ入出力Ｄとの間に介挿
されており、バッファ１４から得られる内部データＭＤ
のうち、上位４ビットＭＤＵをＡ入力より取り込み、下
位４ビットＭＤＤをＢ入力より取り込む。そして、制御
入力Ｓより得られるタイミングアドレスＴＡの１／０に
従い、上位４ビットＭＤＵ及び下位４ビットＭＤＤのう
ち一方を出力する。
【００３２】保持回路１４ａ′，１４ｂ′は、ＤＲＡＭ
３１，３２のデータ入出力Ｄより得られる４ビットのデ
ータ出力ｄ１，ｄ２を共にＤ入力に受け、タイミング信
号Ｔ２１，Ｔ２２の制御タイミングで、Ｄ入力から４ビ
ットラッチデータとしてデータ出力ｄ１あるいはｄ２を
取り込み、それぞれのＱ出力から４ビットラッチデータ
を直並列変換部１５のＤ入力に出力する。なお、他の構
成は図７で示した従来例と同様であるため、説明は省略
する。
３１，３２のデータ入出力Ｄより得られる４ビットのデ
ータ出力ｄ１，ｄ２を共にＤ入力に受け、タイミング信
号Ｔ２１，Ｔ２２の制御タイミングで、Ｄ入力から４ビ
ットラッチデータとしてデータ出力ｄ１あるいはｄ２を
取り込み、それぞれのＱ出力から４ビットラッチデータ
を直並列変換部１５のＤ入力に出力する。なお、他の構
成は図７で示した従来例と同様であるため、説明は省略
する。
【００３３】図２は図１で示した表示装置の表示データ
書き込み動作及び表示データ読み出し動作を示すタイミ
ング図である。以下、同図を参照して表示データ書き込
み動作の説明を行う。
書き込み動作及び表示データ読み出し動作を示すタイミ
ング図である。以下、同図を参照して表示データ書き込
み動作の説明を行う。
【００３４】まず、ＣＰＵ１から絶対アドレスとして、
システムアドレスＳＡ（仮に００００ｈとする）がセレ
クタ１１のＡ入力に取り込まれる。この時、セレクタ１
１は選択信号Ｓ１２の指示によりＡ入力を内部アドレス
ＭＡとして出力するように設定されている。したがっ
て、システムアドレスＳＡが、上位８ビット（００
ｈ），下位８ビット（００ｈ）の順で、内部アドレスＭ
Ａとして出力される。
システムアドレスＳＡ（仮に００００ｈとする）がセレ
クタ１１のＡ入力に取り込まれる。この時、セレクタ１
１は選択信号Ｓ１２の指示によりＡ入力を内部アドレス
ＭＡとして出力するように設定されている。したがっ
て、システムアドレスＳＡが、上位８ビット（００
ｈ），下位８ビット（００ｈ）の順で、内部アドレスＭ
Ａとして出力される。
【００３５】同時に、システムアドレスＳＡの最下位ビ
ットがセレクタ１１の内部アドレスＭＡの最下位ビット
ＬＳＢ（＝０）としてタイミング発生部１２′に出力さ
れる。タイミング発生部１２′は取り込んだ最下位ビッ
トＬＳＢに基づき、ＤＲＡＭ３１及び３２のうち、一方
をイネーブルに他方をディスイネーブルにするように制
御信号ＳＣ１及びＳＣ２を発生する。この場合、ＬＳＢ
＝０のため、ＤＲＡＭ３１をイネーブル状態にし、ＤＲ
ＡＭ３２をディスイネーブル状態にする。したがって、
制御信号ＳＣ２の行アドレスストローブ信号バーＲＡＳ
２、列アドレスストローブ信号バーＣＡＳ２はＨに固定
される（図２中、破線で示す）。
ットがセレクタ１１の内部アドレスＭＡの最下位ビット
ＬＳＢ（＝０）としてタイミング発生部１２′に出力さ
れる。タイミング発生部１２′は取り込んだ最下位ビッ
トＬＳＢに基づき、ＤＲＡＭ３１及び３２のうち、一方
をイネーブルに他方をディスイネーブルにするように制
御信号ＳＣ１及びＳＣ２を発生する。この場合、ＬＳＢ
＝０のため、ＤＲＡＭ３１をイネーブル状態にし、ＤＲ
ＡＭ３２をディスイネーブル状態にする。したがって、
制御信号ＳＣ２の行アドレスストローブ信号バーＲＡＳ
２、列アドレスストローブ信号バーＣＡＳ２はＨに固定
される（図２中、破線で示す）。
【００３６】以下、ＤＲＡＭ３１をイネーブルにした書
き込み動作の説明を行う。
き込み動作の説明を行う。
【００３７】行アドレスストローブ信号バーＲＡＳ１の
立ち下がりに伴い、内部アドレスＭＡとして行アドレス
ＲＡ（システムアドレスＳＡの上位８ビット）がＤＲＡ
Ｍ３１，３２のアドレス入力Ａに共通に出力され、書き
込み制御信号バーＷＥをＬに設定し書き込み状態にした
後、列アドレスストローブ信号バーＣＡＳ１の立ち下が
りに伴い内部アドレスＭＡとして列アドレスＣＡ１がＤ
ＲＡＭ３１のアドレス入力Ａに共通に出力される。
立ち下がりに伴い、内部アドレスＭＡとして行アドレス
ＲＡ（システムアドレスＳＡの上位８ビット）がＤＲＡ
Ｍ３１，３２のアドレス入力Ａに共通に出力され、書き
込み制御信号バーＷＥをＬに設定し書き込み状態にした
後、列アドレスストローブ信号バーＣＡＳ１の立ち下が
りに伴い内部アドレスＭＡとして列アドレスＣＡ１がＤ
ＲＡＭ３１のアドレス入力Ａに共通に出力される。
【００３８】この時、列アドレスＣＡ１は、システムア
ドレスＳＡの下位８ビット（００ｈ）のうち、列アドレ
スＣＡ１の最下位ビットがタイミング発生部１２′のタ
イミングアドレスＴＡにより強制的に“０”に設定され
て００ｈとなるため、ＤＲＡＭ３１への書き込みアドレ
ス００００ｈの設定が行われる。
ドレスＳＡの下位８ビット（００ｈ）のうち、列アドレ
スＣＡ１の最下位ビットがタイミング発生部１２′のタ
イミングアドレスＴＡにより強制的に“０”に設定され
て００ｈとなるため、ＤＲＡＭ３１への書き込みアドレ
ス００００ｈの設定が行われる。
【００３９】一方、書き込み制御信号バーＷＥがＬでバ
ッファ１３が活性状態のため、システムデータＳＤが内
部データＭＤとしてバッファ１３からセレクタ２０の
Ａ，Ｂ入力に付与され、セレクタ２０はタイミングアド
レスＴＡが“０”のため、内部データＭＤの下位４ビッ
トデータＭＤＤをＤＲＡＭ３１のデータ入出力Ｄに出力
する。
ッファ１３が活性状態のため、システムデータＳＤが内
部データＭＤとしてバッファ１３からセレクタ２０の
Ａ，Ｂ入力に付与され、セレクタ２０はタイミングアド
レスＴＡが“０”のため、内部データＭＤの下位４ビッ
トデータＭＤＤをＤＲＡＭ３１のデータ入出力Ｄに出力
する。
【００４０】その結果、ＤＲＡＭ３１のアドレス０００
０ｈに下位４ビットデータＭＤＤが書き込まれる。
０ｈに下位４ビットデータＭＤＤが書き込まれる。
【００４１】続いて、タイミング発生部１２′からの行
アドレスストローブ信号バーＲＡＳをＬに固定した状態
で、列アドレスストローブ信号バーＣＡＳを立ち上げ、
タイミングアドレスＴＡを“１”に変更した後、再び列
アドレスストローブ信号バーＣＡＳ１を立ち下げること
により、ページモード書き込みを行う。
アドレスストローブ信号バーＲＡＳをＬに固定した状態
で、列アドレスストローブ信号バーＣＡＳを立ち上げ、
タイミングアドレスＴＡを“１”に変更した後、再び列
アドレスストローブ信号バーＣＡＳ１を立ち下げること
により、ページモード書き込みを行う。
【００４２】すなわち、行アドレスを固定した状態で、
列アドレスストローブ信号バーＣＡＳ１の２度目の立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ２
がＤＲＡＭ３１のアドレス入力Ａに出力される。
列アドレスストローブ信号バーＣＡＳ１の２度目の立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ２
がＤＲＡＭ３１のアドレス入力Ａに出力される。
【００４３】この時、列アドレスＣＡ２は、システムア
ドレスＳＡの下位８ビット（００ｈ）のうち、列アドレ
スＣＡ２の最下位ビットがタイミング発生部１２′のタ
イミングアドレスＴＡにより強制的に“１”に設定され
て０１ｈとなるため、ＤＲＡＭ３１への書き込みアドレ
ス０００１ｈの設定が行われる。
ドレスＳＡの下位８ビット（００ｈ）のうち、列アドレ
スＣＡ２の最下位ビットがタイミング発生部１２′のタ
イミングアドレスＴＡにより強制的に“１”に設定され
て０１ｈとなるため、ＤＲＡＭ３１への書き込みアドレ
ス０００１ｈの設定が行われる。
【００４４】一方、書き込み制御信号バーＷＥがＬでバ
ッファ１３が活性状態のため、システムデータＳＤが内
部データＭＤとしてバッファ１３からセレクタ２０の
Ａ，Ｂ入力に付与され、セレクタ２０はタイミングアド
レスＴＡが“１”のため、内部データＭＤの上位４ビッ
トデータＭＤＵをＤＲＡＭ３１のデータ入出力Ｄに出力
する。
ッファ１３が活性状態のため、システムデータＳＤが内
部データＭＤとしてバッファ１３からセレクタ２０の
Ａ，Ｂ入力に付与され、セレクタ２０はタイミングアド
レスＴＡが“１”のため、内部データＭＤの上位４ビッ
トデータＭＤＵをＤＲＡＭ３１のデータ入出力Ｄに出力
する。
【００４５】その結果、ＤＲＡＭ３１のアドレス０００
１ｈに上位４ビットデータＭＤＵが書き込まれる。つま
り、絶対アドレスであるシステムアドレスＳＡが０００
０ｈの場合、ＤＲＡＭ３１及び３２のうちＤＲＡＭ３１
が選択され、ＤＲＡＭ３１のアドレス００００ｈにシス
テムデータＳＤの下位４ビットが格納され、ＤＲＡＭ３
１のアドレス０００１ｈにシステムデータＳＤの上位４
ビットが格納される。
１ｈに上位４ビットデータＭＤＵが書き込まれる。つま
り、絶対アドレスであるシステムアドレスＳＡが０００
０ｈの場合、ＤＲＡＭ３１及び３２のうちＤＲＡＭ３１
が選択され、ＤＲＡＭ３１のアドレス００００ｈにシス
テムデータＳＤの下位４ビットが格納され、ＤＲＡＭ３
１のアドレス０００１ｈにシステムデータＳＤの上位４
ビットが格納される。
【００４６】このように、絶対アドレスであるシステム
アドレスＳＡが付与されると、ＤＲＡＭ３１あるいは３
２が選択され、選択されたＤＲＡＭに対し、最下位ビッ
トを除くシステムアドレスＳＡで指示されたアドレスと
タイミング発生部１２′から出力されるタイミングアド
レスＴＡとに基づき決定される連続する２つのアクセス
アドレスへ、システムデータＳＤの下位４ビット、上位
４ビットデータの順にデータが格納されることにより、
書き込み動作が行われる。
アドレスＳＡが付与されると、ＤＲＡＭ３１あるいは３
２が選択され、選択されたＤＲＡＭに対し、最下位ビッ
トを除くシステムアドレスＳＡで指示されたアドレスと
タイミング発生部１２′から出力されるタイミングアド
レスＴＡとに基づき決定される連続する２つのアクセス
アドレスへ、システムデータＳＤの下位４ビット、上位
４ビットデータの順にデータが格納されることにより、
書き込み動作が行われる。
【００４７】図３はＤＲＡＭ３１，３２のアドレス配置
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は、最下位ビットが“０”のシステムアドレスＳＡのア
ドレス００００ｈ、００００２ｈ〜ＦＦＦＥｈに対応し
て、下位４ビット、上位４ビットの順で表示データを格
納する。一方、ＤＲＡＭ３２は最下位ビットが“１”の
システムアドレスＳＡアドレス０００１ｈ、００００３
ｈ〜ＦＦＦＦｈに対応して、下位４ビット、上位４ビッ
トの順で表示データを格納する。なお、図３において、
ｄ××××は、ＤＲＡＭ３１，３２のアドレス××××
に格納された表示データを意味する。
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は、最下位ビットが“０”のシステムアドレスＳＡのア
ドレス００００ｈ、００００２ｈ〜ＦＦＦＥｈに対応し
て、下位４ビット、上位４ビットの順で表示データを格
納する。一方、ＤＲＡＭ３２は最下位ビットが“１”の
システムアドレスＳＡアドレス０００１ｈ、００００３
ｈ〜ＦＦＦＦｈに対応して、下位４ビット、上位４ビッ
トの順で表示データを格納する。なお、図３において、
ｄ××××は、ＤＲＡＭ３１，３２のアドレス××××
に格納された表示データを意味する。
【００４８】次に、表示データ読み出し動作の説明を行
う。
う。
【００４９】表示アドレス発生部１０はアドレス０００
０ｈをスタートアドレスとして１ずつインクリメントさ
せながら表示アドレスＤＡをセレクタ１１のＢ入力に出
力する。ここでは、スタートアドレス００００ｈを出力
したとする。この時、セレクタ１１は選択信号Ｓ１２の
指示によりＢ入力を内部アドレスＭＡとして出力するよ
うに設定される。したがって、表示アドレスＤＡが上位
８ビット，下位８ビットの順で、内部アドレスＭＡとし
て出力される。なお、表示データ読み出し動作時におけ
る書き込み制御信号バーＷＥはＨに固定される。
０ｈをスタートアドレスとして１ずつインクリメントさ
せながら表示アドレスＤＡをセレクタ１１のＢ入力に出
力する。ここでは、スタートアドレス００００ｈを出力
したとする。この時、セレクタ１１は選択信号Ｓ１２の
指示によりＢ入力を内部アドレスＭＡとして出力するよ
うに設定される。したがって、表示アドレスＤＡが上位
８ビット，下位８ビットの順で、内部アドレスＭＡとし
て出力される。なお、表示データ読み出し動作時におけ
る書き込み制御信号バーＷＥはＨに固定される。
【００５０】同時に、表示アドレスＤＡの最下位ビット
がセレクタ１１の内部アドレスＭＡの最下位ビットＬＳ
Ｂとしてタイミング発生部１２′に出力される。タイミ
ング発生部１２′は取り込んだ最下位ビットＬＳＢに基
づき、ＤＲＡＭ３１及び３２のうち、一方をイネーブル
に他方をディスイネーブルにするように制御信号ＳＣ１
及びＳＣ２を発生する。この場合、ＬＳＢ＝０のため、
ＤＲＡＭ３１をイネーブル状態にし、ＤＲＡＭ３２をデ
ィスイネーブル状態にする。したがって、書き込み時同
様、制御信号ＳＣ２の行アドレスストローブ信号バーＲ
ＡＳ２、列アドレスストローブ信号バーＣＡＳ２はＨに
固定される。
がセレクタ１１の内部アドレスＭＡの最下位ビットＬＳ
Ｂとしてタイミング発生部１２′に出力される。タイミ
ング発生部１２′は取り込んだ最下位ビットＬＳＢに基
づき、ＤＲＡＭ３１及び３２のうち、一方をイネーブル
に他方をディスイネーブルにするように制御信号ＳＣ１
及びＳＣ２を発生する。この場合、ＬＳＢ＝０のため、
ＤＲＡＭ３１をイネーブル状態にし、ＤＲＡＭ３２をデ
ィスイネーブル状態にする。したがって、書き込み時同
様、制御信号ＳＣ２の行アドレスストローブ信号バーＲ
ＡＳ２、列アドレスストローブ信号バーＣＡＳ２はＨに
固定される。
【００５１】そして、タイミングアドレスＴＡを“０”
にするとともに、タイミング信号Ｔ２１をＬに、タイミ
ング信号Ｔ２２をＨに設定する。
にするとともに、タイミング信号Ｔ２１をＬに、タイミ
ング信号Ｔ２２をＨに設定する。
【００５２】この状態で、行アドレスストローブ信号バ
ーＲＡＳの立ち下がりに伴い、内部アドレスＭＡとして
行アドレスＲＡ（表示アドレスＤＡの上位８ビット＝０
０ｈ）がＤＲＡＭ３１，３２のアドレス入力Ａに出力さ
れる。続いて列アドレスストローブ信号バーＣＡＳが立
ち下がりに伴い内部アドレスＭＡとして列アドレスＣＡ
１がＤＲＡＭ３１，３２のアドレス入力Ａに出力され
る。
ーＲＡＳの立ち下がりに伴い、内部アドレスＭＡとして
行アドレスＲＡ（表示アドレスＤＡの上位８ビット＝０
０ｈ）がＤＲＡＭ３１，３２のアドレス入力Ａに出力さ
れる。続いて列アドレスストローブ信号バーＣＡＳが立
ち下がりに伴い内部アドレスＭＡとして列アドレスＣＡ
１がＤＲＡＭ３１，３２のアドレス入力Ａに出力され
る。
【００５３】この時、列アドレスＣＡ１は、表示アドレ
スＤＡの下位８ビット（００ｈ）のうち、列アドレスＣ
Ａ１の最下位ビットがタイミング発生部１２′のタイミ
ングアドレスＴＡにより強制的に“０”に設定されて０
０ｈとなるため、ＤＲＡＭ３１への読み出しアドレス０
０００ｈの設定が行われる。
スＤＡの下位８ビット（００ｈ）のうち、列アドレスＣ
Ａ１の最下位ビットがタイミング発生部１２′のタイミ
ングアドレスＴＡにより強制的に“０”に設定されて０
０ｈとなるため、ＤＲＡＭ３１への読み出しアドレス０
０００ｈの設定が行われる。
【００５４】そして、イネーブル状態となったＤＲＡＭ
３１はタイミング発生部１２からの制御信号ＳＣに従
い、アドレス００００ｈの格納データである４ビットデ
ータｄ0000をデータ入出力Ｄから出力する。
３１はタイミング発生部１２からの制御信号ＳＣに従
い、アドレス００００ｈの格納データである４ビットデ
ータｄ0000をデータ入出力Ｄから出力する。
【００５５】そして、保持回路１４ａ，１４ｂのうち、
タイミング信号Ｔ２２がＨである保持回路１４ｂのみが
活性状態となり、４ビットラッチデータとして４ビット
データｄ0000を取り込む。
タイミング信号Ｔ２２がＨである保持回路１４ｂのみが
活性状態となり、４ビットラッチデータとして４ビット
データｄ0000を取り込む。
【００５６】続いて、行アドレスストローブ信号バーＲ
ＡＳをＬに固定した状態で、列アドレスストローブ信号
バーＣＡＳが立ち上げ、タイミングアドレスＴＡを
“１”に変更し、さらにタイミング信号Ｔ２１をＨに、
タイミング信号Ｔ２２をＬに設定する。その後、再び列
アドレスストローブ信号バーＣＡＳ１を立ち下げること
により、ページモード読み出しを行う。
ＡＳをＬに固定した状態で、列アドレスストローブ信号
バーＣＡＳが立ち上げ、タイミングアドレスＴＡを
“１”に変更し、さらにタイミング信号Ｔ２１をＨに、
タイミング信号Ｔ２２をＬに設定する。その後、再び列
アドレスストローブ信号バーＣＡＳ１を立ち下げること
により、ページモード読み出しを行う。
【００５７】すなわち、行アドレスを固定した状態で。
列アドレスストローブ信号バーＣＡＳ１の２度目の立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ２
がＤＲＡＭ３１のアドレス入力Ａに出力される。
列アドレスストローブ信号バーＣＡＳ１の２度目の立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ２
がＤＲＡＭ３１のアドレス入力Ａに出力される。
【００５８】この時、列アドレスＣＡ２は、表示アドレ
スＤＡの下位８ビット（００ｈ）のうち、列アドレスＣ
Ａ２の最下位ビットがタイミング発生部１２′のタイミ
ングアドレスＴＡにより強制的に“１”に設定されて０
１ｈとなるため、ＤＲＡＭ３１への読み出しアドレス０
００１ｈの設定が行われる。
スＤＡの下位８ビット（００ｈ）のうち、列アドレスＣ
Ａ２の最下位ビットがタイミング発生部１２′のタイミ
ングアドレスＴＡにより強制的に“１”に設定されて０
１ｈとなるため、ＤＲＡＭ３１への読み出しアドレス０
００１ｈの設定が行われる。
【００５９】そして、ＤＲＡＭ３１はタイミング発生部
１２からの制御信号ＳＣに従い、アドレス０００１ｈの
格納データである４ビットデータｄ0001をデータ入出力
Ｄから出力する。そして、保持回路１４ａ，１４ｂのう
ち、タイミング信号Ｔ２１がＨである保持回路１４ａの
みが活性状態となり、４ビットラッチデータとして４ビ
ットデータｄ0001を取り込む。
１２からの制御信号ＳＣに従い、アドレス０００１ｈの
格納データである４ビットデータｄ0001をデータ入出力
Ｄから出力する。そして、保持回路１４ａ，１４ｂのう
ち、タイミング信号Ｔ２１がＨである保持回路１４ａの
みが活性状態となり、４ビットラッチデータとして４ビ
ットデータｄ0001を取り込む。
【００６０】その結果、ＤＲＡＭ３１のアドレス０００
１ｈの格納データｄ0000が４ビットラッチデータとして
保持回路１４ｂに格納され、ＤＲＡＭ３１のアドレス０
００１ｈの格納データｄ0001が４ビットラッチデータと
して保持回路１４ａに格納される。
１ｈの格納データｄ0000が４ビットラッチデータとして
保持回路１４ｂに格納され、ＤＲＡＭ３１のアドレス０
００１ｈの格納データｄ0001が４ビットラッチデータと
して保持回路１４ａに格納される。
【００６１】その後、保持回路１４ａ，１４ｂそれぞれ
からの４ビットラッチデータがＱ出力から、直並列変換
部１５のＤ入力に出力される。直並列変換部１５はタイ
ミング発生部１２からのタイミング信号Ｔ１の指示に従
い、保持回路１４ａ，１４ｂそれぞれからの４ビットラ
ッチデータをＤ入力から取り込み、Ｑ出力から８ビット
の表示データＶＤを表示部４に出力する。以上が表示デ
ータ読み出し動作であり、その後、表示部４が表示デー
タＶＤに基づき画像表示を行う。
からの４ビットラッチデータがＱ出力から、直並列変換
部１５のＤ入力に出力される。直並列変換部１５はタイ
ミング発生部１２からのタイミング信号Ｔ１の指示に従
い、保持回路１４ａ，１４ｂそれぞれからの４ビットラ
ッチデータをＤ入力から取り込み、Ｑ出力から８ビット
の表示データＶＤを表示部４に出力する。以上が表示デ
ータ読み出し動作であり、その後、表示部４が表示デー
タＶＤに基づき画像表示を行う。
【００６２】以降、表示アドレス発生部１０が１ずつイ
ンクリメントさせながら表示アドレスＤＡを変化させる
ことにより、上記表示データの読み出し動作及び画像表
示動作を画面を構成するアドレスすべてに対して行うこ
とにより、１画面分のデータが表示部４に表示される。
以後、ＤＲＡＭ３１，３２の格納データを書き換えない
限り、同一画面が常に表示されることになる。
ンクリメントさせながら表示アドレスＤＡを変化させる
ことにより、上記表示データの読み出し動作及び画像表
示動作を画面を構成するアドレスすべてに対して行うこ
とにより、１画面分のデータが表示部４に表示される。
以後、ＤＲＡＭ３１，３２の格納データを書き換えない
限り、同一画面が常に表示されることになる。
【００６３】このように、絶対アドレスであるシステム
アドレスＳＡが付与されると、ＤＲＡＭ３１あるいは３
２が選択され、選択されたＤＲＡＭに対し、最下位ビッ
トを除く表示アドレスＤＡで指示されたアドレスとタイ
ミング発生部１２′から出力されるタイミングアドレス
ＴＡとに基づき決定される連続する２つのアクセスアド
レスから、下位４ビット、上位４ビットデータの順に読
み出される。
アドレスＳＡが付与されると、ＤＲＡＭ３１あるいは３
２が選択され、選択されたＤＲＡＭに対し、最下位ビッ
トを除く表示アドレスＤＡで指示されたアドレスとタイ
ミング発生部１２′から出力されるタイミングアドレス
ＴＡとに基づき決定される連続する２つのアクセスアド
レスから、下位４ビット、上位４ビットデータの順に読
み出される。
【００６４】したがって、本実施例の構成により、ＤＲ
ＡＭ３１とＤＲＡＭ３２とで全く独立した表示データの
書き込み、読み出し動作が行える。
ＡＭ３１とＤＲＡＭ３２とで全く独立した表示データの
書き込み、読み出し動作が行える。
【００６５】図４は表示サイクルを示す波形図である。
同図に示すように、ＤＲＡＭ３１に対するページモード
読み出し動作，，，とＤＲＡＭ３２に対するペ
ージモード読み出し動作，，とを、読み出しデー
タｄ1 ，ｄ2 が重複することなく１バイト（２アドレス
分）単位で交互で行う。
同図に示すように、ＤＲＡＭ３１に対するページモード
読み出し動作，，，とＤＲＡＭ３２に対するペ
ージモード読み出し動作，，とを、読み出しデー
タｄ1 ，ｄ2 が重複することなく１バイト（２アドレス
分）単位で交互で行う。
【００６６】図４を図１０で示したの従来の表示サイク
ルと比べてみた場合、従来は行アドレスストローブ信号
バーＲＡＳの１周期が１バイトの表示データ読み出しサ
イクルとなっていた。
ルと比べてみた場合、従来は行アドレスストローブ信号
バーＲＡＳの１周期が１バイトの表示データ読み出しサ
イクルとなっていた。
【００６７】一方、本実施例の場合、ＤＲＡＭ３１、３
２個々に対する１バイト読み出しサイクルは、従来同
様、行アドレスストローブ信号バーＲＡＳ１，バーＲＡ
Ｓ２それぞれの１周期を要するが、ＤＲＡＭ３１，３２
個々に独立して読み出し制御が行えるため、１バイト単
位で、ＤＲＡＭ３１の表示データ読み出し動作に連続し
てＤＲＡＭ３２の表示データ読み出し動作を行うことが
でき、結果として、行アドレスストローブ信号バーＲＡ
Ｓの１周期相当する期間Ｔに２バイトの表示データ読み
出しサイクルを挿入することができる。
２個々に対する１バイト読み出しサイクルは、従来同
様、行アドレスストローブ信号バーＲＡＳ１，バーＲＡ
Ｓ２それぞれの１周期を要するが、ＤＲＡＭ３１，３２
個々に独立して読み出し制御が行えるため、１バイト単
位で、ＤＲＡＭ３１の表示データ読み出し動作に連続し
てＤＲＡＭ３２の表示データ読み出し動作を行うことが
でき、結果として、行アドレスストローブ信号バーＲＡ
Ｓの１周期相当する期間Ｔに２バイトの表示データ読み
出しサイクルを挿入することができる。
【００６８】その結果、表示データ読み出し時間が短縮
し、短縮した分を表示データ書き込みサイクルとして活
用することができるため、表示期間中における表示デー
タ書換えサイクルを従来に比べ大幅に割り込ませること
ができ、その分、表示期間中における表示データの書き
換え時間が短縮する効果を有する。
し、短縮した分を表示データ書き込みサイクルとして活
用することができるため、表示期間中における表示デー
タ書換えサイクルを従来に比べ大幅に割り込ませること
ができ、その分、表示期間中における表示データの書き
換え時間が短縮する効果を有する。
【００６９】図５はこの発明の他の実施例である表示装
置を示すブロック図である。この表示装置はシステムデ
ータＳＤが１６ビットに対応している。同図に示すよう
に、タイミング発生部１２′′は、外部より得られるク
ロックＣＬＫに同期し、セレクタ１１がＡ入力あるいは
Ｂ入力から取り込んだ内部アドレスＭＡの最下位からの
２ビットデータＢ２を取り込む。
置を示すブロック図である。この表示装置はシステムデ
ータＳＤが１６ビットに対応している。同図に示すよう
に、タイミング発生部１２′′は、外部より得られるク
ロックＣＬＫに同期し、セレクタ１１がＡ入力あるいは
Ｂ入力から取り込んだ内部アドレスＭＡの最下位からの
２ビットデータＢ２を取り込む。
【００７０】そして、この２ビットデータＢ２に基づ
き、行アドレスストローブ信号バーＲＡＳ１、列アドレ
スストローブ信号バーＣＡＳ１及び書き込み制御信号バ
ーＷＥ１からなる制御信号ＳＣ１をＤＲＡＭ３１の制御
入力Ｃに出力し、行アドレスストローブ信号バーＲＡＳ
２、列アドレスストローブ信号バーＣＡＳ２及び書き込
み制御信号バーＷＥ２からなる制御信号ＳＣ２をＤＲＡ
Ｍ３２の制御入力Ｃに出力し、行アドレスストローブ信
号バーＲＡＳ３、列アドレスストローブ信号バーＣＡＳ
３及び書き込み制御信号バーＷＥ３からなる制御信号Ｓ
Ｃ３をＤＲＡＭ３３の制御入力Ｃに出力し、行アドレス
ストローブ信号バーＲＡＳ４、列アドレスストローブ信
号バーＣＡＳ４及び書き込み制御信号バーＷＥ４からな
る制御信号ＳＣ４をＤＲＡＭ３４の制御入力Ｃに出力す
る。なお、これらの制御信号ＳＣ１〜ＳＣ４は互いに独
立である。
き、行アドレスストローブ信号バーＲＡＳ１、列アドレ
スストローブ信号バーＣＡＳ１及び書き込み制御信号バ
ーＷＥ１からなる制御信号ＳＣ１をＤＲＡＭ３１の制御
入力Ｃに出力し、行アドレスストローブ信号バーＲＡＳ
２、列アドレスストローブ信号バーＣＡＳ２及び書き込
み制御信号バーＷＥ２からなる制御信号ＳＣ２をＤＲＡ
Ｍ３２の制御入力Ｃに出力し、行アドレスストローブ信
号バーＲＡＳ３、列アドレスストローブ信号バーＣＡＳ
３及び書き込み制御信号バーＷＥ３からなる制御信号Ｓ
Ｃ３をＤＲＡＭ３３の制御入力Ｃに出力し、行アドレス
ストローブ信号バーＲＡＳ４、列アドレスストローブ信
号バーＣＡＳ４及び書き込み制御信号バーＷＥ４からな
る制御信号ＳＣ４をＤＲＡＭ３４の制御入力Ｃに出力す
る。なお、これらの制御信号ＳＣ１〜ＳＣ４は互いに独
立である。
【００７１】また、タイミング発生部１２′′は、タイ
ミング信号Ｔ２１を保持回路１４ａのＴ入力に，タイミ
ング信号Ｔ２２を保持回路１４ｂのＴ入力に、タイミン
グ信号Ｔ２３を保持回路１４ｃのＴ入力に，タイミング
信号Ｔ２４を保持回路１４ｄのＴ入力に出力する。そし
て、２ビットのタイミングアドレスＴＡ１及びＴＡ２を
セレクタ２０′の制御入力Ｓに出力するとともに、この
タイミングアドレスＴＡ１及びＴＡ２を内部アドレスＭ
Ａの最下位からの２ビットとして出力する。
ミング信号Ｔ２１を保持回路１４ａのＴ入力に，タイミ
ング信号Ｔ２２を保持回路１４ｂのＴ入力に、タイミン
グ信号Ｔ２３を保持回路１４ｃのＴ入力に，タイミング
信号Ｔ２４を保持回路１４ｄのＴ入力に出力する。そし
て、２ビットのタイミングアドレスＴＡ１及びＴＡ２を
セレクタ２０′の制御入力Ｓに出力するとともに、この
タイミングアドレスＴＡ１及びＴＡ２を内部アドレスＭ
Ａの最下位からの２ビットとして出力する。
【００７２】セレクタ２０′はバッファ１４の出力とＤ
ＲＡＭ３１〜３４それぞれのデータ入出力Ｄとの間に介
挿されており、バッファ１４から得られる１６ビットの
内部データＭＤのうち、上位から４ビット単位でそれぞ
れＡ入力〜Ｄ入力に取り込む。そして、制御入力Ｓより
得られるタイミングアドレスＴＡ１及びＴＡ２それぞれ
の１／０に従い、Ａ入力〜Ｄ入力でそれぞれ取り込んだ
４ビットデータのうち、いずれかを出力する。なお、他
の構成及び動作は図１で示した実施例と同様であるた
め、説明は省略する。
ＲＡＭ３１〜３４それぞれのデータ入出力Ｄとの間に介
挿されており、バッファ１４から得られる１６ビットの
内部データＭＤのうち、上位から４ビット単位でそれぞ
れＡ入力〜Ｄ入力に取り込む。そして、制御入力Ｓより
得られるタイミングアドレスＴＡ１及びＴＡ２それぞれ
の１／０に従い、Ａ入力〜Ｄ入力でそれぞれ取り込んだ
４ビットデータのうち、いずれかを出力する。なお、他
の構成及び動作は図１で示した実施例と同様であるた
め、説明は省略する。
【００７３】図６はＤＲＡＭ３１〜３４のアドレス配置
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は最下位２ビットが“００”のシステムアドレスＳＡの
００００ｈ、００００４ｈ〜ＦＦＦＣｈに対応して、下
位から上位にかけて４ビット単位で順次４つのアドレス
に格納する。ＤＲＡＭ３２は最下位２ビットが“０１”
のシステムアドレスＳＡのアドレス０００１ｈ、０００
０５ｈ〜ＦＦＦＤｈに対応して、下位から上位にかけて
４ビット単位で順次４つのアドレスに格納する。ＤＲＡ
Ｍ３３は最下位２ビットが“１０”のシステムアドレス
ＳＡのアドレス０００２ｈ、００００６ｈ〜ＦＦＦＥｈ
に対応して、下位から上位にかけて４ビット単位で順次
４つのアドレスに格納する。ＤＲＡＭ３４は最下位２ビ
ットが“１１”のシステムアドレスＳＡのアドレス００
０３ｈ、００００７ｈ〜ＦＦＦＦｈに対応して、下位か
ら上位にかけて４ビット単位で順次４つのアドレスに格
納する。
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は最下位２ビットが“００”のシステムアドレスＳＡの
００００ｈ、００００４ｈ〜ＦＦＦＣｈに対応して、下
位から上位にかけて４ビット単位で順次４つのアドレス
に格納する。ＤＲＡＭ３２は最下位２ビットが“０１”
のシステムアドレスＳＡのアドレス０００１ｈ、０００
０５ｈ〜ＦＦＦＤｈに対応して、下位から上位にかけて
４ビット単位で順次４つのアドレスに格納する。ＤＲＡ
Ｍ３３は最下位２ビットが“１０”のシステムアドレス
ＳＡのアドレス０００２ｈ、００００６ｈ〜ＦＦＦＥｈ
に対応して、下位から上位にかけて４ビット単位で順次
４つのアドレスに格納する。ＤＲＡＭ３４は最下位２ビ
ットが“１１”のシステムアドレスＳＡのアドレス００
０３ｈ、００００７ｈ〜ＦＦＦＦｈに対応して、下位か
ら上位にかけて４ビット単位で順次４つのアドレスに格
納する。
【００７４】このように構成することにより、ＤＲＡＭ
が４つの場合でも表示期間中に、各ＤＲＡＭ３１〜３４
それぞれの表示データ読み出しを独立して、ページモー
ド読み出し等の高速読み出しを行い、全体としての表示
データ読み出し時間を短縮化できる。その結果、表示期
間中に割り込める表示データ書き込みサイクルを増加で
きるため、表示期間中における表示データ書き込み時間
を短縮することができる。
が４つの場合でも表示期間中に、各ＤＲＡＭ３１〜３４
それぞれの表示データ読み出しを独立して、ページモー
ド読み出し等の高速読み出しを行い、全体としての表示
データ読み出し時間を短縮化できる。その結果、表示期
間中に割り込める表示データ書き込みサイクルを増加で
きるため、表示期間中における表示データ書き込み時間
を短縮することができる。
【００７５】なお、本実施例では、６４Ｋ×４タイプの
ＤＲＡＭを例に上げたが、これに限定されず６４Ｋ×１
６タイプのデータバス幅の広いＤＲＡＭ等の他の構成の
ＤＲＡＭに対しても、もちろん、本発明を適用可能であ
る。
ＤＲＡＭを例に上げたが、これに限定されず６４Ｋ×１
６タイプのデータバス幅の広いＤＲＡＭ等の他の構成の
ＤＲＡＭに対しても、もちろん、本発明を適用可能であ
る。
【００７６】
【発明の効果】以上説明したように、この発明によれ
ば、記憶部選択手段により、絶対アドレスの少なくとも
一部に基づき、複数の記憶部のいずれかを選択記憶部と
して選択し、選択記憶部に対し他の記憶部とは独立して
アクセスするため、複数の記憶部を順次選択することに
より高速に表示データ読み出し動作を行うことができ
る。
ば、記憶部選択手段により、絶対アドレスの少なくとも
一部に基づき、複数の記憶部のいずれかを選択記憶部と
して選択し、選択記憶部に対し他の記憶部とは独立して
アクセスするため、複数の記憶部を順次選択することに
より高速に表示データ読み出し動作を行うことができ
る。
【００７７】その結果、表示データの読み出し動作に要
する時間が短縮され、所定の表示期間中に実行可能な表
示データ書き込みサイクルを多くとれるため、表示期間
中に、所望の表示データの書き込みが短時間で行える効
果がある。
する時間が短縮され、所定の表示期間中に実行可能な表
示データ書き込みサイクルを多くとれるため、表示期間
中に、所望の表示データの書き込みが短時間で行える効
果がある。
【図１】この発明の一実施例である表示装置の構成を示
すブロック図である。
すブロック図である。
【図２】図１で示した表示装置の表示データの書き込み
及び読み出し動作を示す波形図である。
及び読み出し動作を示す波形図である。
【図３】図１で示したＤＲＡＭのアドレス配置を示す説
明図である。
明図である。
【図４】図１で示した表示装置の表示サイクルを示す波
形図である。
形図である。
【図５】この発明の他の実施例である表示装置の構成を
示すブロック図である。
示すブロック図である。
【図６】図５で示したＤＲＡＭのアドレス配置を示す説
明図である。
明図である。
【図７】従来の表示制御装置の構成を示すブロック図で
ある。
ある。
【図８】図７で示した表示装置の表示データの書き込み
及び読み出し動作を示す波形図である。
及び読み出し動作を示す波形図である。
【図９】図７で示したＤＲＡＭのアドレス配置を示す説
明図である。
明図である。
【図１０】図７で示した表示装置の表示サイクルを示す
波形図である。
波形図である。
１ ＣＰＵ ２ 表示制御部 ３１，３２ ＤＲＡＭ ４ 表示部 １１′ セレクタ １２′ タイミング発生部 １４ａ′ 保持回路 １４ｂ′ 保持回路 ２０ セレクタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年２月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図７は従来の表示装置を示すブロック図
である。同図に示すように、表示装置はＣＰＵ１，表示
制御部２，画素情報記憶用のＤＲＡＭ３１，３２及び表
示部４から構成されている。
である。同図に示すように、表示装置はＣＰＵ１，表示
制御部２，画素情報記憶用のＤＲＡＭ３１，３２及び表
示部４から構成されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ＣＰＵ１はＤＲＡＭ３１，３２に対する書
き込みアドレスを指示する１６ビットのシステムアドレ
スＳＡと、書き込みデータを指示する８ビットのシステ
ムデータＳＤとを表示制御部２に出力する。
き込みアドレスを指示する１６ビットのシステムアドレ
スＳＡと、書き込みデータを指示する８ビットのシステ
ムデータＳＤとを表示制御部２に出力する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】システムアドレスＳＡは表示制御部２内の
セレクタ１１のＡ入力に取り込まれる。セレクタ１１は
そのＢ入力に表示アドレス発生部１０から発生される１
６ビットの表示アドレスＤＡを取り込み、タイミング発
生部１２から制御入力Ｓに得られる選択信号Ｓ１２に基
づき、システムアドレスＳＡ及び表示アドレスＤＡのう
ち一方を内部アドレスＭＡとして８ビット単位で（上位
８ビット、下位８ビットの順で）ＤＲＡＭ３１，３２そ
れぞれのアドレス入力Ａに出力する。
セレクタ１１のＡ入力に取り込まれる。セレクタ１１は
そのＢ入力に表示アドレス発生部１０から発生される１
６ビットの表示アドレスＤＡを取り込み、タイミング発
生部１２から制御入力Ｓに得られる選択信号Ｓ１２に基
づき、システムアドレスＳＡ及び表示アドレスＤＡのう
ち一方を内部アドレスＭＡとして８ビット単位で（上位
８ビット、下位８ビットの順で）ＤＲＡＭ３１，３２そ
れぞれのアドレス入力Ａに出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】直並列変換部１５はタイミング信号Ｔ１の
制御タイミングで、保持回路１４ａ，１４ｂより得られ
た２つの４ビットラッチデータを取り込み、Ｑ出力から
８ビットの表示データＶＤとして表示部４に出力する。
制御タイミングで、保持回路１４ａ，１４ｂより得られ
た２つの４ビットラッチデータを取り込み、Ｑ出力から
８ビットの表示データＶＤとして表示部４に出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】行アドレスストローブ信号バーＲＡＳの立
ち下がりに伴い、内部アドレスＭＡとして行アドレスＲ
Ａ（表示アドレスＤＡの上位８ビット）がＤＲＡＭ３
１，３２のアドレス入力Ａに共通に出力される。続いて
列アドレスストローブ信号バーＣＡＳの立ち下がりに伴
い内部アドレスＭＡとして列アドレスＣＡ（表示アドレ
スＤＡの下位８ビット）がＤＲＡＭ３１，３２のアドレ
ス入力Ａに共通に出力される。
ち下がりに伴い、内部アドレスＭＡとして行アドレスＲ
Ａ（表示アドレスＤＡの上位８ビット）がＤＲＡＭ３
１，３２のアドレス入力Ａに共通に出力される。続いて
列アドレスストローブ信号バーＣＡＳの立ち下がりに伴
い内部アドレスＭＡとして列アドレスＣＡ（表示アドレ
スＤＡの下位８ビット）がＤＲＡＭ３１，３２のアドレ
ス入力Ａに共通に出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】以降、表示アドレス発生部１０が１ずつイ
ンクリメントさせながら表示アドレスＤＡを変化させる
ことにより、上記表示データ読み出し動作及び画像表示
動作を画面を構成するアドレスすべてに対して行うこと
により、１画面分の表示データが表示部４に表示され
る。以後、ＤＲＡＭ３１，３２の格納データを書き換え
ない限り、表示部４は同一画面を常に表示する。
ンクリメントさせながら表示アドレスＤＡを変化させる
ことにより、上記表示データ読み出し動作及び画像表示
動作を画面を構成するアドレスすべてに対して行うこと
により、１画面分の表示データが表示部４に表示され
る。以後、ＤＲＡＭ３１，３２の格納データを書き換え
ない限り、表示部４は同一画面を常に表示する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】タイミング発生部１２′は、外部より得ら
れるクロックＣＬＫに同期し、従来同様、選択信号Ｓ１
２をセレクタ１１′の制御入力Ｓに出力し、タイミング
信号Ｔ１を直並列変換部１５のＴ入力に出力し、書き込
み制御信号バーＷＥをバッファ１３に出力する。
れるクロックＣＬＫに同期し、従来同様、選択信号Ｓ１
２をセレクタ１１′の制御入力Ｓに出力し、タイミング
信号Ｔ１を直並列変換部１５のＴ入力に出力し、書き込
み制御信号バーＷＥをバッファ１３に出力する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】そして、タイミング発生部１２′は、タイ
ミング信号Ｔ２１を保持回路１４ａ′のＴ入力に，タイ
ミング信号Ｔ２２を保持回路１４ｂのＴ入力に出力する
とともに、行アドレスストローブ信号バーＲＡＳ１、列
アドレスストローブ信号バーＣＡＳ１及び書き込み制御
信号バーＷＥ１からなる制御信号ＳＣ１をＤＲＡＭ３１
の制御入力Ｃに出力するとともに、行アドレスストロー
ブ信号バーＲＡＳ２、列アドレスストローブ信号バーＣ
ＡＳ２及び書き込み制御信号バーＷＥ２からなる制御信
号ＳＣ２をＤＲＡＭ３２の制御入力Ｃに出力する。な
お、タイミング信号Ｔ２１及びＴ２２は互いに独立した
信号である。また、制御信号ＳＣ１及びＳＣ２は内部ア
ドレスＭＡの最下位ビットＬＳＢに基づき生成される、
互いに独立した信号である。
ミング信号Ｔ２１を保持回路１４ａ′のＴ入力に，タイ
ミング信号Ｔ２２を保持回路１４ｂのＴ入力に出力する
とともに、行アドレスストローブ信号バーＲＡＳ１、列
アドレスストローブ信号バーＣＡＳ１及び書き込み制御
信号バーＷＥ１からなる制御信号ＳＣ１をＤＲＡＭ３１
の制御入力Ｃに出力するとともに、行アドレスストロー
ブ信号バーＲＡＳ２、列アドレスストローブ信号バーＣ
ＡＳ２及び書き込み制御信号バーＷＥ２からなる制御信
号ＳＣ２をＤＲＡＭ３２の制御入力Ｃに出力する。な
お、タイミング信号Ｔ２１及びＴ２２は互いに独立した
信号である。また、制御信号ＳＣ１及びＳＣ２は内部ア
ドレスＭＡの最下位ビットＬＳＢに基づき生成される、
互いに独立した信号である。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】セレクタ２０はバッファ１３の出力とＤＲ
ＡＭ３１，３２それぞれのデータ入出力Ｄとの間に介挿
されており、バッファ１３から得られる内部データＭＤ
のうち、上位４ビットＭＤＵをＡ入力より取り込み、下
位４ビットＭＤＤをＢ入力より取り込む。そして、制御
入力Ｓより得られるタイミングアドレスＴＡの１／０に
従い、上位４ビットＭＤＵ及び下位４ビットＭＤＤのう
ち一方を出力する。
ＡＭ３１，３２それぞれのデータ入出力Ｄとの間に介挿
されており、バッファ１３から得られる内部データＭＤ
のうち、上位４ビットＭＤＵをＡ入力より取り込み、下
位４ビットＭＤＤをＢ入力より取り込む。そして、制御
入力Ｓより得られるタイミングアドレスＴＡの１／０に
従い、上位４ビットＭＤＵ及び下位４ビットＭＤＤのう
ち一方を出力する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】まず、ＣＰＵ１から絶対アドレスとして、
システムアドレスＳＡ（仮に００００ｈとする）がセレ
クタ１１′のＡ入力に取り込まれる。この時、セレクタ
１１′は選択信号Ｓ１２の指示によりＡ入力を内部アド
レスＭＡとして出力するように設定されている。したが
って、システムアドレスＳＡが、上位８ビット（００
ｈ），下位８ビット（００ｈ）の順で、内部アドレスＭ
Ａとして出力される。
システムアドレスＳＡ（仮に００００ｈとする）がセレ
クタ１１′のＡ入力に取り込まれる。この時、セレクタ
１１′は選択信号Ｓ１２の指示によりＡ入力を内部アド
レスＭＡとして出力するように設定されている。したが
って、システムアドレスＳＡが、上位８ビット（００
ｈ），下位８ビット（００ｈ）の順で、内部アドレスＭ
Ａとして出力される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】同時に、システムアドレスＳＡの最下位ビ
ットがセレクタ１１′の内部アドレスＭＡの最下位ビッ
トＬＳＢ（＝０）としてタイミング発生部１２′に出力
される。タイミング発生部１２′は取り込んだ最下位ビ
ットＬＳＢに基づき、ＤＲＡＭ３１及び３２のうち、一
方をイネーブルに他方をディセーブルにするように制御
信号ＳＣ１及びＳＣ２を発生する。この場合、ＬＳＢ＝
０のため、ＤＲＡＭ３１をイネーブル状態にし、ＤＲＡ
Ｍ３２をディセーブル状態にする。したがって、制御信
号ＳＣ２の行アドレスストローブ信号バーＲＡＳ２、列
アドレスストローブ信号バーＣＡＳ２はＨに固定される
（図２中、破線で示す）。
ットがセレクタ１１′の内部アドレスＭＡの最下位ビッ
トＬＳＢ（＝０）としてタイミング発生部１２′に出力
される。タイミング発生部１２′は取り込んだ最下位ビ
ットＬＳＢに基づき、ＤＲＡＭ３１及び３２のうち、一
方をイネーブルに他方をディセーブルにするように制御
信号ＳＣ１及びＳＣ２を発生する。この場合、ＬＳＢ＝
０のため、ＤＲＡＭ３１をイネーブル状態にし、ＤＲＡ
Ｍ３２をディセーブル状態にする。したがって、制御信
号ＳＣ２の行アドレスストローブ信号バーＲＡＳ２、列
アドレスストローブ信号バーＣＡＳ２はＨに固定される
（図２中、破線で示す）。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】続いて、タイミング発生部１２′からの行
アドレスストローブ信号バーＲＡＳ１をＬに固定した状
態で、列アドレスストローブ信号バーＣＡＳ１を立ち上
げ、タイミングアドレスＴＡを“１”に変更した後、再
び列アドレスストローブ信号バーＣＡＳ１を立ち下げる
ことにより、ページモード書き込みを行う。
アドレスストローブ信号バーＲＡＳ１をＬに固定した状
態で、列アドレスストローブ信号バーＣＡＳ１を立ち上
げ、タイミングアドレスＴＡを“１”に変更した後、再
び列アドレスストローブ信号バーＣＡＳ１を立ち下げる
ことにより、ページモード書き込みを行う。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】図３はＤＲＡＭ３１，３２のアドレス配置
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は、最下位ビットが“０”のシステムアドレスＳＡのア
ドレス００００ｈ、０００２ｈ〜ＦＦＦＥｈに対応し
て、下位４ビット、上位４ビットの順で表示データを格
納する。一方、ＤＲＡＭ３２は最下位ビットが“１”の
システムアドレスＳＡのアドレス０００１ｈ、０００３
ｈ〜ＦＦＦＦｈに対応して、下位４ビット、上位４ビッ
トの順で表示データを格納する。なお、図３において、
ｄ××××は、ＤＲＡＭ３１，３２のアドレス××××
に格納された表示データを意味する。
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は、最下位ビットが“０”のシステムアドレスＳＡのア
ドレス００００ｈ、０００２ｈ〜ＦＦＦＥｈに対応し
て、下位４ビット、上位４ビットの順で表示データを格
納する。一方、ＤＲＡＭ３２は最下位ビットが“１”の
システムアドレスＳＡのアドレス０００１ｈ、０００３
ｈ〜ＦＦＦＦｈに対応して、下位４ビット、上位４ビッ
トの順で表示データを格納する。なお、図３において、
ｄ××××は、ＤＲＡＭ３１，３２のアドレス××××
に格納された表示データを意味する。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】表示アドレス発生部１０はアドレス０００
０ｈをスタートアドレスとして１ずつインクリメントさ
せながら表示アドレスＤＡをセレクタ１１′のＢ入力に
出力する。ここでは、スタートアドレス００００ｈを出
力したとする。この時、セレクタ１１′は選択信号Ｓ１
２の指示によりＢ入力を内部アドレスＭＡとして出力す
るように設定される。したがって、表示アドレスＤＡが
上位８ビット，下位８ビットの順で、内部アドレスＭＡ
として出力される。なお、表示データ読み出し動作時に
おける書き込み制御信号バーＷＥはＨに固定される。
０ｈをスタートアドレスとして１ずつインクリメントさ
せながら表示アドレスＤＡをセレクタ１１′のＢ入力に
出力する。ここでは、スタートアドレス００００ｈを出
力したとする。この時、セレクタ１１′は選択信号Ｓ１
２の指示によりＢ入力を内部アドレスＭＡとして出力す
るように設定される。したがって、表示アドレスＤＡが
上位８ビット，下位８ビットの順で、内部アドレスＭＡ
として出力される。なお、表示データ読み出し動作時に
おける書き込み制御信号バーＷＥはＨに固定される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】同時に、表示アドレスＤＡの最下位ビット
がセレクタ１１′の内部アドレスＭＡの最下位ビットＬ
ＳＢとしてタイミング発生部１２′に出力される。タイ
ミング発生部１２′は取り込んだ最下位ビットＬＳＢに
基づき、ＤＲＡＭ３１及び３２のうち、一方をイネーブ
ルに他方をディセーブルにするように制御信号ＳＣ１及
びＳＣ２を発生する。この場合、ＬＳＢ＝０のため、Ｄ
ＲＡＭ３１をイネーブル状態にし、ＤＲＡＭ３２をディ
セーブル状態にする。したがって、書き込み時同様、制
御信号ＳＣ２の行アドレスストローブ信号バーＲＡＳ
２、列アドレスストローブ信号バーＣＡＳ２はＨに固定
される。
がセレクタ１１′の内部アドレスＭＡの最下位ビットＬ
ＳＢとしてタイミング発生部１２′に出力される。タイ
ミング発生部１２′は取り込んだ最下位ビットＬＳＢに
基づき、ＤＲＡＭ３１及び３２のうち、一方をイネーブ
ルに他方をディセーブルにするように制御信号ＳＣ１及
びＳＣ２を発生する。この場合、ＬＳＢ＝０のため、Ｄ
ＲＡＭ３１をイネーブル状態にし、ＤＲＡＭ３２をディ
セーブル状態にする。したがって、書き込み時同様、制
御信号ＳＣ２の行アドレスストローブ信号バーＲＡＳ
２、列アドレスストローブ信号バーＣＡＳ２はＨに固定
される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】この状態で、行アドレスストローブ信号バ
ーＲＡＳ１の立ち下がりに伴い、内部アドレスＭＡとし
て行アドレスＲＡ（表示アドレスＤＡの上位８ビット＝
００ｈ）がＤＲＡＭ３１，３２のアドレス入力Ａに出力
される。続いて列アドレスストローブ信号バーＣＡＳ１
の立ち下がりに伴い内部アドレスＭＡとして列アドレス
ＣＡ１がＤＲＡＭ３１，３２のアドレス入力Ａに出力さ
れる。
ーＲＡＳ１の立ち下がりに伴い、内部アドレスＭＡとし
て行アドレスＲＡ（表示アドレスＤＡの上位８ビット＝
００ｈ）がＤＲＡＭ３１，３２のアドレス入力Ａに出力
される。続いて列アドレスストローブ信号バーＣＡＳ１
の立ち下がりに伴い内部アドレスＭＡとして列アドレス
ＣＡ１がＤＲＡＭ３１，３２のアドレス入力Ａに出力さ
れる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】そして、イネーブル状態となったＤＲＡＭ
３１はタイミング発生部１２′からの制御信号ＳＣ１に
従い、アドレス００００ｈの格納データである４ビット
データｄ0000をデータ入出力Ｄから出力する。
３１はタイミング発生部１２′からの制御信号ＳＣ１に
従い、アドレス００００ｈの格納データである４ビット
データｄ0000をデータ入出力Ｄから出力する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】そして、保持回路１４ａ′，１４ｂ′のう
ち、タイミング信号Ｔ２１がＬである保持回路１４ｂ′
のみが活性状態となり、４ビットラッチデータとして４
ビットデータｄ0000を取り込む。
ち、タイミング信号Ｔ２１がＬである保持回路１４ｂ′
のみが活性状態となり、４ビットラッチデータとして４
ビットデータｄ0000を取り込む。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】続いて、行アドレスストローブ信号バーＲ
ＡＳ１をＬに固定した状態で、列アドレスストローブ信
号バーＣＡＳ１を立ち上げ、タイミングアドレスＴＡを
“１”に変更し、さらにタイミング信号Ｔ２１をＨに、
タイミング信号Ｔ２２をＬに設定する。その後、再び列
アドレスストローブ信号バーＣＡＳ１を立ち下げること
により、ページモード読み出しを行う。
ＡＳ１をＬに固定した状態で、列アドレスストローブ信
号バーＣＡＳ１を立ち上げ、タイミングアドレスＴＡを
“１”に変更し、さらにタイミング信号Ｔ２１をＨに、
タイミング信号Ｔ２２をＬに設定する。その後、再び列
アドレスストローブ信号バーＣＡＳ１を立ち下げること
により、ページモード読み出しを行う。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】すなわち、行アドレスを固定した状態で、
列アドレスストローブ信号バーＣＡＳ１の２度目の立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ２
がＤＲＡＭ３１のアドレス入力Ａに出力される。
列アドレスストローブ信号バーＣＡＳ１の２度目の立ち
下がりに伴い内部アドレスＭＡとして列アドレスＣＡ２
がＤＲＡＭ３１のアドレス入力Ａに出力される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】そして、ＤＲＡＭ３１はタイミング発生部
１２′からの制御信号ＳＣ１に従い、アドレス０００１
ｈの格納データである４ビットデータｄ0001をデータ入
出力Ｄから出力する。そして、保持回路１４ａ′，１４
ｂ′のうち、タイミング信号Ｔ２２がＬである保持回路
１４ｂ′のみが活性状態となり、４ビットラッチデータ
として４ビットデータｄ0001を取り込む。
１２′からの制御信号ＳＣ１に従い、アドレス０００１
ｈの格納データである４ビットデータｄ0001をデータ入
出力Ｄから出力する。そして、保持回路１４ａ′，１４
ｂ′のうち、タイミング信号Ｔ２２がＬである保持回路
１４ｂ′のみが活性状態となり、４ビットラッチデータ
として４ビットデータｄ0001を取り込む。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】その結果、ＤＲＡＭ３１のアドレス０００
０ｈの格納データｄ0000が４ビットラッチデータとして
保持回路１４ａ′に格納され、ＤＲＡＭ３１のアドレス
０００１ｈの格納データｄ0001が４ビットラッチデータ
として保持回路１４ｂ′に格納される。
０ｈの格納データｄ0000が４ビットラッチデータとして
保持回路１４ａ′に格納され、ＤＲＡＭ３１のアドレス
０００１ｈの格納データｄ0001が４ビットラッチデータ
として保持回路１４ｂ′に格納される。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】その後、保持回路１４ａ′，１４ｂ′それ
ぞれからの４ビットラッチデータがＱ出力から、直並列
変換部１５のＤ入力に出力される。直並列変換部１５は
タイミング発生部１２′からのタイミング信号Ｔ１の指
示に従い、保持回路１４ａ′，１４ｂ′それぞれからの
４ビットラッチデータをＤ入力から取り込み、Ｑ出力か
ら８ビットの表示データＶＤを表示部４に出力する。以
上が表示データ読み出し動作であり、その後、表示部４
が表示データＶＤに基づき画像表示を行う。
ぞれからの４ビットラッチデータがＱ出力から、直並列
変換部１５のＤ入力に出力される。直並列変換部１５は
タイミング発生部１２′からのタイミング信号Ｔ１の指
示に従い、保持回路１４ａ′，１４ｂ′それぞれからの
４ビットラッチデータをＤ入力から取り込み、Ｑ出力か
ら８ビットの表示データＶＤを表示部４に出力する。以
上が表示データ読み出し動作であり、その後、表示部４
が表示データＶＤに基づき画像表示を行う。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】図４を図１０で示した従来の表示サイクル
と比べてみた場合、従来は行アドレスストローブ信号バ
ーＲＡＳの１周期が１バイトの表示データ読み出しサイ
クルとなっていた。
と比べてみた場合、従来は行アドレスストローブ信号バ
ーＲＡＳの１周期が１バイトの表示データ読み出しサイ
クルとなっていた。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正内容】
【００６７】一方、本実施例の場合、ＤＲＡＭ３１、３
２個々に対する１バイト読み出しサイクルは、従来同
様、行アドレスストローブ信号バーＲＡＳ１，バーＲＡ
Ｓ２それぞれの１周期を要するが、ＤＲＡＭ３１，３２
個々に独立して読み出し制御が行えるため、１バイト単
位で、ＤＲＡＭ３１の表示データ読み出し動作に連続し
てＤＲＡＭ３２の表示データ読み出し動作を行うことが
でき、結果として、行アドレスストローブ信号バーＲＡ
Ｓの１周期に相当する期間Ｔに２バイトの表示データ読
み出しサイクルを挿入することができる。
２個々に対する１バイト読み出しサイクルは、従来同
様、行アドレスストローブ信号バーＲＡＳ１，バーＲＡ
Ｓ２それぞれの１周期を要するが、ＤＲＡＭ３１，３２
個々に独立して読み出し制御が行えるため、１バイト単
位で、ＤＲＡＭ３１の表示データ読み出し動作に連続し
てＤＲＡＭ３２の表示データ読み出し動作を行うことが
でき、結果として、行アドレスストローブ信号バーＲＡ
Ｓの１周期に相当する期間Ｔに２バイトの表示データ読
み出しサイクルを挿入することができる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】図５はこの発明の他の実施例である表示装
置を示すブロック図である。この表示装置はシステムデ
ータＳＤが１６ビットに対応している。同図に示すよう
に、タイミング発生部１２′′は、外部より得られるク
ロックＣＬＫに同期し、セレクタ１１′がＡ入力あるい
はＢ入力から取り込んだ内部アドレスＭＡの最下位から
の２ビットデータＢ２を取り込む。
置を示すブロック図である。この表示装置はシステムデ
ータＳＤが１６ビットに対応している。同図に示すよう
に、タイミング発生部１２′′は、外部より得られるク
ロックＣＬＫに同期し、セレクタ１１′がＡ入力あるい
はＢ入力から取り込んだ内部アドレスＭＡの最下位から
の２ビットデータＢ２を取り込む。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】また、タイミング発生部１２′′は、タイ
ミング信号Ｔ２１を保持回路１４ａ′のＴ入力に，タイ
ミング信号Ｔ２２を保持回路１４ｂ′のＴ入力に、タイ
ミング信号Ｔ２３を保持回路１４ｃ′のＴ入力に，タイ
ミング信号Ｔ２４を保持回路１４ｄ′のＴ入力に出力す
る。そして、２ビットのタイミングアドレスＴＡ１及び
ＴＡ２をセレクタ２０′の制御入力Ｓに出力するととも
に、このタイミングアドレスＴＡ１及びＴＡ２を内部ア
ドレスＭＡの最下位からの２ビットとして出力する。
ミング信号Ｔ２１を保持回路１４ａ′のＴ入力に，タイ
ミング信号Ｔ２２を保持回路１４ｂ′のＴ入力に、タイ
ミング信号Ｔ２３を保持回路１４ｃ′のＴ入力に，タイ
ミング信号Ｔ２４を保持回路１４ｄ′のＴ入力に出力す
る。そして、２ビットのタイミングアドレスＴＡ１及び
ＴＡ２をセレクタ２０′の制御入力Ｓに出力するととも
に、このタイミングアドレスＴＡ１及びＴＡ２を内部ア
ドレスＭＡの最下位からの２ビットとして出力する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】セレクタ２０′はバッファ１３の出力とＤ
ＲＡＭ３１〜３４それぞれのデータ入出力Ｄとの間に介
挿されており、バッファ１３から得られる１６ビットの
内部データＭＤのうち、上位から４ビット単位でそれぞ
れＡ入力〜Ｄ入力に取り込む。そして、制御入力Ｓより
得られるタイミングアドレスＴＡ１及びＴＡ２それぞれ
の１／０に従い、Ａ入力〜Ｄ入力でそれぞれ取り込んだ
４ビットデータのうち、いずれかを出力する。なお、他
の構成及び動作は図１で示した実施例と同様であるた
め、説明は省略する。
ＲＡＭ３１〜３４それぞれのデータ入出力Ｄとの間に介
挿されており、バッファ１３から得られる１６ビットの
内部データＭＤのうち、上位から４ビット単位でそれぞ
れＡ入力〜Ｄ入力に取り込む。そして、制御入力Ｓより
得られるタイミングアドレスＴＡ１及びＴＡ２それぞれ
の１／０に従い、Ａ入力〜Ｄ入力でそれぞれ取り込んだ
４ビットデータのうち、いずれかを出力する。なお、他
の構成及び動作は図１で示した実施例と同様であるた
め、説明は省略する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】図６はＤＲＡＭ３１〜３４のアドレス配置
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は最下位２ビットが“００”のシステムアドレスＳＡの
００００ｈ、００００４ｈ〜ＦＦＦＣｈに対応して、下
位から上位にかけて４ビット単位で順次４つのアドレス
に格納する。ＤＲＡＭ３２は最下位２ビットが“０１”
のシステムアドレスＳＡのアドレス０００１ｈ、０００
０５ｈ〜ＦＦＦＤｈに対応して、下位から上位にかけて
４ビット単位で順次４つのアドレスに格納する。ＤＲＡ
Ｍ３３は最下位２ビットが“１０”のシステムアドレス
ＳＡのアドレス０００２ｈ、０００６ｈ〜ＦＦＦＥｈに
対応して、下位から上位にかけて４ビット単位で順次４
つのアドレスに格納する。ＤＲＡＭ３４は最下位２ビッ
トが“１１”のシステムアドレスＳＡのアドレス０００
３ｈ、０００７ｈ〜ＦＦＦＦｈに対応して、下位から上
位にかけて４ビット単位で順次４つのアドレスに格納す
る。
を示す説明図である。同図に示すように、ＤＲＡＭ３１
は最下位２ビットが“００”のシステムアドレスＳＡの
００００ｈ、００００４ｈ〜ＦＦＦＣｈに対応して、下
位から上位にかけて４ビット単位で順次４つのアドレス
に格納する。ＤＲＡＭ３２は最下位２ビットが“０１”
のシステムアドレスＳＡのアドレス０００１ｈ、０００
０５ｈ〜ＦＦＦＤｈに対応して、下位から上位にかけて
４ビット単位で順次４つのアドレスに格納する。ＤＲＡ
Ｍ３３は最下位２ビットが“１０”のシステムアドレス
ＳＡのアドレス０００２ｈ、０００６ｈ〜ＦＦＦＥｈに
対応して、下位から上位にかけて４ビット単位で順次４
つのアドレスに格納する。ＤＲＡＭ３４は最下位２ビッ
トが“１１”のシステムアドレスＳＡのアドレス０００
３ｈ、０００７ｈ〜ＦＦＦＦｈに対応して、下位から上
位にかけて４ビット単位で順次４つのアドレスに格納す
る。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 １ ＣＰＵ ２ 表示制御部３１〜３４ ＤＲＡＭ ４ 表示部１０ 表示アドレス発生部 １１′，１１′′セレクタ １２′，１２′′タイミング発生部 １４ａ′ 保持回路 １４ｂ′ 保持回路１４ｃ′ 保持回路 １４ｄ′ 保持回路 １５ 直並列変換部 ２０，２０′ セレクタ
【手続補正３１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (1)
- 【請求項１】 所定の表示期間中に、表示データの読み
出し動作と書き込み動作とを行う表示装置であって、 ｎビット単位で前記表示データの読み書きが可能な複数
の記憶部と、 絶対アドレスを付与する絶対アドレス付与手段と、 （ｎ×ｍ）ビット構成の書き込みデータを付与するデー
タ付与手段と、 前記絶対アドレスの少なくとも一部に基づき、前記複数
の記憶部のいずれかを選択記憶部として選択し、前記選
択記憶部に対し他の記憶部とは独立してアクセスする記
憶部選択手段と、 前記絶対アドレスの一部を変更して、所定のタイミング
でｍ個のアクセスアドレスを順次生成するアクセスアド
レス生成手段と、 前記表示データの書き込み時に、前記書き込みデータを
ｎビット単位で、前記選択記憶部の前記ｍ個のアクセス
アドレスにそれぞれ格納する書き込み制御手段と、 前記表示データの読み出し時に、前記選択記憶部におけ
る前記ｍ個のアクセスアドレスから、それぞれｎビット
の格納データを取り出し、（ｎ×ｍ）ビット構成の表示
データを出力する読み出し制御手段と、 前記表示データを受け、前記表示データに基づき画像を
表示する表示部とを備えた表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197650A JPH0540456A (ja) | 1991-08-07 | 1991-08-07 | 表示装置 |
| US07/890,148 US5412777A (en) | 1991-08-07 | 1992-05-29 | Display device having a built-in memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197650A JPH0540456A (ja) | 1991-08-07 | 1991-08-07 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540456A true JPH0540456A (ja) | 1993-02-19 |
Family
ID=16378029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197650A Pending JPH0540456A (ja) | 1991-08-07 | 1991-08-07 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412777A (ja) |
| JP (1) | JPH0540456A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3582082B2 (ja) * | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| JPH06324644A (ja) * | 1993-05-13 | 1994-11-25 | Casio Comput Co Ltd | 表示装置 |
| TW247359B (en) | 1993-08-30 | 1995-05-11 | Hitachi Seisakusyo Kk | Liquid crystal display and liquid crystal driver |
| TW270993B (en) * | 1994-02-21 | 1996-02-21 | Hitachi Seisakusyo Kk | Matrix liquid crystal display and driving circuit therefor |
| US5546344A (en) * | 1995-06-06 | 1996-08-13 | Cirrus Logic, Inc. | Extended data output DRAM interface |
| JP4058888B2 (ja) * | 1999-11-29 | 2008-03-12 | セイコーエプソン株式会社 | Ｒａｍ内蔵ドライバ並びにそれを用いた表示ユニットおよび電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045290A (ja) * | 1983-08-23 | 1985-03-11 | 株式会社ピーエフユー | 画像メモリ制御装置 |
| JPS62103899A (ja) * | 1985-10-31 | 1987-05-14 | Mitsubishi Electric Corp | メモリ制御装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471461A (en) * | 1977-12-02 | 1984-09-11 | Texas Instruments Incorporated | Variable function programmed system |
-
1991
- 1991-08-07 JP JP3197650A patent/JPH0540456A/ja active Pending
-
1992
- 1992-05-29 US US07/890,148 patent/US5412777A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045290A (ja) * | 1983-08-23 | 1985-03-11 | 株式会社ピーエフユー | 画像メモリ制御装置 |
| JPS62103899A (ja) * | 1985-10-31 | 1987-05-14 | Mitsubishi Electric Corp | メモリ制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5412777A (en) | 1995-05-02 |
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