JPS6220960Y2 - - Google Patents
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- Publication number
- JPS6220960Y2 JPS6220960Y2 JP1982125587U JP12558782U JPS6220960Y2 JP S6220960 Y2 JPS6220960 Y2 JP S6220960Y2 JP 1982125587 U JP1982125587 U JP 1982125587U JP 12558782 U JP12558782 U JP 12558782U JP S6220960 Y2 JPS6220960 Y2 JP S6220960Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- circuit
- contents
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
本考案は半導体集積回路素子、特に内部にメモ
リとしてROMもしくはRAM等を有する半導体集
積回路素子に関する。
リとしてROMもしくはRAM等を有する半導体集
積回路素子に関する。
従来、内部に有するメモリに書かれたプログラ
ムを実行する半導体集積回路素子に於て、そのメ
モリの内容が内部のみで使用されるとしても、そ
の内容を確認するためにテスト回路と称し、外部
からメモリの番地を与え、その番地の内容を外部
へ出力し内容の確認を行なつていた。しかしなが
ら外部から番地を与え内容を確認するということ
は内容を確認するためのテスト時間を短縮できな
いという欠点（アドレスを外部から与えて内部で
処理するための時間が不可欠）とともに、メモリ
の内容確認後装置として出荷されると第三者が上
記読み出し回路を利用してメモリに書き込まれて
いるプログラムの内容を自由に知ることが可能
で、とりわけ汎用なマイクロコンピユータに於て
は、命令及命令コードが公開されているために、
プログラムのデータそのもののみならず、プログ
ラムのノウハウ等の機密が漏れてしまうという重
大な欠点を有していた。
ムを実行する半導体集積回路素子に於て、そのメ
モリの内容が内部のみで使用されるとしても、そ
の内容を確認するためにテスト回路と称し、外部
からメモリの番地を与え、その番地の内容を外部
へ出力し内容の確認を行なつていた。しかしなが
ら外部から番地を与え内容を確認するということ
は内容を確認するためのテスト時間を短縮できな
いという欠点（アドレスを外部から与えて内部で
処理するための時間が不可欠）とともに、メモリ
の内容確認後装置として出荷されると第三者が上
記読み出し回路を利用してメモリに書き込まれて
いるプログラムの内容を自由に知ることが可能
で、とりわけ汎用なマイクロコンピユータに於て
は、命令及命令コードが公開されているために、
プログラムのデータそのもののみならず、プログ
ラムのノウハウ等の機密が漏れてしまうという重
大な欠点を有していた。
従つて、このテスト機能がなければ、プログラ
ムの機密は完全に保たれるのであるが、装置から
この機能を取り除くことはメモリに書かれたプロ
グラムが正しいかどうかを確認することが出来ず
装置の信頼性を低下させ不良率を高めることとな
る。また装置そのものが半導体集積回路である場
合には、素子の欠陥が発見できなくなるという大
きな不都合を生じさせる。
ムの機密は完全に保たれるのであるが、装置から
この機能を取り除くことはメモリに書かれたプロ
グラムが正しいかどうかを確認することが出来ず
装置の信頼性を低下させ不良率を高めることとな
る。また装置そのものが半導体集積回路である場
合には、素子の欠陥が発見できなくなるという大
きな不都合を生じさせる。
本考案の目的とするところは、メモリに書かれ
たプログラムの内容を外部へ出力するテスト機能
を損なうことなく、第三者に対してプログラムの
内容、ノウハウ等の機密が保持できる半導体集積
回路素子を提供することにある。
たプログラムの内容を外部へ出力するテスト機能
を損なうことなく、第三者に対してプログラムの
内容、ノウハウ等の機密が保持できる半導体集積
回路素子を提供することにある。
本考案による半導体集積回路素子は、データを
格納するメモリと、第１の信号により前記メモリ
から指定された格納済データを出力させるメモリ
出力制御回路と、前記格納済データを外部へ連続
出力する外部読出回路と、前記連続出力される前
記格納済データの前記メモリにおける先頭番地情
報を格納する先頭番地格納回路と、第２の信号に
より通常の使用モードの番地情報から前記先頭番
地情報へ切換えると共に前記連続出力を指示する
切換回路とを含むことを特徴とする。
格納するメモリと、第１の信号により前記メモリ
から指定された格納済データを出力させるメモリ
出力制御回路と、前記格納済データを外部へ連続
出力する外部読出回路と、前記連続出力される前
記格納済データの前記メモリにおける先頭番地情
報を格納する先頭番地格納回路と、第２の信号に
より通常の使用モードの番地情報から前記先頭番
地情報へ切換えると共に前記連続出力を指示する
切換回路とを含むことを特徴とする。
以下、図面を参照して、本考案の半導体集積回
路素子の一実施例をメモリ部にROMを使用した
場合について説明する。
路素子の一実施例をメモリ部にROMを使用した
場合について説明する。
第１図は、本考案によるところの半導体集積回
路素子の一実施例を示すブロツク図で、データの
演算処理及制御を行なう中央処理装置（CPU）
１、データメモリ（RAM）２、周辺装置（キー
ボード、プリンター等）とのデータ転送を行なう
入出力装置（Ｉ／Ｏ）３、並びに本考案に含まれ
る外部読出回路（RTO）４及びプログラムメモ
リ（ROM）５が、相互に内部バス１４で接続さ
れている。本考案はさらに分岐命令等の飛び先番
地を格納するための飛び先番地レジスタ（JMP）
６、外部へ出力するメモリ番地の始まりを示す先
頭番地レジスタ（STA）７、および前記二つの
番地をテスト時に切換え選択するための切換回路
（EXC）８を設け、切換回路８からの出力を受け
格納するとともに、インクリメントを行なうプロ
グラムカウンタ（PC）９、およびこのプログラ
ムカウンタ９の出力を受けROM５のアドレスと
してデコードするアドレスデコーダ（AD）１０
により構成されROM５を制御するメモリ出力制
御回路（MOC）５０を備えている。ここで、信
号１１は切換回路８からの出力をプログラムカウ
ンタ９にロードするため中央処理装置１から受信
するロード信号（LD）、信号１２は中央処理装置
１から受信しプログラムカウンタをインクリメン
トし更新するインクリメント信号（INC）、また
信号１３はROM５の内容を確認するときのテス
ト信号（TEST）で前記二種類（JMPとSTA）の
出力を切換選択するためにある。さらに信号１５
は中央処理装置１で解読された命令により発生さ
れる番地信号である。
路素子の一実施例を示すブロツク図で、データの
演算処理及制御を行なう中央処理装置（CPU）
１、データメモリ（RAM）２、周辺装置（キー
ボード、プリンター等）とのデータ転送を行なう
入出力装置（Ｉ／Ｏ）３、並びに本考案に含まれ
る外部読出回路（RTO）４及びプログラムメモ
リ（ROM）５が、相互に内部バス１４で接続さ
れている。本考案はさらに分岐命令等の飛び先番
地を格納するための飛び先番地レジスタ（JMP）
６、外部へ出力するメモリ番地の始まりを示す先
頭番地レジスタ（STA）７、および前記二つの
番地をテスト時に切換え選択するための切換回路
（EXC）８を設け、切換回路８からの出力を受け
格納するとともに、インクリメントを行なうプロ
グラムカウンタ（PC）９、およびこのプログラ
ムカウンタ９の出力を受けROM５のアドレスと
してデコードするアドレスデコーダ（AD）１０
により構成されROM５を制御するメモリ出力制
御回路（MOC）５０を備えている。ここで、信
号１１は切換回路８からの出力をプログラムカウ
ンタ９にロードするため中央処理装置１から受信
するロード信号（LD）、信号１２は中央処理装置
１から受信しプログラムカウンタをインクリメン
トし更新するインクリメント信号（INC）、また
信号１３はROM５の内容を確認するときのテス
ト信号（TEST）で前記二種類（JMPとSTA）の
出力を切換選択するためにある。さらに信号１５
は中央処理装置１で解読された命令により発生さ
れる番地信号である。
第２図は、切換回路８の具体例とその周辺回路
例で、テスト関係の回路を抜き出したものであ
る。第１図と同じ素子には同じ符号が付与されて
いる。以下、図面を参照しつつ説明する。今
ROM５にユーザの要求に応じたプログラムが格
納され通常の使用モードではテスト信号１３は
“０”であり分岐命令等の飛び先番地を格納する
ための飛び先番地レジスタ６が選択されている。
ROM５から発せられた分岐命令が中央処理装置
１においてフエツチおよび解読されると、中央処
理装置１からのロード信号１１がアクテイブとな
り、前記飛び先番地がプログラムカウンタ９にロ
ードされ、アドレスデコーダ１０を介し、ROM
５のデータを選択し、その内容は内部バス１４へ
出力され、さらに中央処理装置１に取り込まれ、
解読される。また、分岐命令以外の場合は、ロー
ド信号１１のかわりに、インクリメント信号１２
がアクテイブとなり、プログラムカウンタ９の内
容が更新され、ROM５の内容を内部バス１４に
出力し、前記動作を繰り返す。
例で、テスト関係の回路を抜き出したものであ
る。第１図と同じ素子には同じ符号が付与されて
いる。以下、図面を参照しつつ説明する。今
ROM５にユーザの要求に応じたプログラムが格
納され通常の使用モードではテスト信号１３は
“０”であり分岐命令等の飛び先番地を格納する
ための飛び先番地レジスタ６が選択されている。
ROM５から発せられた分岐命令が中央処理装置
１においてフエツチおよび解読されると、中央処
理装置１からのロード信号１１がアクテイブとな
り、前記飛び先番地がプログラムカウンタ９にロ
ードされ、アドレスデコーダ１０を介し、ROM
５のデータを選択し、その内容は内部バス１４へ
出力され、さらに中央処理装置１に取り込まれ、
解読される。また、分岐命令以外の場合は、ロー
ド信号１１のかわりに、インクリメント信号１２
がアクテイブとなり、プログラムカウンタ９の内
容が更新され、ROM５の内容を内部バス１４に
出力し、前記動作を繰り返す。
さて、今、TEST信号１３が“１”となり、テ
スト状態となると、切換回路８は出力先頭番地を
格納する先頭番地レジスタ７を選択し、さらにロ
ード信号１１がアクテイブとなると、先頭番地レ
ジスタ７の内容はプログラムカウンタ９にロード
され、アドレスデコーダ１０を介し、ROM５に
送られ、さらにROM５の内容は内部バス１４を
通じて外部読出回路４に送られる。そして、次
に、インクリメント信号１２を順次アクテイブと
することにより、プログラムカウンタ９の内容は
更新され、ROM５の内容もそれに従い外部読出
回路４に送られ、外部からその内容を読み出すこ
とにより確認される（第３図参照）。すなわち、
前記先頭番地レジスタ７によつて示されるROM
５の番地から順次外部へ出力することにより
ROM５の内容が確認される。しかしながら出力
される内容のROM５の番地が不明であれば内容
の確認がされず、プログラム設計者のみが期待値
と比較し、正しいかどうか確認することができ
る。すなわち、第三者にとつては、出力される内
容そのものを知ることができても、それがデータ
なのかインストラクシヨンなのか不明であり、し
かもそれがどの番地の出力なのか、格納された番
地が不明であるため、プログラムフローを知るこ
とができない。
スト状態となると、切換回路８は出力先頭番地を
格納する先頭番地レジスタ７を選択し、さらにロ
ード信号１１がアクテイブとなると、先頭番地レ
ジスタ７の内容はプログラムカウンタ９にロード
され、アドレスデコーダ１０を介し、ROM５に
送られ、さらにROM５の内容は内部バス１４を
通じて外部読出回路４に送られる。そして、次
に、インクリメント信号１２を順次アクテイブと
することにより、プログラムカウンタ９の内容は
更新され、ROM５の内容もそれに従い外部読出
回路４に送られ、外部からその内容を読み出すこ
とにより確認される（第３図参照）。すなわち、
前記先頭番地レジスタ７によつて示されるROM
５の番地から順次外部へ出力することにより
ROM５の内容が確認される。しかしながら出力
される内容のROM５の番地が不明であれば内容
の確認がされず、プログラム設計者のみが期待値
と比較し、正しいかどうか確認することができ
る。すなわち、第三者にとつては、出力される内
容そのものを知ることができても、それがデータ
なのかインストラクシヨンなのか不明であり、し
かもそれがどの番地の出力なのか、格納された番
地が不明であるため、プログラムフローを知るこ
とができない。
また、上記先頭番地レジスタ７をユーザの要求
によつて構成するROM５と同様に構成すること
により外部から書き換えることも、また直接読み
出すことも不可能となり、コード毎に読み出す先
頭番地をユーザがそれぞれ決めることができ、番
地は第三者にとつて全く不明となり機密が保持で
きるもので、また連続的に内容を出力することに
より、テスト時間を短縮できるものである。
によつて構成するROM５と同様に構成すること
により外部から書き換えることも、また直接読み
出すことも不可能となり、コード毎に読み出す先
頭番地をユーザがそれぞれ決めることができ、番
地は第三者にとつて全く不明となり機密が保持で
きるもので、また連続的に内容を出力することに
より、テスト時間を短縮できるものである。
上記実施例では飛び先番地レジスタ６、先頭番
地レジスタ７および切換回路８がメモリ出力制御
回路５０に含まれて説明されているが、これらは
中央処理装置１の中に存在しても、レジスタはイ
ンストラクシヨンレジスタの一部であつても、ま
たこれらが独立した装置であつても同じ機能を発
揮できる。
地レジスタ７および切換回路８がメモリ出力制御
回路５０に含まれて説明されているが、これらは
中央処理装置１の中に存在しても、レジスタはイ
ンストラクシヨンレジスタの一部であつても、ま
たこれらが独立した装置であつても同じ機能を発
揮できる。
以上詳述したように、本考案によりメモリから
の読出し回路とその出力に対する先頭番地を格納
する回路とを設けてその番地を第三者から不明と
することにより、機密を保持することができると
いう効果が得られる。
の読出し回路とその出力に対する先頭番地を格納
する回路とを設けてその番地を第三者から不明と
することにより、機密を保持することができると
いう効果が得られる。
第１図は本考案により構成される半導体集積回
路素子の一実施例を示すブロツク図、第２図は動
作説明のために第１図より抜き出した具体回路と
その周辺部とを示す説明図、第３図はテストの手
順を示す説明図である。 １……中央処理装置（CPU）、２……データメ
モリ（RAM）、３……入出力装置（Ｉ／Ｏ）、４
……外部読出回路（RTO）、５……プログラムメ
モリ（ROM）、６……飛び先番地レジスタ
（JMP）、７……先頭番地レジスタ（STA）、８…
…切換回路（EXC）、９……プログラムカウンタ
（PC）、１０……アドレスデコーダ（AD）、１１
……ロード信号（LD）、１２……インクリメント
信号（INC）、１３……テスト信号（TEST）、１
４……内部バス、１５……番地信号、５０……メ
モリ出力制御回路（MOC）。
路素子の一実施例を示すブロツク図、第２図は動
作説明のために第１図より抜き出した具体回路と
その周辺部とを示す説明図、第３図はテストの手
順を示す説明図である。 １……中央処理装置（CPU）、２……データメ
モリ（RAM）、３……入出力装置（Ｉ／Ｏ）、４
……外部読出回路（RTO）、５……プログラムメ
モリ（ROM）、６……飛び先番地レジスタ
（JMP）、７……先頭番地レジスタ（STA）、８…
…切換回路（EXC）、９……プログラムカウンタ
（PC）、１０……アドレスデコーダ（AD）、１１
……ロード信号（LD）、１２……インクリメント
信号（INC）、１３……テスト信号（TEST）、１
４……内部バス、１５……番地信号、５０……メ
モリ出力制御回路（MOC）。
Claims (1)
- データを格納するメモリと、第１の信号により
前記メモリから指定された格納済データを出力さ
せるメモリ出力制御回路と、前記格納済データを
外部へ連続出力する外部読出回路と、前記連続出
力される前記格納済データの前記メモリにおける
先頭番地情報を格納する先頭番地格納回路と、第
２の信号により通常の使用モードの番地情報から
前記先頭番地情報へ切換えると共に前記連続出力
を指示する切換回路とを含むことを特徴とする半
導体集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982125587U JPS5933200U (ja) | 1982-08-19 | 1982-08-19 | 半導体集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1982125587U JPS5933200U (ja) | 1982-08-19 | 1982-08-19 | 半導体集積回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5933200U JPS5933200U (ja) | 1984-03-01 |
| JPS6220960Y2 true JPS6220960Y2 (ja) | 1987-05-27 |
Family
ID=30285864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1982125587U Granted JPS5933200U (ja) | 1982-08-19 | 1982-08-19 | 半導体集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933200U (ja) |
-
1982
- 1982-08-19 JP JP1982125587U patent/JPS5933200U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5933200U (ja) | 1984-03-01 |
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