JPH06324952A - メモリ装置のパトロール制御回路 - Google Patents
メモリ装置のパトロール制御回路Info
- Publication number
- JPH06324952A JPH06324952A JP5113523A JP11352393A JPH06324952A JP H06324952 A JPH06324952 A JP H06324952A JP 5113523 A JP5113523 A JP 5113523A JP 11352393 A JP11352393 A JP 11352393A JP H06324952 A JPH06324952 A JP H06324952A
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- Japan
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- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【構成】 メモリ装置のメモリ部を、主として読出し動
作のみが頻繁に行われて書込み動作が殆ど行われない第
一領域と、常に書込み動作と読出し動作との両者が行わ
れる第二領域とに分け、第一領域に対するパトロール動
作と第二領域に対するパトロール動作とを一定周期で交
互に行うように切替える。 【効果】 第一領域に対するパトロール動作を頻繁に行
うことが可能になり、従って第一領域におけるソフトエ
ラーによる１ビットエラーを早い時点で救済できるた
め、他の１ビットエラーと重って訂正不能エラーとなっ
てシステムダウンを引起すのを防止できる。
作のみが頻繁に行われて書込み動作が殆ど行われない第
一領域と、常に書込み動作と読出し動作との両者が行わ
れる第二領域とに分け、第一領域に対するパトロール動
作と第二領域に対するパトロール動作とを一定周期で交
互に行うように切替える。 【効果】 第一領域に対するパトロール動作を頻繁に行
うことが可能になり、従って第一領域におけるソフトエ
ラーによる１ビットエラーを早い時点で救済できるた
め、他の１ビットエラーと重って訂正不能エラーとなっ
てシステムダウンを引起すのを防止できる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置のパトロール
制御回路に関し、特にそのパトロールアドレスの生成機
能にに関する。
制御回路に関し、特にそのパトロールアドレスの生成機
能にに関する。
【０００２】
【従来の技術】従来のメモリ装置のパトロール制御回路
は、１個のアドレスカウンタを有するのみであり、その
１個のアドレスカウンタによってパトロールアドレスを
生成してメモリ部の全てのアドレスに対して均一にパト
ロールを行い、訂正可能なエラーがあったときは、その
訂正と再書込みとを行っている。
は、１個のアドレスカウンタを有するのみであり、その
１個のアドレスカウンタによってパトロールアドレスを
生成してメモリ部の全てのアドレスに対して均一にパト
ロールを行い、訂正可能なエラーがあったときは、その
訂正と再書込みとを行っている。
【０００３】しかしながら、メモリ装置のメモリ部は、
ＯＳで使用するデータを記憶する領域のように、最初に
一度データが書込まれると、以後は頻繁に読出し動作の
みが行われて書込み動作が殆ど行われない領域と、通常
の書込み／読出し動作を行う領域のように、常に書込み
動作と読出し動作とが行われる領域とに分けて使用され
るのが一般的である。
ＯＳで使用するデータを記憶する領域のように、最初に
一度データが書込まれると、以後は頻繁に読出し動作の
みが行われて書込み動作が殆ど行われない領域と、通常
の書込み／読出し動作を行う領域のように、常に書込み
動作と読出し動作とが行われる領域とに分けて使用され
るのが一般的である。
【０００４】ソフトエラーによる１ビットエラーが発生
したとき、後者の領域は、次の書込み命令によって直に
正常なデータの書込みが行われるか、またはパトロール
動作に伴うデータの再書込みが行われて、その救済がな
されるが、前者の領域は、書込み命令が非常に少ないた
め、パトロール動作に伴うデータの再書込みが行われる
まで誤ったデータを保持している。通常大型のメモリ装
置においては、メモリ部の全てのアドレスに対するパト
ロールが終了するまでに数十時間を必要とするため、前
者の領域において他の１ビットエラーと重なる確率が高
いが、従来のメモリ装置のパトロール制御回路は、上記
の２種の領域に対して同じ頻度でパトロールを行ってい
る。
したとき、後者の領域は、次の書込み命令によって直に
正常なデータの書込みが行われるか、またはパトロール
動作に伴うデータの再書込みが行われて、その救済がな
されるが、前者の領域は、書込み命令が非常に少ないた
め、パトロール動作に伴うデータの再書込みが行われる
まで誤ったデータを保持している。通常大型のメモリ装
置においては、メモリ部の全てのアドレスに対するパト
ロールが終了するまでに数十時間を必要とするため、前
者の領域において他の１ビットエラーと重なる確率が高
いが、従来のメモリ装置のパトロール制御回路は、上記
の２種の領域に対して同じ頻度でパトロールを行ってい
る。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のメモリ装置のパトロール制御回路は、書込み命令が非
常に少ない領域でソフトエラーによる１ビットエラーが
発生したとき、パトロール動作に伴うデータの再書込み
が行われるまで誤ったデータを長時間保持しているた
め、他の１ビットエラーと重なる確率が高く、これが訂
正不能エラーによるシステムダウンを引起す原因となる
という問題点を有していいる。
のメモリ装置のパトロール制御回路は、書込み命令が非
常に少ない領域でソフトエラーによる１ビットエラーが
発生したとき、パトロール動作に伴うデータの再書込み
が行われるまで誤ったデータを長時間保持しているた
め、他の１ビットエラーと重なる確率が高く、これが訂
正不能エラーによるシステムダウンを引起す原因となる
という問題点を有していいる。
【０００６】
【課題を解決するための手段】本発明のメモリ装置のパ
トロール制御回路は、メモリ部の書込み命令が少ない第
一の領域と書込み命令が多い第二の領域とのそれぞれの
パトロールアドレスを出力する第一および第二のアドレ
スカウンタと、パトロール動作時に前記第一および第二
のアドレスカウンタからの前記パトロールアドレスを一
定の周期で切替えるための第一のセレクト信号と前記パ
トロールアドレスとノーマル動作時のアドレスとを切替
えるための第二のセレクト信号とを出力するタイミング
制御回路と、前記第一のセレクト信号を入力して２種の
前記パトロールアドレスのうちの一方を選択するセレク
タとを備えるている。
トロール制御回路は、メモリ部の書込み命令が少ない第
一の領域と書込み命令が多い第二の領域とのそれぞれの
パトロールアドレスを出力する第一および第二のアドレ
スカウンタと、パトロール動作時に前記第一および第二
のアドレスカウンタからの前記パトロールアドレスを一
定の周期で切替えるための第一のセレクト信号と前記パ
トロールアドレスとノーマル動作時のアドレスとを切替
えるための第二のセレクト信号とを出力するタイミング
制御回路と、前記第一のセレクト信号を入力して２種の
前記パトロールアドレスのうちの一方を選択するセレク
タとを備えるている。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示すブロック図
である。
である。
【０００９】図１において、パトロール制御回路１は、
アドレスカウンタ２および３と、タイミング制御回路４
と、セレクタ１４とを備えており、一定の周期でメモリ
部５のパトロールを行う。
アドレスカウンタ２および３と、タイミング制御回路４
と、セレクタ１４とを備えており、一定の周期でメモリ
部５のパトロールを行う。
【００１０】アドレスカウンタ２は、メモリ部５の書込
み命令が非常に少ない領域である第一領域６（Ｓ0 〜Ｓ
1 ）に対するパトロールアドレスを決定する。アドレス
カウンタ４は、メモリ部５の通常の書込み／読出し動作
を行う領域である第二領域７（Ｓ1 〜Ｓn ）に対するパ
トロールアドレスを決定する。
み命令が非常に少ない領域である第一領域６（Ｓ0 〜Ｓ
1 ）に対するパトロールアドレスを決定する。アドレス
カウンタ４は、メモリ部５の通常の書込み／読出し動作
を行う領域である第二領域７（Ｓ1 〜Ｓn ）に対するパ
トロールアドレスを決定する。
【００１１】タイミング制御回路４は、アドレスカウン
タ２および３から出力されるパトロールアドレスを一定
の周期で切替えるための第一のセレクト信号１５と、セ
レクタ１４からのパトロールアドレス（アドレス）１０
とノーマル動作時のアドレス１６とを切替えるための第
二のセレクト信号１８とを出力する。
タ２および３から出力されるパトロールアドレスを一定
の周期で切替えるための第一のセレクト信号１５と、セ
レクタ１４からのパトロールアドレス（アドレス）１０
とノーマル動作時のアドレス１６とを切替えるための第
二のセレクト信号１８とを出力する。
【００１２】セレクタ１４は、アドレスカウンタ２およ
び３から出力されるパトロールアドレスを入力し、セレ
クト信号１５によってそれらのうちの何れか一方を選択
する。
び３から出力されるパトロールアドレスを入力し、セレ
クト信号１５によってそれらのうちの何れか一方を選択
する。
【００１３】１ビットエラー検出訂正回路９は、メモリ
部５から読出された読出しデータ１１を入力して１ビッ
トエラーの検出と訂正とを行い、訂正データ１２をチェ
ックビット生成回路８に送出する。
部５から読出された読出しデータ１１を入力して１ビッ
トエラーの検出と訂正とを行い、訂正データ１２をチェ
ックビット生成回路８に送出する。
【００１４】チェックビット生成回路８は、訂正データ
１２にチェックビットを付加し、書込みータ１３として
メモリ部５に送出する。
１２にチェックビットを付加し、書込みータ１３として
メモリ部５に送出する。
【００１５】セレクタ１９は、セレクタ１４からのアド
レス１０とノーマル動作時のアドレス１６とを入力し、
セレクト信号１８によってそれらのうちの何れか一方を
選択してアドレス１７としてメモリ部５に送出する。
レス１０とノーマル動作時のアドレス１６とを入力し、
セレクト信号１８によってそれらのうちの何れか一方を
選択してアドレス１７としてメモリ部５に送出する。
【００１６】次に、上述のように構成したパトロール制
御回路の動作について説明する。
御回路の動作について説明する。
【００１７】パトロール制御回路１によってパトロール
動作が開始されると、まずアドレスカウンタ２がメモリ
部５の第一領域６のアドレスＳ0 〜Ｓ1 を順次出力し、
セレクタ１４は、タイミング制御回路４からのセレクト
信号１５によってそれを選択してアドレス１０として出
力する。このアドレス１０は、セレクタ１９に入力し、
タイミング制御回路４からのセレクト信号１８によって
選択されてアドレス１７としてメモリ部５に対して送出
される。
動作が開始されると、まずアドレスカウンタ２がメモリ
部５の第一領域６のアドレスＳ0 〜Ｓ1 を順次出力し、
セレクタ１４は、タイミング制御回路４からのセレクト
信号１５によってそれを選択してアドレス１０として出
力する。このアドレス１０は、セレクタ１９に入力し、
タイミング制御回路４からのセレクト信号１８によって
選択されてアドレス１７としてメモリ部５に対して送出
される。
【００１８】メモリ部５は、アドレス１７によって指定
された領域に記憶しているデータを読出し、読出しデー
タ１１として１ビットエラー検出訂正回路９に対して送
出する。
された領域に記憶しているデータを読出し、読出しデー
タ１１として１ビットエラー検出訂正回路９に対して送
出する。
【００１９】１ビットエラー検出訂正回路９は、読出し
データ１１中に１ビットエラーがあるか否かを検出し、
１ビットエラーがあった場合はそれを訂正して訂正デー
タ１２としてチェックビット生成回路８に対して送出す
る。
データ１１中に１ビットエラーがあるか否かを検出し、
１ビットエラーがあった場合はそれを訂正して訂正デー
タ１２としてチェックビット生成回路８に対して送出す
る。
【００２０】チェックビット生成回路８は、入力した訂
正データ１２にチェックビットを付加し、それを書込み
データ１３としてメモリ部５に送出する。
正データ１２にチェックビットを付加し、それを書込み
データ１３としてメモリ部５に送出する。
【００２１】メモリ部５は、書込みデータ１３を元のア
ドレスの領域に再び書込む。
ドレスの領域に再び書込む。
【００２２】第一領域６の全アドレスＳ0 〜Ｓ1 に対し
て上述のパトロール動作が終了すると、アドレスカウン
タ３がメモリ部５の第二領域７のアドレスの出力を開始
する。
て上述のパトロール動作が終了すると、アドレスカウン
タ３がメモリ部５の第二領域７のアドレスの出力を開始
する。
【００２３】セレクタ１４は、タイミング制御回路４か
らのセレクト信号１５によってアドレスカウンタ３の出
力信号を選択してアドレス１０として出力する。
らのセレクト信号１５によってアドレスカウンタ３の出
力信号を選択してアドレス１０として出力する。
【００２４】以下上述の手順によって第二領域７のうち
のアドレスＳ2 まで上述のパトロール動作を行う。
のアドレスＳ2 まで上述のパトロール動作を行う。
【００２５】第二領域７のアドレスＳ1 〜Ｓ2 に対する
パトロール動作が終了すると、アドレスカウンタ３は出
力を停止し、セレクタ１４は、再びアドレスカウンタ２
の出力信号を選択し、第一領域６のパトロール動作が行
われる。
パトロール動作が終了すると、アドレスカウンタ３は出
力を停止し、セレクタ１４は、再びアドレスカウンタ２
の出力信号を選択し、第一領域６のパトロール動作が行
われる。
【００２６】この第一領域６のパトロール動作が終了す
ると、アドレスカウンタ３は、メモリ部５の第二領域７
のアドレスＳ2 〜Ｓ3 の出力を開始し、この間の領域の
パトロールを行う。
ると、アドレスカウンタ３は、メモリ部５の第二領域７
のアドレスＳ2 〜Ｓ3 の出力を開始し、この間の領域の
パトロールを行う。
【００２７】以上の動作を反復し、第二領域７のアドレ
スＳn-1 〜Ｓn まで第一領域６と第二領域７とを交互に
パトロールする。これにより、第一領域６が頻繁にパト
ロールされるため、メモリ部５の全体に対して効率よく
１ビットエラーの救済を行うことができる。
スＳn-1 〜Ｓn まで第一領域６と第二領域７とを交互に
パトロールする。これにより、第一領域６が頻繁にパト
ロールされるため、メモリ部５の全体に対して効率よく
１ビットエラーの救済を行うことができる。
【００２８】
【発明の効果】以上説明したように、本発明のメモリ装
置のパトロール制御回路は、メモリ装置のメモリ部を、
主として読出し動作のみが頻繁に行われて書込み動作が
殆ど行われない第一領域と、常に書込み動作と読出し動
作との両者が行われる第二領域とに分け、第一領域に対
するパトロール動作と第二領域に対するパトロール動作
とを一定周期で交互に行うように切替えることにより、
第一領域に対するパトロール動作を頻繁に行うことが可
能になるという効果があり、従って第一領域におけるソ
フトエラーによる１ビットエラーを早い時点で救済でき
るため、他の１ビットエラーと重って訂正不能エラーと
なってシステムダウンを引起すのを防止できるという効
果がある。
置のパトロール制御回路は、メモリ装置のメモリ部を、
主として読出し動作のみが頻繁に行われて書込み動作が
殆ど行われない第一領域と、常に書込み動作と読出し動
作との両者が行われる第二領域とに分け、第一領域に対
するパトロール動作と第二領域に対するパトロール動作
とを一定周期で交互に行うように切替えることにより、
第一領域に対するパトロール動作を頻繁に行うことが可
能になるという効果があり、従って第一領域におけるソ
フトエラーによる１ビットエラーを早い時点で救済でき
るため、他の１ビットエラーと重って訂正不能エラーと
なってシステムダウンを引起すのを防止できるという効
果がある。
【図１】本発明の一実施例を示すブロック図である。
１ パトロール制御回路 ２・３ アドレスカウンタ ４ タイミング制御回路 ５ メモリ部 ６ 第一領域 ７ 第二領域 ８ チェックビット生成回路 ９ １ビットエラー検出訂正回路 １０ パトロールアドレス（アドレス） １１ 読出しデータ １２ 訂正データ １３ 書込みデータ １４・１９ セレクタ １５・１８ セレクト信号 １６・１７ アドレス
Claims (1)
- 【請求項１】 メモリ部の書込み命令が少ない第一の領
域と書込み命令が多い第二の領域とのそれぞれのパトロ
ールアドレスを出力する第一および第二のアドレスカウ
ンタと、パトロール動作時に前記第一および第二のアド
レスカウンタからの前記パトロールアドレスを一定の周
期で切替えるための第一のセレクト信号と前記パトロー
ルアドレスとノーマル動作時のアドレスとを切替えるた
めの第二のセレクト信号とを出力するタイミング制御回
路と、前記第一のセレクト信号を入力して２種の前記パ
トロールアドレスのうちの一方を選択するセレクタとを
備えることを特徴とするメモリ装置のパトロール制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05113523A JP3123855B2 (ja) | 1993-05-17 | 1993-05-17 | メモリ装置のパトロール制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05113523A JP3123855B2 (ja) | 1993-05-17 | 1993-05-17 | メモリ装置のパトロール制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324952A true JPH06324952A (ja) | 1994-11-25 |
| JP3123855B2 JP3123855B2 (ja) | 2001-01-15 |
Family
ID=14614506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05113523A Expired - Fee Related JP3123855B2 (ja) | 1993-05-17 | 1993-05-17 | メモリ装置のパトロール制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123855B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944411A (ja) * | 1995-07-27 | 1997-02-14 | Kofu Nippon Denki Kk | パトロール方式を採用した記憶装置 |
| US10474531B2 (en) | 2017-01-12 | 2019-11-12 | Fujitsu Optical Components Limited | Processing device |
-
1993
- 1993-05-17 JP JP05113523A patent/JP3123855B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0944411A (ja) * | 1995-07-27 | 1997-02-14 | Kofu Nippon Denki Kk | パトロール方式を採用した記憶装置 |
| US10474531B2 (en) | 2017-01-12 | 2019-11-12 | Fujitsu Optical Components Limited | Processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3123855B2 (ja) | 2001-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001003 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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