JPH06324997A - 複数のｆｉｆｏメモリを内蔵したｆｉｆｏ記憶装置 - Google Patents
複数のｆｉｆｏメモリを内蔵したｆｉｆｏ記憶装置Info
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- JPH06324997A JPH06324997A JP10797693A JP10797693A JPH06324997A JP H06324997 A JPH06324997 A JP H06324997A JP 10797693 A JP10797693 A JP 10797693A JP 10797693 A JP10797693 A JP 10797693A JP H06324997 A JPH06324997 A JP H06324997A
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Abstract
(57)【要約】
【目的】 データ書き込み側あるいはデータ読み出し側
ＣＰＵの数が増加しても、部品点数を増加させず、小型
化および省コスト化が容易なＦＩＦＯ記憶装置。 【構成】 複数の内蔵ＦＩＦＯメモリ１１，１２，１３
と、データ書き込み側ＣＰＵ２１，２２，２３の指令Ｘ
１，Ｘ２，Ｘ３に基づき、前記データ書き込み側ＣＰＵ
を前記複数の内蔵ＦＩＦＯメモリのいずれかに接続する
入力側バス変換器１４と、データ読み出し側ＣＰＵ３
１，３２，３３の指令Ｙ１，Ｙ２，Ｙ３に基づき、前記
データ読み出し側ＣＰＵを前記複数の内蔵ＦＩＦＯメモ
リのいずれかに接続する出力側バス変換器１５とを有す
る。したがって、データ書き込み側ＣＰＵおよびデータ
読み出し側ＣＰＵともに自在に内蔵ＦＩＦＯメモリにア
クセスでき、有効に内蔵ＦＩＦＯメモリを使用すること
ができる。
ＣＰＵの数が増加しても、部品点数を増加させず、小型
化および省コスト化が容易なＦＩＦＯ記憶装置。 【構成】 複数の内蔵ＦＩＦＯメモリ１１，１２，１３
と、データ書き込み側ＣＰＵ２１，２２，２３の指令Ｘ
１，Ｘ２，Ｘ３に基づき、前記データ書き込み側ＣＰＵ
を前記複数の内蔵ＦＩＦＯメモリのいずれかに接続する
入力側バス変換器１４と、データ読み出し側ＣＰＵ３
１，３２，３３の指令Ｙ１，Ｙ２，Ｙ３に基づき、前記
データ読み出し側ＣＰＵを前記複数の内蔵ＦＩＦＯメモ
リのいずれかに接続する出力側バス変換器１５とを有す
る。したがって、データ書き込み側ＣＰＵおよびデータ
読み出し側ＣＰＵともに自在に内蔵ＦＩＦＯメモリにア
クセスでき、有効に内蔵ＦＩＦＯメモリを使用すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、異なるクロック周波数
で動作するバス・システム間におけるデータ転送および
マルチプロセッサ間のデータ転送等にデータ・バッファ
として用いられるＦＩＦＯ記憶装置に関する。
で動作するバス・システム間におけるデータ転送および
マルチプロセッサ間のデータ転送等にデータ・バッファ
として用いられるＦＩＦＯ記憶装置に関する。
【０００２】
【従来の技術】従来、この種のＦＩＦＯ記憶装置には入
力ポートおよび出力ポートがそれぞれひとつずつしか設
けられておらず、外部のＣＰＵ等に接続する方法は一律
に決定されている。
力ポートおよび出力ポートがそれぞれひとつずつしか設
けられておらず、外部のＣＰＵ等に接続する方法は一律
に決定されている。
【０００３】
【発明が解決しようとする課題】上述の従来のＦＩＦＯ
記憶装置は、データ書き込み側あるいはデータ読み出し
側ＣＰＵが複数あると、ＦＩＦＯ記憶装置を複数設けな
ければならず、また、データ書き込み側ＣＰＵおよびデ
ータ読み出し側ＣＰＵの接続は１対１に行なわなければ
ならない。したがって、データ書き込み側あるいはデー
タ読み出し側ＣＰＵの数が増加するに従って、部品点数
は増加し小型化および省コスト化を困難なものにすると
いう問題がある。
記憶装置は、データ書き込み側あるいはデータ読み出し
側ＣＰＵが複数あると、ＦＩＦＯ記憶装置を複数設けな
ければならず、また、データ書き込み側ＣＰＵおよびデ
ータ読み出し側ＣＰＵの接続は１対１に行なわなければ
ならない。したがって、データ書き込み側あるいはデー
タ読み出し側ＣＰＵの数が増加するに従って、部品点数
は増加し小型化および省コスト化を困難なものにすると
いう問題がある。
【０００４】本発明は上記問題に鑑み、データ書き込み
側あるいはデータ読み出し側ＣＰＵの数が増加しても、
部品点数をあまり増加させず、小型化および省コスト化
が容易なＦＩＦＯ記憶装置を提供することを目的とす
る。
側あるいはデータ読み出し側ＣＰＵの数が増加しても、
部品点数をあまり増加させず、小型化および省コスト化
が容易なＦＩＦＯ記憶装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明のＦＩＦＯ記憶装
置は、複数の内蔵ＦＩＦＯメモリと、データ書き込み側
ＣＰＵの指令に基づき、前記データ書き込み側ＣＰＵを
前記複数の内蔵ＦＩＦＯメモリのいずれかに接続する入
力側バス変換器と、データ読み出し側ＣＰＵの指令に基
づき、前記データ読み出し側ＣＰＵを前記複数の内蔵Ｆ
ＩＦＯメモリのいずれかに接続する出力側バス変換器と
を有する。
置は、複数の内蔵ＦＩＦＯメモリと、データ書き込み側
ＣＰＵの指令に基づき、前記データ書き込み側ＣＰＵを
前記複数の内蔵ＦＩＦＯメモリのいずれかに接続する入
力側バス変換器と、データ読み出し側ＣＰＵの指令に基
づき、前記データ読み出し側ＣＰＵを前記複数の内蔵Ｆ
ＩＦＯメモリのいずれかに接続する出力側バス変換器と
を有する。
【０００６】好ましくは、前記入力側バス変換器には複
数の入力ポートが設けられ、各入力ポートにはそれぞれ
データ書き込み側ＣＰＵが接続可能にされ、前記出力側
バス変換器には複数の出力ポートが設けられ、各出力ポ
ートにはそれぞれデータ読み出しＣＰＵが接続可能にさ
れている。
数の入力ポートが設けられ、各入力ポートにはそれぞれ
データ書き込み側ＣＰＵが接続可能にされ、前記出力側
バス変換器には複数の出力ポートが設けられ、各出力ポ
ートにはそれぞれデータ読み出しＣＰＵが接続可能にさ
れている。
【０００７】
【作用】ＦＩＦＯ記憶装置の入力側バス変換器は、デー
タ書き込み側ＣＰＵの指令に従って、指令を出したデー
タ書き込み側ＣＰＵを指令された内蔵ＦＩＦＯメモリに
接続する。そこでデータ書き込み側ＣＰＵは、接続され
た内蔵ＦＩＦＯメモリに所望のデータを書き込む。この
とき接続された内蔵メモリだけでは容量等が不足の場合
には、さらに他の内蔵メモリに接続することを要求しデ
ータの書き込みを続ける。一方、出力側バス変換器は、
データ読み出し側ＣＰＵの指令に従って、指令を出した
データ読み出し側ＣＰＵを指令された内蔵ＦＩＦＯメモ
リに接続する。そこでデータ読み出し側ＣＰＵは、接続
された内蔵ＦＩＦＯメモリから所望のデータを読み出
す。
タ書き込み側ＣＰＵの指令に従って、指令を出したデー
タ書き込み側ＣＰＵを指令された内蔵ＦＩＦＯメモリに
接続する。そこでデータ書き込み側ＣＰＵは、接続され
た内蔵ＦＩＦＯメモリに所望のデータを書き込む。この
とき接続された内蔵メモリだけでは容量等が不足の場合
には、さらに他の内蔵メモリに接続することを要求しデ
ータの書き込みを続ける。一方、出力側バス変換器は、
データ読み出し側ＣＰＵの指令に従って、指令を出した
データ読み出し側ＣＰＵを指令された内蔵ＦＩＦＯメモ
リに接続する。そこでデータ読み出し側ＣＰＵは、接続
された内蔵ＦＩＦＯメモリから所望のデータを読み出
す。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のＦＩＦＯ記憶装置の一実施
例を示すブロック図である。本実施例は、ＦＩＦＯ記憶
装置１０と、ＣＰＵ２１，２２，２３およびＣＰＵ３
１，３２，３３とから、バスエクスチェンジ機能を発揮
するように構成されている。
て説明する。図１は本発明のＦＩＦＯ記憶装置の一実施
例を示すブロック図である。本実施例は、ＦＩＦＯ記憶
装置１０と、ＣＰＵ２１，２２，２３およびＣＰＵ３
１，３２，３３とから、バスエクスチェンジ機能を発揮
するように構成されている。
【０００９】ＦＩＦＯ記憶装置１０において、バス変換
器１４の入力ポートＰ１，Ｐ２，Ｐ３にはそれぞれバス
ＢＡ１，ＢＡ２，ＢＡ３を介してＣＰＵ２１，２２，２
３が接続されている。バス変換器１４はＣＰＵ２１，２
２，２３からのバス接続指令Ｘ１，Ｘ２，Ｘ３に基づ
き、バスＢＡ１，ＢＡ２，ＢＡ３をバスＢＢ１，ＢＢ
２，ＢＢ３のいずれかに接続し、ＣＰＵ２１，２２，２
３が内蔵ＦＩＦＯメモリ１１，１２，１３のいずれかに
アクセスし、データを書き込むことができるようにさせ
る。
器１４の入力ポートＰ１，Ｐ２，Ｐ３にはそれぞれバス
ＢＡ１，ＢＡ２，ＢＡ３を介してＣＰＵ２１，２２，２
３が接続されている。バス変換器１４はＣＰＵ２１，２
２，２３からのバス接続指令Ｘ１，Ｘ２，Ｘ３に基づ
き、バスＢＡ１，ＢＡ２，ＢＡ３をバスＢＢ１，ＢＢ
２，ＢＢ３のいずれかに接続し、ＣＰＵ２１，２２，２
３が内蔵ＦＩＦＯメモリ１１，１２，１３のいずれかに
アクセスし、データを書き込むことができるようにさせ
る。
【００１０】バス変換器１５の出力ポートＱ１，Ｑ２，
Ｑ３にはそれぞれバスＢＤ１，ＢＤ２，ＢＤ３を介して
ＣＰＵ２１，２２，２３が接続されている。バス変換器
１５はＣＰＵ３１，３２，３３からのバス接続指令Ｙ
１，Ｙ２，Ｙ３に基づき、バスＢＤ１，ＢＤ２，ＢＤ３
をバスＢＣ１，ＢＣ２，ＢＣ３のいずれかに接続し、Ｃ
ＰＵ３１，３２，３３が内蔵ＦＩＦＯメモリ１１，１
２，１３のいずれかにアクセスし、ＣＰＵ２１，２２，
２３によって内蔵ＦＩＦＯメモリ１１，１２，１３に書
き込まれたデータを読み出すことができるようにさせ
る。
Ｑ３にはそれぞれバスＢＤ１，ＢＤ２，ＢＤ３を介して
ＣＰＵ２１，２２，２３が接続されている。バス変換器
１５はＣＰＵ３１，３２，３３からのバス接続指令Ｙ
１，Ｙ２，Ｙ３に基づき、バスＢＤ１，ＢＤ２，ＢＤ３
をバスＢＣ１，ＢＣ２，ＢＣ３のいずれかに接続し、Ｃ
ＰＵ３１，３２，３３が内蔵ＦＩＦＯメモリ１１，１
２，１３のいずれかにアクセスし、ＣＰＵ２１，２２，
２３によって内蔵ＦＩＦＯメモリ１１，１２，１３に書
き込まれたデータを読み出すことができるようにさせ
る。
【００１１】次に本実施例の動作について具体例を挙げ
て説明する。本具体例においてはＣＰＵ２１が内部メモ
リ１１，１２を介して、データをＣＰＵ３２に送る。ま
ず、ＣＰＵ２１がバス接続指令Ｘ１を出力して、バスＢ
Ａ１とバスＢＢ１とを接続することをバス変換器１４に
指令する。バス変換器１４はバス接続指令Ｘ１に基づ
き、バスＢＡ１とバスＢＢ１とを接続する。バスＢＡ１
とバスＢＢ１とが接続された後、ＣＰＵ２１は宛先とし
てＣＰＵ３２を指定し、所定のデータをバスＢＡ１，Ｂ
Ｂ１を介して、内部ＦＩＦＯメモリ１１にＦＩＦＯ動作
に従ってデータを書き込む。
て説明する。本具体例においてはＣＰＵ２１が内部メモ
リ１１，１２を介して、データをＣＰＵ３２に送る。ま
ず、ＣＰＵ２１がバス接続指令Ｘ１を出力して、バスＢ
Ａ１とバスＢＢ１とを接続することをバス変換器１４に
指令する。バス変換器１４はバス接続指令Ｘ１に基づ
き、バスＢＡ１とバスＢＢ１とを接続する。バスＢＡ１
とバスＢＢ１とが接続された後、ＣＰＵ２１は宛先とし
てＣＰＵ３２を指定し、所定のデータをバスＢＡ１，Ｂ
Ｂ１を介して、内部ＦＩＦＯメモリ１１にＦＩＦＯ動作
に従ってデータを書き込む。
【００１２】さらに、ＣＰＵ２１は次のバス接続指令Ｘ
１を出力して、バスＢＡ１とバスＢＢ２とを接続するこ
とをバス変換器１４に指令する。バスＢＡ１とバスＢＢ
２とが接続された後、ＣＰＵ２１は宛先としてＣＰＵ３
２を指定し、所定のデータをバスＢＡ１，ＢＢ２を介し
て、内部ＦＩＦＯメモリ１２にＦＩＦＯ動作に従ってデ
ータを書き込み、書き込み処理を終了する。
１を出力して、バスＢＡ１とバスＢＢ２とを接続するこ
とをバス変換器１４に指令する。バスＢＡ１とバスＢＢ
２とが接続された後、ＣＰＵ２１は宛先としてＣＰＵ３
２を指定し、所定のデータをバスＢＡ１，ＢＢ２を介し
て、内部ＦＩＦＯメモリ１２にＦＩＦＯ動作に従ってデ
ータを書き込み、書き込み処理を終了する。
【００１３】ＣＰＵ３２は、自己のデータ読み出しタイ
ミングにバス接続指令Ｙ２をバス変換器１５に出力し、
バスＢＤ２とバスＢＣ１とを接続することをバス変換器
１５に指令する。バスＢＤ２とバスＢＣ１とが接続され
た後、ＣＰＵ３２は内部ＦＩＦＯメモリ１１にアクセス
し、自己宛にデータが書き込まれていることを検出し、
ＦＩＦＯ動作に従ってデータを読み取る。次にＣＰＵ３
２はバス接続指令Ｙ２により、バスＢＤ２とバスＢＣ２
とを接続することをバス変換器１５に指令する。バスＢ
Ｄ２とバスＢＣ２とが接続された後、ＣＰＵ３２は内部
ＦＩＦＯメモリ１２にアクセスし、自己宛にデータが書
き込まれていることを検出し、ＦＩＦＯ動作に従ってデ
ータを読み取る。
ミングにバス接続指令Ｙ２をバス変換器１５に出力し、
バスＢＤ２とバスＢＣ１とを接続することをバス変換器
１５に指令する。バスＢＤ２とバスＢＣ１とが接続され
た後、ＣＰＵ３２は内部ＦＩＦＯメモリ１１にアクセス
し、自己宛にデータが書き込まれていることを検出し、
ＦＩＦＯ動作に従ってデータを読み取る。次にＣＰＵ３
２はバス接続指令Ｙ２により、バスＢＤ２とバスＢＣ２
とを接続することをバス変換器１５に指令する。バスＢ
Ｄ２とバスＢＣ２とが接続された後、ＣＰＵ３２は内部
ＦＩＦＯメモリ１２にアクセスし、自己宛にデータが書
き込まれていることを検出し、ＦＩＦＯ動作に従ってデ
ータを読み取る。
【００１４】さらに、ＣＰＵ３２はバス接続指令Ｙ２に
より、バスＢＤ２とバスＢＣ３とを接続することをバス
変換器１５に指令する。バスＢＤ２とバスＢＣ３とが接
続された後、ＣＰＵ３２は内部ＦＩＦＯメモリ１２にア
クセスし、自己宛にデータが書き込まれていないことを
検出し、データの読み取りを終了する。
より、バスＢＤ２とバスＢＣ３とを接続することをバス
変換器１５に指令する。バスＢＤ２とバスＢＣ３とが接
続された後、ＣＰＵ３２は内部ＦＩＦＯメモリ１２にア
クセスし、自己宛にデータが書き込まれていないことを
検出し、データの読み取りを終了する。
【００１５】バス変換器１４，１５によるＣＰＵ２１，
２２，〜，３３の内蔵ＦＩＦＯメモリ１１，１２，１３
への接続は、予めの設定により自在に行なうことがで
き、内蔵ＦＩＦＯメモリ１１，１２，１３の使用はより
フレキシブルになり、使用効率も向上する。
２２，〜，３３の内蔵ＦＩＦＯメモリ１１，１２，１３
への接続は、予めの設定により自在に行なうことがで
き、内蔵ＦＩＦＯメモリ１１，１２，１３の使用はより
フレキシブルになり、使用効率も向上する。
【００１６】
【発明の効果】以上説明したように本発明は、複数のＦ
ＩＦＯメモリを内蔵するとともに、入力側バス変換器お
よび出力側バス変換器を介して、データ書き込み側ＣＰ
Ｕおよびデータ読み取り側ＣＰＵを自在に内蔵ＦＩＦＯ
メモリにアクセスさせることができることにより、デー
タ書き込み側あるいはデータ読み出し側ＣＰＵの数が増
加しても、部品点数をあまり増加させず、小型化および
省コスト化を容易にさせるという効果がある。
ＩＦＯメモリを内蔵するとともに、入力側バス変換器お
よび出力側バス変換器を介して、データ書き込み側ＣＰ
Ｕおよびデータ読み取り側ＣＰＵを自在に内蔵ＦＩＦＯ
メモリにアクセスさせることができることにより、デー
タ書き込み側あるいはデータ読み出し側ＣＰＵの数が増
加しても、部品点数をあまり増加させず、小型化および
省コスト化を容易にさせるという効果がある。
【図１】本発明のＦＩＦＯ記憶装置の一実施例を示すブ
ロック図である。
ロック図である。
１０ ＦＩＦＯ記憶装置 １１，１２，１３ 内蔵ＦＩＦＯ記憶装置 １４，１５ バス変換器 ２１，２２，〜，３３ ＣＰＵ ＢＡ１，ＢＡ２，〜，ＢＤ３ バス Ｘ１，Ｘ２，〜，Ｙ３ バス接続指令
Claims (2)
- 【請求項１】 複数の内蔵ＦＩＦＯメモリと、 データ書き込み側ＣＰＵの指令に基づき、前記データ書
き込み側ＣＰＵを前記複数の内蔵ＦＩＦＯメモリのいず
れかに接続する入力側バス変換器と、 データ読み出し側ＣＰＵの指令に基づき、前記データ読
み出し側ＣＰＵを前記複数の内蔵ＦＩＦＯメモリのいず
れかに接続する出力側バス変換器とを有するＦＩＦＯ記
憶装置。 - 【請求項２】 前記入力側バス変換器には複数の入力ポ
ートが設けられ、各入力ポートにはそれぞれデータ書き
込み側ＣＰＵが接続可能にされ、前記出力側バス変換器
には複数の出力ポートが設けられ、各出力ポートにはそ
れぞれデータ読み出しＣＰＵが接続可能にされている請
求項１記載のＦＩＦＯ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10797693A JPH06324997A (ja) | 1993-05-10 | 1993-05-10 | 複数のｆｉｆｏメモリを内蔵したｆｉｆｏ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10797693A JPH06324997A (ja) | 1993-05-10 | 1993-05-10 | 複数のｆｉｆｏメモリを内蔵したｆｉｆｏ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324997A true JPH06324997A (ja) | 1994-11-25 |
Family
ID=14472836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10797693A Withdrawn JPH06324997A (ja) | 1993-05-10 | 1993-05-10 | 複数のｆｉｆｏメモリを内蔵したｆｉｆｏ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023078204A (ja) * | 2017-08-31 | 2023-06-06 | レール ビジョン リミテッド | 複数計算における高スループットのためのシステムおよび方法 |
-
1993
- 1993-05-10 JP JP10797693A patent/JPH06324997A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023078204A (ja) * | 2017-08-31 | 2023-06-06 | レール ビジョン リミテッド | 複数計算における高スループットのためのシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |