JPH0120460B2 - - Google Patents
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- JPH0120460B2 JPH0120460B2 JP59038087A JP3808784A JPH0120460B2 JP H0120460 B2 JPH0120460 B2 JP H0120460B2 JP 59038087 A JP59038087 A JP 59038087A JP 3808784 A JP3808784 A JP 3808784A JP H0120460 B2 JPH0120460 B2 JP H0120460B2
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- Japan
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- processor
- transfer
- buffer
- data buffer
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/067—Bidirectional FIFO, i.e. system allowing data transfer in two directions
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Memory System (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は２つのプロセツサからなるマルチプロ
セツサシステムに関し、特に２つのマイクロプロ
セツサ間のデータ転送に使用されるものである。
セツサシステムに関し、特に２つのマイクロプロ
セツサ間のデータ転送に使用されるものである。
〔発明の技術的背景およびその問題点〕
従来、複数のマイクロプロセツサ間でデータを
転送する方式としては、Ｉ／Ｏ接続方式と呼ばれ
るもの、FIFO（First−In First−out）コントロ
ーラを用いる方式および共通メモリを用いる方式
などが提案されている。以下、添付図面の第１図
乃至第３図を参照して従来技術を説明する。な
お、以下の図面の説明において同一要素は同一符
号で示す。
転送する方式としては、Ｉ／Ｏ接続方式と呼ばれ
るもの、FIFO（First−In First−out）コントロ
ーラを用いる方式および共通メモリを用いる方式
などが提案されている。以下、添付図面の第１図
乃至第３図を参照して従来技術を説明する。な
お、以下の図面の説明において同一要素は同一符
号で示す。
第１図はＩ／Ｏ接続方式と呼ばれるシステムの
構成図である。第１のプロセツサ１へのデータの
入出力を制御する並列入出力コントローラ
（PIO）２と、第２のプロセツサ３へのデータの
入出力を制御する並列入出力コントローラ
（PIA）４は互いに２本の８ビツト用データライ
ン５，６により接続されている。第１のプロセツ
サ１からの転送データはバス７を介してPIO２に
与えられ、データライン５を介してPIA４から第
２のプロセツサ３に与えられる。また、第２のプ
ロセツサ３からの転送データはバス８を介して
PIA４に与えられ、データライン６を介してPIO
２から第１のプロセツサ１に与えられる。
構成図である。第１のプロセツサ１へのデータの
入出力を制御する並列入出力コントローラ
（PIO）２と、第２のプロセツサ３へのデータの
入出力を制御する並列入出力コントローラ
（PIA）４は互いに２本の８ビツト用データライ
ン５，６により接続されている。第１のプロセツ
サ１からの転送データはバス７を介してPIO２に
与えられ、データライン５を介してPIA４から第
２のプロセツサ３に与えられる。また、第２のプ
ロセツサ３からの転送データはバス８を介して
PIA４に与えられ、データライン６を介してPIO
２から第１のプロセツサ１に与えられる。
上記の如く第１図に示す装置によれば、第１、
第２のプロセツサ１，３からの転送データを互い
の相手のプロセツサに転送することができる。し
かし、１バイトづつしかデータを転送できないた
め、転送効率が悪いという欠点がある。
第２のプロセツサ１，３からの転送データを互い
の相手のプロセツサに転送することができる。し
かし、１バイトづつしかデータを転送できないた
め、転送効率が悪いという欠点がある。
第２図はFIFOコントローラを用いたシステム
の構成図である。この方式のものは例えば特開昭
56−110167に示されており、第１のプロセツサ１
と第２のプロセツサ３の間のデータ転送は、デー
タライン１１，１２およびFIFOコントローラ１
３を介してなされる。なお、信号線１４，１５は
FIFOコントローラ１３を制御する制御信号を伝
送するためのものである。
の構成図である。この方式のものは例えば特開昭
56−110167に示されており、第１のプロセツサ１
と第２のプロセツサ３の間のデータ転送は、デー
タライン１１，１２およびFIFOコントローラ１
３を介してなされる。なお、信号線１４，１５は
FIFOコントローラ１３を制御する制御信号を伝
送するためのものである。
上記の如く第２図に示す装置によれば、各プロ
セツサ間の相互のデータ転送はできるが、FIFO
コントローラは高価であるためシステム全体のコ
ストが上昇し、またFIFOにより接続できるプロ
セツサに制限があるという欠点がある。
セツサ間の相互のデータ転送はできるが、FIFO
コントローラは高価であるためシステム全体のコ
ストが上昇し、またFIFOにより接続できるプロ
セツサに制限があるという欠点がある。
第３図は共通メモリを用いて接続したシステム
の構成図である。この方式のものは例えば特開昭
57−50037に示されており、第１のプロセツサ１
と第２のプロセツサ３の間のデータ転送は、一方
のプロセツサが転送データをアクセスコントロー
ラ２１を介して共通メモリ２２に書込み、他方の
プロセツサが転送データをアクセスコントローラ
２１を介して共通メモリ２２から読出すことによ
りなされる。
の構成図である。この方式のものは例えば特開昭
57−50037に示されており、第１のプロセツサ１
と第２のプロセツサ３の間のデータ転送は、一方
のプロセツサが転送データをアクセスコントロー
ラ２１を介して共通メモリ２２に書込み、他方の
プロセツサが転送データをアクセスコントローラ
２１を介して共通メモリ２２から読出すことによ
りなされる。
上記の如く第３図に示す装置によれば、各プロ
セツサ間の相互のデータ転送はできるが、双方の
プロセツサが同時に共通メモリをアクセスできな
いという欠点がある。また、アクセスコントロー
ラが複雑になるという欠点がある。
セツサ間の相互のデータ転送はできるが、双方の
プロセツサが同時に共通メモリをアクセスできな
いという欠点がある。また、アクセスコントロー
ラが複雑になるという欠点がある。
本発明は上記の従来技術の欠点を克服するため
になされたもので、２つのプロセツサ間における
データ転送を効率よく行うことができるようにし
たマルチプロセツサシステムを提供することを目
的とする。
になされたもので、２つのプロセツサ間における
データ転送を効率よく行うことができるようにし
たマルチプロセツサシステムを提供することを目
的とする。
上記の目的を実現するため本発明は、転送デー
タの書込、読出が可能な複数バイトのデータバツ
フアと、このデータバツフアにおける転送データ
の書込、読出が可能であるか否かの状態を記憶す
る状態記憶手段と、この状態記憶手段の記憶内容
にもとづいてデータバツフアにおける転送データ
の書込、読出を行うと共に、データ転送の際に状
態記憶手段の記憶内容を書換える複数のプロセツ
サとを備え、転送データを複数のプロセツサ間で
双方向に転送するようにしたマルチプロセツサシ
ステムを提供するものである。
タの書込、読出が可能な複数バイトのデータバツ
フアと、このデータバツフアにおける転送データ
の書込、読出が可能であるか否かの状態を記憶す
る状態記憶手段と、この状態記憶手段の記憶内容
にもとづいてデータバツフアにおける転送データ
の書込、読出を行うと共に、データ転送の際に状
態記憶手段の記憶内容を書換える複数のプロセツ
サとを備え、転送データを複数のプロセツサ間で
双方向に転送するようにしたマルチプロセツサシ
ステムを提供するものである。
以下、添付図面の第４図乃至第６図を参照して
本発明の一実施例を説明する。第４図は同実施例
の構成図である。16ビツトの内部アーキテクチユ
アを持つ第１のプロセツサ１、メモリ３１および
Ｉ／Ｏインタフエース３２により構成される第１
のマイクロプロセツサシステム３３と、８ビツト
の内部アーキテクチユアを持つ第２のプロセツサ
３、メモリ３４およびＩ／Ｏインタフエース３５
により構成される第２のマイクロプロセツサシス
テム３６とは、プロセツサ間通信回路（以下
IPC；Inter Processor Commnnication Circuit
と称する）３７を介して互いにデータの転送を行
う。IPC３７は第１のマイクロプロセツサシステ
ム３３から第２のマイクロプロセツサシステム３
６への転送データを４バイト分だけ保持する第１
のデータバツフア３８と、第２のマイクロプロセ
ツサシステム３６から第１のマイクロプロセツサ
システム３３への転送データを４バイト分だけ保
持する第２のデータバツフア３９と、第１のデー
タバツフア３８からの転送データの読出および第
２のデータバツフア３９への転送データの書込が
可能であるか否かの状態を記憶し指示するための
第１のフリツプフロツプ（Ｆ／Ｆ）４０と、第２
のデータバツフア３９からの転送データの書込お
よび第１のデータバツフア３８への転送データの
書込が可能であるか否かの状態を記憶し指示する
ための第２のフリツプフロツプ（Ｆ／Ｆ）４１と
により構成される。なお、第１のマイクロプロセ
ツサシステム３３から第１のデータバツフア３８
へのデータの転送はデータライン４２を介してな
され、第１のデータバツフア３８から第２のマイ
クロプロセツサシステム３６へのデータの転送は
データライン４３を介してなされ、第２のマイク
ロプロセツサシステム３６から第２のデータバツ
フア３９へのデータの転送はデータライン４４を
介してなされ、第２のデータバツフア３９から第
１のマイクロプロセツサシステム３３へのデータ
の転送はデータライン４５を介してなされる。
本発明の一実施例を説明する。第４図は同実施例
の構成図である。16ビツトの内部アーキテクチユ
アを持つ第１のプロセツサ１、メモリ３１および
Ｉ／Ｏインタフエース３２により構成される第１
のマイクロプロセツサシステム３３と、８ビツト
の内部アーキテクチユアを持つ第２のプロセツサ
３、メモリ３４およびＩ／Ｏインタフエース３５
により構成される第２のマイクロプロセツサシス
テム３６とは、プロセツサ間通信回路（以下
IPC；Inter Processor Commnnication Circuit
と称する）３７を介して互いにデータの転送を行
う。IPC３７は第１のマイクロプロセツサシステ
ム３３から第２のマイクロプロセツサシステム３
６への転送データを４バイト分だけ保持する第１
のデータバツフア３８と、第２のマイクロプロセ
ツサシステム３６から第１のマイクロプロセツサ
システム３３への転送データを４バイト分だけ保
持する第２のデータバツフア３９と、第１のデー
タバツフア３８からの転送データの読出および第
２のデータバツフア３９への転送データの書込が
可能であるか否かの状態を記憶し指示するための
第１のフリツプフロツプ（Ｆ／Ｆ）４０と、第２
のデータバツフア３９からの転送データの書込お
よび第１のデータバツフア３８への転送データの
書込が可能であるか否かの状態を記憶し指示する
ための第２のフリツプフロツプ（Ｆ／Ｆ）４１と
により構成される。なお、第１のマイクロプロセ
ツサシステム３３から第１のデータバツフア３８
へのデータの転送はデータライン４２を介してな
され、第１のデータバツフア３８から第２のマイ
クロプロセツサシステム３６へのデータの転送は
データライン４３を介してなされ、第２のマイク
ロプロセツサシステム３６から第２のデータバツ
フア３９へのデータの転送はデータライン４４を
介してなされ、第２のデータバツフア３９から第
１のマイクロプロセツサシステム３３へのデータ
の転送はデータライン４５を介してなされる。
第５図は第１、第２のデータバツフア３８，３
９の内部構成と、第１、第２のマイクロプロセツ
サシステム３３，３６との関係の説明図である。
第１、第２のデータバツフア３８，３９はそれぞ
れ０〜３番地（Ａ（０）〜Ａ(3)，Ｂ（０）〜Ｂ(3)）
の４つの番地に、計４バイトづつのデータ容量を
持つている。
９の内部構成と、第１、第２のマイクロプロセツ
サシステム３３，３６との関係の説明図である。
第１、第２のデータバツフア３８，３９はそれぞ
れ０〜３番地（Ａ（０）〜Ａ(3)，Ｂ（０）〜Ｂ(3)）
の４つの番地に、計４バイトづつのデータ容量を
持つている。
第６図は第４図および第５図に示す実施例の動
作の説明図である。即ち第６図は、第１のプロセ
ツサから第２のプロセツサへのデータの転送のみ
を考慮して説明してある。ここでは、あらかじめ
第１のバツフアへのデータの転送が可能であるこ
とを第１のプロセツサが認識しているとして説明
している。
作の説明図である。即ち第６図は、第１のプロセ
ツサから第２のプロセツサへのデータの転送のみ
を考慮して説明してある。ここでは、あらかじめ
第１のバツフアへのデータの転送が可能であるこ
とを第１のプロセツサが認識しているとして説明
している。
通常、システムの立上げ時には、全てのレジス
タ、バツフア、Ｆ／Ｆ等はクリアされる。それゆ
えに、立上げ時には、第１、第２のプロセツサ
は、共に第１、第２のバツフアへの書込みが可能
であることを認識している。
タ、バツフア、Ｆ／Ｆ等はクリアされる。それゆ
えに、立上げ時には、第１、第２のプロセツサ
は、共に第１、第２のバツフアへの書込みが可能
であることを認識している。
また、Ｆ／Ｆ４０，４１ともに２つの状態（書
込み可能状態と読出し完了状態）を相手側にしら
せる。第６図に説明があるように、第１のバツフ
アへの書込みが完了した時に、第１のプロセツサ
はＦ／Ｆ４０をセツト、すなわちIRQ１がオンに
なる。その後、第２のプロセツサが第１のバツフ
アからデータを読出す時にＦ／Ｆ４１をセツト、
すなわちIRQ２をオンすることにより、第１のプ
ロセツサは第１のバツフアが書込み可能になつた
ことを認識する。このように、第１のプロセツサ
がＦ／Ｆ４０をセツトした後に、Ｆ／Ｆ４１がセ
ツトされた場合は、Ｆ／Ｆ４１のセツトは第１の
バツフアが書込み可能になつたことをしめす。ま
た、第１のプロセツサがＦ／Ｆ４０をセツトして
いないのに、Ｆ／Ｆ４１がセツトされると、第１
のプロセツサは第２のプロセツサからのデータ転
送であることを認識する。
込み可能状態と読出し完了状態）を相手側にしら
せる。第６図に説明があるように、第１のバツフ
アへの書込みが完了した時に、第１のプロセツサ
はＦ／Ｆ４０をセツト、すなわちIRQ１がオンに
なる。その後、第２のプロセツサが第１のバツフ
アからデータを読出す時にＦ／Ｆ４１をセツト、
すなわちIRQ２をオンすることにより、第１のプ
ロセツサは第１のバツフアが書込み可能になつた
ことを認識する。このように、第１のプロセツサ
がＦ／Ｆ４０をセツトした後に、Ｆ／Ｆ４１がセ
ツトされた場合は、Ｆ／Ｆ４１のセツトは第１の
バツフアが書込み可能になつたことをしめす。ま
た、第１のプロセツサがＦ／Ｆ４０をセツトして
いないのに、Ｆ／Ｆ４１がセツトされると、第１
のプロセツサは第２のプロセツサからのデータ転
送であることを認識する。
以下に、これをより詳細に説明する。第１のマ
イクロプロセツサシステム３３側から第２のマイ
クロプロセツサシステム３６側に４バイトのデー
タ（DATA1〜DATA4）を転送する場合には、
まず第１のプロセツサ１はアドレスライン
ADDR1により第１のデータバツフア３８の０番
地（Ａ（０））を指定し、データライン４２上に転
送データDATA1を出力する。そして第１のプロ
セツサ１がライトストローブ信号Ｓ｜1を出力す
ると、データライン４２上の転送データDATA1
は第１のデータバツフア３８の０番地（Ａ（０））
に書込まれる。以下同様にして、転送データ
DATA2〜４が第１のデータバツフア３８の１〜
３番地（Ａ(1)〜Ａ(3)）に書込まれる。
イクロプロセツサシステム３３側から第２のマイ
クロプロセツサシステム３６側に４バイトのデー
タ（DATA1〜DATA4）を転送する場合には、
まず第１のプロセツサ１はアドレスライン
ADDR1により第１のデータバツフア３８の０番
地（Ａ（０））を指定し、データライン４２上に転
送データDATA1を出力する。そして第１のプロ
セツサ１がライトストローブ信号Ｓ｜1を出力す
ると、データライン４２上の転送データDATA1
は第１のデータバツフア３８の０番地（Ａ（０））
に書込まれる。以下同様にして、転送データ
DATA2〜４が第１のデータバツフア３８の１〜
３番地（Ａ(1)〜Ａ(3)）に書込まれる。
第１のデータバツフア３８への転送データ
DATA1〜４の書込が完了すると、第１のプロセ
ツサ１からセツトストロープ信号Ｓ｜1が出力
されて第１のフリツプフロツプ４０がセツトさ
れ、第２のプロセツサ３に与えられる割込要求信
号（Ｆ／Ｆ４０のＱ出力）IRQ1がオンになる。
これによつて、第２のプロセツサ３は第１のデー
タバツフア３８に転送データが書込まれ、読出可
能の状態になつたことを確認することができる。
DATA1〜４の書込が完了すると、第１のプロセ
ツサ１からセツトストロープ信号Ｓ｜1が出力
されて第１のフリツプフロツプ４０がセツトさ
れ、第２のプロセツサ３に与えられる割込要求信
号（Ｆ／Ｆ４０のＱ出力）IRQ1がオンになる。
これによつて、第２のプロセツサ３は第１のデー
タバツフア３８に転送データが書込まれ、読出可
能の状態になつたことを確認することができる。
次いで第２のプロセツサ３はクリア信号1
を出力して第１のフリツプフロツプ４０をクリア
した後、第１のデータバツフア３８からの転送デ
ータの読出を開始する。まず、第２のプロセツサ
３はアドレスラインADDR2により第１のデータ
バツフア３８の０番地（Ａ（０））を指定し、リー
ドストローブ信号Ｓ｜1を出力する。このように
すると、リードストローブ信号Ｓ｜1に同期して
第１のデータバツフア３８の０番地の転送データ
DATA1がデータライン４３上に出力される。第
２のプロセツサ３はこのDATA1を読取る。以下
同様にして、転送データDATA2〜４が第１のデ
ータバツフア３８から読出される。
を出力して第１のフリツプフロツプ４０をクリア
した後、第１のデータバツフア３８からの転送デ
ータの読出を開始する。まず、第２のプロセツサ
３はアドレスラインADDR2により第１のデータ
バツフア３８の０番地（Ａ（０））を指定し、リー
ドストローブ信号Ｓ｜1を出力する。このように
すると、リードストローブ信号Ｓ｜1に同期して
第１のデータバツフア３８の０番地の転送データ
DATA1がデータライン４３上に出力される。第
２のプロセツサ３はこのDATA1を読取る。以下
同様にして、転送データDATA2〜４が第１のデ
ータバツフア３８から読出される。
第１のデータバツフア３８からの転送データ
（DATA1〜４）の読出が完了すると、第２のプ
ロセツサ３からはセツトストローブ信号SSET2
が出力されて第２のフリツプフロツプ４１がセツ
トされ、第１のプロセツサ１に与えられる割込要
求信号IRQ2がオンになる。これによつて、第１
のプロセツサ１は第１のデータバツフア３８にあ
つた転送データは全て読出され、書込可能な状態
になつたことを確認することができる。
（DATA1〜４）の読出が完了すると、第２のプ
ロセツサ３からはセツトストローブ信号SSET2
が出力されて第２のフリツプフロツプ４１がセツ
トされ、第１のプロセツサ１に与えられる割込要
求信号IRQ2がオンになる。これによつて、第１
のプロセツサ１は第１のデータバツフア３８にあ
つた転送データは全て読出され、書込可能な状態
になつたことを確認することができる。
次いで第１のプロセツサ１はクリア信号2
を出力して第２のフリツプフロツプ４１をクリア
した後、第１のデータバツフア３８への転送デー
タ（DATA5〜８）の書込を開始する。以下同様
にして、第１のプロセツサ１から第１のデータバ
ツフア３８への転送データの書込と、第１のデー
タバツフア３８から第２のプロセツサ３への転送
データの読出がなされ、第１のプロセツサ１から
第２のプロセツサ３へのデータの転送が行なわれ
る。
を出力して第２のフリツプフロツプ４１をクリア
した後、第１のデータバツフア３８への転送デー
タ（DATA5〜８）の書込を開始する。以下同様
にして、第１のプロセツサ１から第１のデータバ
ツフア３８への転送データの書込と、第１のデー
タバツフア３８から第２のプロセツサ３への転送
データの読出がなされ、第１のプロセツサ１から
第２のプロセツサ３へのデータの転送が行なわれ
る。
第２のマルチプロセツサシステム３６から第１
のマルチプロセツサシステム３３へのデータ転送
は、第２のデータバツフア３９のＢ（０）〜Ｂ(3)
を介して上記の手順と同様の手順でなされる。
のマルチプロセツサシステム３３へのデータ転送
は、第２のデータバツフア３９のＢ（０）〜Ｂ(3)
を介して上記の手順と同様の手順でなされる。
即ち、第２のマルチプロセツサシステム３６か
ら第１のマルチプロセツサシステム３３へのデー
タ転送に当つては、Ｆ／Ｆ４１及びＦ／Ｆ４０
が、第６図に示したデータ転送の場合における
Ｆ／Ｆ４０及びＦ／Ｆ４１と同様に作用する。つ
まり、第２のプロセツサ３による第２のデータバ
ツフア３９への書込みが終了するとＦ／Ｆ４１が
セツトされ、第１のプロセツサ１による読出開始
時にＦ／Ｆ４１がリセツトされ、さらに、その読
出が終了すると第１のプロセツサ１によりＦ／Ｆ
４０がセツトされ、第２のプロセツサ３による第
２のデータバツフア３９への再書込時にＦ／Ｆ４
０がクリアされる。
ら第１のマルチプロセツサシステム３３へのデー
タ転送に当つては、Ｆ／Ｆ４１及びＦ／Ｆ４０
が、第６図に示したデータ転送の場合における
Ｆ／Ｆ４０及びＦ／Ｆ４１と同様に作用する。つ
まり、第２のプロセツサ３による第２のデータバ
ツフア３９への書込みが終了するとＦ／Ｆ４１が
セツトされ、第１のプロセツサ１による読出開始
時にＦ／Ｆ４１がリセツトされ、さらに、その読
出が終了すると第１のプロセツサ１によりＦ／Ｆ
４０がセツトされ、第２のプロセツサ３による第
２のデータバツフア３９への再書込時にＦ／Ｆ４
０がクリアされる。
以上から、先に述べたように、Ｆ／Ｆ４０ある
いはＦ／Ｆ４１がそれ単独でセツトされたときに
は、第１あるいは第２のデータバツフア３８，３
９への書込み終了がわかり、Ｆ／Ｆ４０のセツト
の次にＦ／Ｆ４１がセツトされたときには第１の
データバツフア３８からの読出終了がわかり、
Ｆ／Ｆ４１のセツトの次にＦ／Ｆ４０がセツトさ
れたときには第２のデータバツフア３９からの読
出終了がわかる。
いはＦ／Ｆ４１がそれ単独でセツトされたときに
は、第１あるいは第２のデータバツフア３８，３
９への書込み終了がわかり、Ｆ／Ｆ４０のセツト
の次にＦ／Ｆ４１がセツトされたときには第１の
データバツフア３８からの読出終了がわかり、
Ｆ／Ｆ４１のセツトの次にＦ／Ｆ４０がセツトさ
れたときには第２のデータバツフア３９からの読
出終了がわかる。
なお、上記実施例は、第１及び第２のデータバ
ツフアの状態に応じて第１及び第２のプロセツサ
が転送動作を行うものであり、よつて第１及び第
２のデータバツフアが共に書込み可能状態にあれ
ば、同時に転送が可能である。
ツフアの状態に応じて第１及び第２のプロセツサ
が転送動作を行うものであり、よつて第１及び第
２のデータバツフアが共に書込み可能状態にあれ
ば、同時に転送が可能である。
なお上記の実施例では、第１、第２のデータバ
ツフア３８，３９を共に４バイトのバツフアとし
たが、一般的に第１のデータバツフア３８をＮバ
イト（Ｎは自然数）とし第２のデータバツフア３
９をＭ（Ｍは自然数）としてもよい。また、第１、
第２のプロセツサ１，３の内部アーキチクチユア
をそれぞれ16ビツト、８ビツトとしたが、４ビツ
ト、32ビツトなどいかなるものであつてもよい。
ツフア３８，３９を共に４バイトのバツフアとし
たが、一般的に第１のデータバツフア３８をＮバ
イト（Ｎは自然数）とし第２のデータバツフア３
９をＭ（Ｍは自然数）としてもよい。また、第１、
第２のプロセツサ１，３の内部アーキチクチユア
をそれぞれ16ビツト、８ビツトとしたが、４ビツ
ト、32ビツトなどいかなるものであつてもよい。
上記の如く本発明によれば、互いに内部アーキ
テクチユアの異る２つのマイクロプロセツサを接
続したマルチプロセツサシステムを簡単な構成で
安価に実現できる。このように構成されたマルチ
プロセツサシステムでは、各マイクロプロセツサ
間のデータ転送を双方向に行うことができ、かつ
転送効率も高くすることができるという効果が得
られる。
テクチユアの異る２つのマイクロプロセツサを接
続したマルチプロセツサシステムを簡単な構成で
安価に実現できる。このように構成されたマルチ
プロセツサシステムでは、各マイクロプロセツサ
間のデータ転送を双方向に行うことができ、かつ
転送効率も高くすることができるという効果が得
られる。
即ち、２つのプロセツサ間でデータを転送する
場合、他方のプロセツサが割り込み不可の場合に
あつても、一方のプロセツサからデータバツフア
に書き込み可能なときには、その一方のプロセツ
サからそのデータバツフアに対してデータの転送
ができ、これによりデータ転送効率が良くなる。
場合、他方のプロセツサが割り込み不可の場合に
あつても、一方のプロセツサからデータバツフア
に書き込み可能なときには、その一方のプロセツ
サからそのデータバツフアに対してデータの転送
ができ、これによりデータ転送効率が良くなる。
第１図は従来装置の一例の構成図、第２図およ
び第３図はそれぞれ従来装置の他の例の構成図、
第４図は本発明の一実施例の構成図、第５図は第
４図に示す各データバツフアの内部構成と各マイ
クロプロセツサシステムとの関係の説明図、第６
図は第４図および第５図に示す実施例の動作の説
明図である。 ５，６，１１，１２，４２，４３……データラ
イン、７，８……バス、３３，３６……第１、第
２のマイクロプロセツサシステム、３７……プロ
セツサ間通信回路（IPC）、４０，４１……第１、
第２のフリツプフロツプ。
び第３図はそれぞれ従来装置の他の例の構成図、
第４図は本発明の一実施例の構成図、第５図は第
４図に示す各データバツフアの内部構成と各マイ
クロプロセツサシステムとの関係の説明図、第６
図は第４図および第５図に示す実施例の動作の説
明図である。 ５，６，１１，１２，４２，４３……データラ
イン、７，８……バス、３３，３６……第１、第
２のマイクロプロセツサシステム、３７……プロ
セツサ間通信回路（IPC）、４０，４１……第１、
第２のフリツプフロツプ。
Claims (1)
- １ 第１、第２のプロセツサと、前記第１のプロ
セツサから前記第２のプロセツサに転送される転
送データの書込、読出ができる複数バイトの第１
のデータバツフアと、前記第２のプロセツサから
前記第１のプロセツサに転送される転送データの
書込、読出ができる複数バイトの第２のデータバ
ツフアと、第１、第２のデータバツフアの状態を
第２のプロセツサに通知する第１の記憶手段と、
第１、第２のデータバツフアの状態を第１のプロ
セツサに通知する第２の記憶手段とを備え、前記
第１のプロセツサによる前記第１のバツフアへの
データの書込及び前記第１のプロセツサによる第
２のデータバツフアからのデータの読出を前記第
１の記憶手段を用いて第２のプロセツサに通知
し、前記第２のプロセツサによる前記第２のバツ
フアへのデータの書込及び前記第２のプロセツサ
による第１のデータバツフアからのデータの読出
を前記第２の記憶手段を用いて第１のプロセツサ
に通知することを特徴とするマルチプロセツサシ
ステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038087A JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
| US06/706,276 US4812973A (en) | 1984-02-29 | 1985-02-27 | Multiprocessor system and control method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038087A JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60181959A JPS60181959A (ja) | 1985-09-17 |
| JPH0120460B2 true JPH0120460B2 (ja) | 1989-04-17 |
Family
ID=12515689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038087A Granted JPS60181959A (ja) | 1984-02-29 | 1984-02-29 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181959A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6631370B2 (ja) * | 2016-04-05 | 2020-01-15 | 株式会社デンソー | マイクロコンピュータ及び電子制御装置 |
| JP6876235B2 (ja) | 2016-09-27 | 2021-05-26 | 富士フイルムビジネスイノベーション株式会社 | 電子装置及び画像処理装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55108025A (en) * | 1979-02-09 | 1980-08-19 | Toshiba Corp | Data transfer system between microcomputers |
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
-
1984
- 1984-02-29 JP JP59038087A patent/JPS60181959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60181959A (ja) | 1985-09-17 |
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