JPH06326596A - Ｂｉ−ＣＭＯＳ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ゲート回路を構成するＢｉ−ＣＭＯＳ回路に
関し、貫通電流を低減した低消費電力のＢｉ−ＣＭＯＳ
回路を実現する。 【構成】 電源端子３にコレクタを出力端子２にエミッ
タを接続されたバイポーラトランジスタＱ１と、出力端
子２にコレクタをグランド４にエミッタを接続されたバ
イポーラトランジスタＱ２と、ＭＯＳトランジスタを含
んでなり入力信号電圧ＶINに基づいてバイポーラトラン
ジスタＱ１とバイポーラトランジスタＱ２とをスイッチ
ング制御し出力端子２の電圧ＶOUT をＶINに応じた電圧
に制御する制御手段５とを具備したＢｉ−ＣＭＯＳ回路
において、バイポーラトランジスタＱ１がオンからオフ
となるときに、バイポーラトランジスタＱ１のベースと
グランド４を一時的に導通させて、バイポーラトランジ
スタＱ１をすみやかにオフさせるオフ手段６を具備する
構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＢｉ−ＣＭＯＳ回路に係
り、特に、ゲート回路を構成するＢｉ−ＣＭＯＳ回路に
関する。

【０００２】近年、コンピュータ装置等の高速化、低消
費電力化にともない、高速動作が可能で低消費電力の半
導体装置が要望されている。一方、アナログ回路とディ
ジタル回路の１チップ化への要求と上記の要求とから、
バイポーラトランジスタとＭＯＳトランジスタが混在す
るＢｉ−ＣＭＯＳ回路を形成された半導体装置が開発さ
れ使用されている。

【０００３】

【従来の技術】図６７は、従来のインピーダンス型Ｂｉ
−ＣＭＯＳ回路の一例であるインバータ回路１００の回
路図である。図において、入力端子１に入来する入力信
号電圧ＶINは所定のスレッショルド電圧Ｖth3 を基準に
反転され、出力端子２に出力電圧ＶOUT が出力される。

【０００４】電源端子３には電源電圧ＶCCが入来してお
り、バイポーラトランジスタＱ１はこの電源端子３にコ
レクタを、出力端子２にエミッタを接続されている。ま
た、バイポーラトランジスタＱ２は出力端子２にコレク
タを、グランド４にエミッタを接続されている。両バイ
ポーラトランジスタＱ１及びＱ２のベースエミッタ間に
は、抵抗Ｚ１及びＺ２が接続されている。

【０００５】一方、電源端子３とバイポーラトランジス
タＱ１のベースの間にはＰチャネルＭＯＳトランジスタ
ＭＰ１が、出力端子２とバイポーラトランジスタＱ２の
ベースの間にはＮチャネルＭＯＳトランジスタＭＮ１が
それぞれ図示のとおり接続されている。両ＭＯＳトラン
ジスタＭＰ１及びＭＮ１の各ゲートは入力端子１に接続
されており、これより各ゲートに入力信号電圧ＶINが入
来する。なお、ＭＯＳトランジスタＭＰ１及びＭＮ１
は、ここでは同一寸法に形成されているとする。ここ
で、図６８はインバータ回路１００の直流動作を表わす
図である。図６８において、横軸と曲線Ｉは入力信号電
圧ＶINであり、曲線IIは出力電圧ＶOUT を、曲線III は
バイポーラトランジスタＱ１のベース電圧Ｖ1 を、それ
ぞれ入力信号電圧ＶINに対して表している。

【０００６】すなわち、スレッショルド電圧Ｖth3 は曲
線Ｉと曲線IIとの交点Ａ3 における入力信号電圧ＶINの
電圧であり、Ｖth3 ＝２．５６〔Ｖ〕とされている。

【０００７】次に、図６９乃至図７２はインバータ回路
１００の交流動作を表わす動作波形図である。図６９乃
至図７２において、横軸は時間ｔ〔ｎｓｅｃ〕を表して
いる。各図は、入力信号電圧ＶINを曲線Ｉ（図６９，図
７２）のとおり時間的に変化させたときの各部の電圧、
電流波形を表わしている。なお、以下の図において、同
一部分の電圧、電流を表わす曲線には同一のローマ数字
を付してある。

【０００８】図６９の曲線Ｉのとおりに入力信号電圧Ｖ
INを変化させたときの回路の動作について説明する。図
６９は出力端子２における出力負荷の容量Ｃo を１〔ｐ
Ｆ〕とした場合を表し、曲線IVはバイポーラトランジス
タＱ２のベース電圧、すなわちベースエミッタ間電圧Ｖ
BE2 であり、曲線IIと曲線III の差の電圧がバイポーラ
トランジスタＱ１のベースエミッタ間電圧ＶBE1 であ
る。

【０００９】入力信号電圧ＶINがローレベルの時は、図
６７において、ＰチャネルＭＯＳトランジスタＭＰ１が
オン、ＮチャネルＭＯＳトランジスタＭＮ１がオフとさ
れている。これにより、バイポーラトランジスタＱ１が
オン、バイポーラトランジスタＱ２がオフとなるように
スイッチング制御される。

【００１０】すなわち、ＶBE1 及びＶBE2 は図６９のた
とえばｔ1 付近において約０．６〔Ｖ〕及び０〔Ｖ〕と
なっており、バイポーラトランジスタＱ１がオン、バイ
ポーラトランジスタＱ２がオフとされていることがわか
る。

【００１１】入力信号電圧ＶINがハイレベルの時は、図
６７において、ＰチャネルＭＯＳトランジスタＭＰ１が
オフ、ＮチャネルＭＯＳトランジスタＭＮ１がオンとさ
れている。これにより、バイポーラトランジスタＱ１が
オフ、バイポーラトランジスタＱ２がオンとなるように
スイッチング制御される。

【００１２】すなわち、ＶBE1 及びＶBE2 は図６９のた
とえばｔ2 付近において約０〔Ｖ〕及び０．５〔Ｖ〕と
なっており、バイポーラトランジスタＱ１がオフ、バイ
ポーラトランジスタＱ２がオンとされていることがわか
る。したがって、出力電圧ＶOUT は、入力信号電圧ＶIN
を反転した曲線IIのとおりの波形となる。

【００１３】この出力電圧ＶOUT の波形は、出力負荷容
量Ｃo に応じて変わり、Ｃo ＝０〔ｐＦ〕のときは曲線
IIよりも矩形波に近い波形となり、Ｃo ＝２〔ｐＦ〕の
ときは曲線IIよりもさらになまった波形となる。

【００１４】また、バイポーラトランジスタＱ１のベー
ス電圧Ｖ1 の波形も、図７０に示すとおり出力負荷容量
Ｃo に応じて出力電圧ＶOUT の波形（図示せず）ととも
に変わる。図７０において、曲線IIIaはＣo ＝０〔ｐ
Ｆ〕のときのＶ1 の波形、曲線IIIbはＣo ＝２〔ｐＦ〕
のときのＶ1 の波形である。

【００１５】ところで、入力信号電圧ＶINがローレベル
からハイレベルとなって出力電圧ＶOUT がハイレベルか
らローレベルとされる際には、ＮチャネルＭＯＳトラン
ジスタＭＮ１がオフからオンとなったときに瞬間的に抵
抗Ｚ１に電流が流れる。このため、バイポーラトランジ
スタＱ１のＶBE1 が抵抗Ｚ１による電圧降下分の電圧と
なり、バイポーラトランジスタＱ１がオンした状態で出
力電圧ＶOUT がハイレベルからローレベルに変化する。

【００１６】次の図７１は、出力負荷容量Ｃo をパラメ
ータとしてＶBE1 の値（曲線IIと曲線III との差の値）
の変化を示している。図７１において、曲線Ｖa はＣo
＝０〔ｐＦ〕のときのＶBE1 の波形、曲線ＶはＣo ＝１
〔ｐＦ〕のときのＶBE1 の波形、曲線Ｖb はＣo ＝２
〔ｐＦ〕のときのＶBE1 の波形である。

【００１７】図７１が示すように、ＶBE1 は、前述のと
おり出力電圧ＶOUT がハイレベルからローレベルとされ
る（図６９参照）ｔ＝２１１〔ｎｓｅｃ〕付近において
一時的に急増し、その後に減少する。このため、ＶBE1
が急増した際に、電源からバイポーラトランジスタＱ１
に余分な貫通電流が流れる。

【００１８】この様子は次の図７２に示されている。図
７２は、入力信号電圧ＶIN（曲線Ｉ）及び出力電圧ＶOU
T （曲線II）とともに、電源電流ＩCCを曲線VIで、グラ
ンド電流ＩCCを曲線ＶIIで、Ｃo ＝１〔ｐＦ〕のときに
ついて表している。

【００１９】図７２に示すとおり、入力信号電圧ＶINが
ＶCC／２に立ち下がってから出力電圧ＶOUT がＶCC／２
に立ち上がるまでの伝播遅延時間ｔｐＬＨは４４０〔ｐ
ｓｅｃ〕、入力信号電圧ＶINがＶCC／２に立ち上がって
から出力電圧ＶOUT がＶCC／２に立ち下がるまでの伝播
遅延時間ｔｐＨＬは４１５〔ｐｓｅｃ〕とされている。

【００２０】また、ｔ＝２０１〔ｎｓｅｃ〕付近におい
て流れる電源電流ＩCCは、出力負荷容量Ｃo を充電して
出力電圧ＶOUT をローレベルからハイレベルとするため
に必要な電流である。しかし、ｔ＝２１１〔ｎｓｅｃ〕
付近においては出力電圧ＶOUT はハイレベルからローレ
ベルとされるため、このときに３〜４〔ｍＡ〕流れる電
源電流ＩCCは本来不要な電流である。このとき消費され
る不要電力ＰLOSSを、電源電流ＩCCを積分して信号の周
波数で除算することにより求めると、ＰLOSS＝３８．４
〔μＷ／ＭＨｚ〕となる。

【００２１】そこで、図７１の斜線部分のＶBE1 の増大
をなくして、出力電圧ＶOUT がハイレベルからローレベ
ルとされるときの電源電流ＩCCを低減したＢｉ−ＣＭＯ
Ｓ回路として、図７３に示す回路が知られている。

【００２２】図７３に示すインバータ回路１１０は、入
力端子１に対し、ＰチャネルＭＯＳトランジスタＭＰ１
及びＮチャネルＭＯＳトランジスタＭＮ１と並列に接続
されたＮチャネルＭＯＳトランジスタＭＮ２を有してい
る。また、各ＭＯＳトランジスタＭＰ１、ＭＮ１及びＭ
Ｎ２は、それぞれ同一寸法に形成されているとする。図
示のとおり、ＮチャネルＭＯＳトランジスタＭＮ２はソ
ースを接地され、ドレインをバイポーラトランジスタＱ
１のベースに接続されており、入力信号電圧ＶINがロー
レベルからハイレベル、すなわち出力電圧ＶOUT がハイ
レベルからローレベルとされるときに、入力信号電圧Ｖ
INに応じてＮチャネルＭＯＳトランジスタＭＮ１と同時
にオンする。これにより、ＮチャネルＭＯＳトランジス
タＭＮ２は、バイポーラトランジスタＱ１のベース電流
を引き抜いてこれを速やかにオフさせるように作用す
る。

【００２３】ここで、図７４はインバータ回路１１０の
直流動作を表わす図である。図示のとおり、スレッショ
ルド電圧Ｖth4 は曲線Ｉと曲線IIとの交点Ａ4 における
入力信号電圧ＶINの電圧であり、ＮチャネルＭＯＳトラ
ンジスタＭＮ２を設けたことによりＶth3 より０．８９
〔Ｖ〕低下して、Ｖth4 ＝１．７０〔Ｖ〕とされてい
る。

【００２４】次に、図７５乃至図７８はインバータ回路
１１０の交流動作を表わす動作波形図であり、図７５は
図６９と、図７６は図７０と、図７７は図７１と、図７
８は図７２と同一条件での動作を表している。なお、図
７５及び図７８において曲線Ｉで表わす入力信号電圧Ｖ
INの波形は、図６９及び図７２と同一とする。

【００２５】まず図７８に示すとおり、出力電圧ＶOUT
がハイレベルからローレベルとされるとき（ｔ＝２１０
〜２１１〔ｎｓｅｃ〕）に流れる不要な電源電流ＩCC
は、前述したＮチャネルＭＯＳトランジスタＭＮ２の作
用によって０．５〔ｍＡ〕程度の問題ないレベルに低減
されている。このとき消費される不要電力ＰLOSSを計算
により求めると、ＰLOSS＝３２．４〔μＷ／ＭＨｚ〕と
なる。

【００２６】この値は、図６７のインバータ回路１００
よりも６〔μＷ／ＭＨｚ〕、１６％低減されている。ま
た、Ｖth4 が低下したことにより、伝播遅延時間ｔｐＬ
Ｈはインバータ回路１００より４４０〔ｐｓｅｃ〕（＋
１００〔％〕）遅れて８８０〔ｐｓｅｃ〕、伝播遅延時
間ｔｐＨＬは８５〔ｐｓｅｃ〕速まり３３０〔ｐｓｅ
ｃ〕となる。

【００２７】さらに、ＮチャネルＭＯＳトランジスタＭ
Ｎ２の作用によって、出力電圧ＶOUT がハイレベルから
ローレベルとされるときのバイポーラトランジスタＱ１
のベース電圧Ｖ1 の立ち下がりが速くなる。すなわち、
図７５に示すとおり、出力電圧ＶOUT はＣｏの影響で緩
やかに立ち下がるのに対し、Ｖ1 はこれよりも急峻に立
ち下がる。しかも、図７６に示すとおり、Ｖ1 の立ち下
がり時間はＣｏの値にかかわらずほぼ一定とされる。

【００２８】したがって、図７７に示すとおり、出力電
圧ＶOUT がハイレベルからローレベルとされるときのＶ
BE1 の増加はなくなるのに対し、Ｃｏ＝２〔ｐＦ〕のと
きで逆方向に３〔Ｖ〕の電圧（ＥＢ逆電圧）が発生して
しまう。ＥＢ逆電圧の発生は、トランジスタの信頼性を
損なうことが知られている。

【００２９】

【発明が解決しようとする課題】しかしながら、上記従
来のＢｉ−ＣＭＯＳ回路では、出力電圧ＶOUT がハイレ
ベルからローレベルとされるときの不要な電源電流ＩCC
を低減すると、Ｖthの低下により出力電圧ＶOUT がロー
レベルからハイレベルとされるときの伝播遅延時間ｔｐ
ＬＨが遅れるともに、ＥＢ逆電圧が発生してトランジス
タの信頼性を損なう問題があった。

【００３０】そこで、不要な電源電流ＩCCを低減し、か
つ伝播遅延時間ｔｐＬＨの遅れとＥＢ逆電圧の発生を緩
和するＢｉ−ＣＭＯＳ回路として、以下に示す回路が考
えられる。

【００３１】図７９に示すインバータ回路１２０は、図
７３のＮチャネルＭＯＳトランジスタＭＮ２のソースと
グランドとの間に直列に接続されたＮチャネルＭＯＳト
ランジスタＭＮ３を有している。各ＭＯＳトランジスタ
ＭＰ１、ＭＮ１、ＭＮ２及びＭＮ３はそれぞれ同一寸法
に形成されているものとする。

【００３２】図示のとおり、ＮチャネルＭＯＳトランジ
スタＭＮ３はソースを接地され、ドレインをＮチャネル
ＭＯＳトランジスタＭＮ２のソースに接続されている。
また、ゲートを電源端子３に接続されてバイアスされる
ことで、ソースドレイン間のインピーダンスを一定とさ
れ、抵抗素子として作用している。したがって、バイポ
ーラトランジスタＱ１のベースとグランド間に接続され
るインピーダンスが従来の回路よりも大きくなること
で、スレッショルド電圧の低下が軽減される。

【００３３】ここで、図８０はこのときのインバータ回
路１２０の直流動作を表わす図である。図示のとおり、
スレッショルド電圧Ｖth5 は曲線Ｉと曲線IIとの交点Ａ
5 における入力信号電圧ＶINの電圧であり、Ｎチャネル
ＭＯＳトランジスタＭＮ２及びＭＮ３を設けたことによ
りＶth3 より０．６６〔Ｖ〕低下して、Ｖth5 ＝１．９
０〔Ｖ〕とされている。すなわち、ＮチャネルＭＯＳト
ランジスタＭＮ３の作用により、Ｖth5 の低下はＶth4
よりも０．２２〔Ｖ〕緩和されている。

【００３４】次に、図８１乃至図８４はインバータ回路
１２０の交流動作を表わす動作波形図であり、図８１は
図６９と、図８２は図７０と、図８３は図７１と、図８
４は図７２と同一条件での動作を表している。また、図
８１及び図８４において曲線Ｉで表わす入力信号電圧Ｖ
INの波形は、図６９及び図７２と同一とする。

【００３５】図８４に示すとおり、出力電圧ＶOUT がハ
イレベルからローレベルとされるとき（ｔ＝２１０〜２
１１〔ｎｓｅｃ〕）に流れる不要な電源電流ＩCCは、
０．５〔ｍＡ〕程度の問題ないレベルに低減されてい
る。このとき消費される不要電力ＰLOSSを計算により求
めると、ＰLOSS＝３１．３〔μＷ／ＭＨｚ〕となる。

【００３６】この値は、図６７のインバータ回路１００
よりも７．１〔μＷ／ＭＨｚ〕、１８％低減されてい
る。また、伝播遅延時間ｔｐＬＨはインバータ回路１０
０より３４５〔ｐｓｅｃ〕（＋７８〔％〕）遅れて７８
５〔ｐｓｅｃ〕、伝播遅延時間ｔｐＨＬは７５〔ｐｓｅ
ｃ〕速まり３４０〔ｐｓｅｃ〕となる。

【００３７】さらに、出力電圧ＶOUT がハイレベルから
ローレベルとされるときのバイポーラトランジスタＱ１
のベース電圧Ｖ1 の立ち下がりは、図７３のインバータ
回路１１０と同様に出力電圧ＶOUT の立ち下がりよりも
速くなり（図８１）、しかも、Ｖ1 の立ち下がり時間は
Ｃｏの値にかかわらずほぼ一定とされる（図８２）。そ
して、図８３に示すとおり、負荷容量Ｃo があるとき
の、出力電圧ＶOUT がハイレベルからローレベルとされ
るときのＶBE1 の増加はなくなり、Ｃｏ＝２〔ｐＦ〕の
ときのＥＢ逆電圧は、インバータ回路１１０より０．７
６〔Ｖ〕低減されて−２．２５〔Ｖ〕となる。

【００３８】次に、図７８の回路構成において、Ｐチャ
ネルＭＯＳトランジスタＭＰ１の寸法に対して、各ＭＯ
ＳトランジスタＭＮ１、ＭＮ２及びＭＮ３の寸法がそれ
ぞ１／２に形成されている場合の動作波形について説明
する。

【００３９】ここで、図８５は各ＭＯＳトランジスタが
上記の寸法のときのインバータ回路１２０の直流動作を
表わす図である。図示のとおり、スレッショルド電圧Ｖ
th6は曲線Ｉと曲線IIとの交点Ａ6 における入力信号電
圧ＶINの電圧であり、各ＭＯＳトランジスタの寸法比を
変えたことによりＶth5 より０．２５〔Ｖ〕上昇して、
Ｖth6 ＝２．１５〔Ｖ〕とされている。すなわち、Ｖth
6 の低下はＶth4 よりも０．４７〔Ｖ〕緩和されてい
る。 次に、図８６乃至図８９は各ＭＯＳトランジスタ
が上記の寸法のときのインバータ回路１２０の交流動作
を表わす動作波形図であり、図８６は図６９と、図８７
は図７０と、図８８は図７１と、図８９は図７２と同一
条件での動作を表している。また、図８６及び図８９に
おいて曲線Ｉで表わす入力信号電圧ＶINの波形は、図６
９及び図７２と同一とする。

【００４０】図８９に示すとおり、出力電圧ＶOUT がハ
イレベルからローレベルとされるとき（ｔ＝２１０〜２
１１〔ｎｓｅｃ〕）に流れる不要な電源電流ＩCCは、
０．３〔ｍＡ〕程度の問題ないレベルに低減されてい
る。このとき消費される不要電力ＰLOSSを計算により求
めると、ＰLOSS＝２９．６〔μＷ／ＭＨｚ〕となる。

【００４１】この値は、図６７のインバータ回路１００
よりも８．８〔μＷ／ＭＨｚ〕、２３〔％〕低減されて
いる。また、伝播遅延時間ｔｐＬＨはインバータ回路１
００より２３５〔ｐｓｅｃ〕（＋５３〔％〕）遅れて６
７５〔ｐｓｅｃ〕、伝播遅延時間ｔｐＨＬはインバータ
回路１００と等しく４１５〔ｐｓｅｃ〕となる。伝播遅
延時間ｔｐＬＨの遅れは、ＭＯＳトランジスタが全て同
一寸法の場合に比べて１１０〔ｐｓｅｃ〕緩和されてい
る。 さらに、出力電圧ＶOUT がハイレベルからローレ
ベルとされるときのバイポーラトランジスタＱ１のベー
ス電圧Ｖ1 の立ち下がりは、図７３のインバータ回路１
１０と同様に出力電圧ＶOUT の立ち下がりよりも速くな
り（図８６）、しかも、Ｖ1 の立ち下がり時間はＣｏの
値にかかわらずほぼ一定とされる（図８７）。 そし
て、図８８に示すとおり、負荷容量Ｃｏがあるときの、
出力電圧ＶOUT がハイレベルからローレベルとされると
きのＶBE1 の増加はなくなる。Ｃｏ＝２〔ｐＦ〕のとき
のＥＢ逆電圧は−２．１７〔Ｖ〕であり、ＭＯＳトラン
ジスタが全て同一寸法の場合（−２．２５〔Ｖ〕）とほ
ぼ同等である。 ここで、以上説明した従来のＢｉ−Ｃ
ＭＯＳ回路であるインバータ回路１００，１１０及び１
２０の各特性を、図１３にまとめて示した。

【００４２】このように、出力電圧ＶOUT がハイレベル
からローレベルとされるときの不要な電源電流ＩCCを低
減しつつ、このときのＥＢ逆電圧を低減し、出力電圧Ｖ
OUTがローレベルからハイレベルとされるときの伝播遅
延時間ｔｐＬＨの遅れを緩和することが考えられてい
る。

【００４３】ここで、ＮチャネルＭＯＳトランジスタＭ
Ｎ３の大きさを小さくしていけばＶthの低下を防いでよ
り満足な特性を得ることができる。しかし、Ｎチャネル
ＭＯＳトランジスタＭＮ３には入力信号電圧ＶINが入来
しており、多入力のゲート回路を構成する場合にはＮチ
ャネルＭＯＳトランジスタＭＮ３の大きさを小さくする
と素子や配線のレイアウト上の制約条件が増え、パター
ン設計が困難になる問題がある。そこで、図１３のとお
りに、すべての特性を満足なものにすることは不可能で
あった。

【００４４】そこで、本発明は上記の問題を解決したＢ
ｉ−ＣＭＯＳ回路を提供することを目的とする。

【００４５】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明では図１の原理図のとおり構成した。

【００４６】すなわち、電源端子３にコレクタを出力端
子２にエミッタを接続された第１のバイポーラトランジ
スタＱ１と、出力端子２にコレクタをグランド４にエミ
ッタを接続された第２のバイポーラトランジスタＱ２
と、ＭＯＳトランジスタを含んでなり入力信号電圧に基
づいて第１のバイポーラトランジスタＱ１と第２のバイ
ポーラトランジスタＱ２とをスイッチング制御し出力端
子２の電圧を入力信号電圧に応じた電圧に制御する制御
手段５とを具備したＢｉ−ＣＭＯＳ回路において、第１
のバイポーラトランジスタＱ１がオンからオフとなると
きに、第１のバイポーラトランジスタＱ１のベースとグ
ランド４を、前記制御手段に流れる電流に応じて一時的
に導通させて、第１のバイポーラトランジスタＱ１をす
みやかにオフさせるオフ手段６を具備する構成とした。

【００４７】

【作用】上記構成の本発明回路によれば、制御手段５が
第１のバイポーラトランジスタＱ１をオンからオフにス
イッチング制御するときに、オフ手段６は第１のバイポ
ーラトランジスタＱ１のベースとグランド４を、制御手
段５に流れる電流に応じて一時的に導通させて第１のバ
イポーラトランジスタＱ１をすみやかにオフさせるよう
に作用し、定常的には、第１のバイポーラトランジスタ
Ｑ１のベースはグランド４に対してハイインピーダンス
とされるように作用する。

【００４８】従って、第１のバイポーラトランジスタに
流れる貫通電流を削減できるとともに、ベース・エミッ
タ間の逆電圧を緩和できる。また、オフ手段６の存在に
より制御手段５の論理を決定するスレッショルド電圧が
実質的に高くなり、ＭＯＳトランジスタサイズを変える
ことなく第１のバイポーラトランジスタのスイッチング
動作にマッチングさせることができる。

【００４９】

【実施例】図２は、本発明の第１の実施例になるインピ
ーダンス型Ｂｉ−ＣＭＯＳ回路のインバータ回路１０の
回路図である。図において、入力端子１に入来する入力
信号電圧ＶINは所定のスレッショルド電圧Ｖth1 を基準
に反転され、出力端子２に出力電圧ＶOUT が出力され
る。なお、出力端子２には、図示しない負荷容量が結合
されている。

【００５０】電源端子３には電源電圧ＶCCが入来してお
り、第１のバイポーラトランジスタであるバイポーラト
ランジスタＱ１はこの電源端子３にコレクタを、出力端
子２にエミッタを接続されている。

【００５１】また、第２のバイポーラトランジスタであ
るバイポーラトランジスタＱ２は出力端子２にコレクタ
を、グランド４にエミッタを接続されている。両バイポ
ーラトランジスタＱ１及びＱ２のベースエミッタ間に
は、抵抗Ｚ１及びＺ２が接続されている。

【００５２】一方、電源端子３とバイポーラトランジス
タＱ１のベースの間にはＰチャネルＭＯＳトランジスタ
ＭＰ１が、出力端子２とバイポーラトランジスタＱ２の
ベースの間には、第１のＮチャネルＭＯＳトランジスタ
であるＮチャネルＭＯＳトランジスタＭＮ１がそれぞれ
図示のとおり接続されている。

【００５３】両ＭＯＳトランジスタＭＰ１及びＭＮ１の
各ゲートは入力端子１に接続されており、これより各ゲ
ートに入力信号電圧ＶINが入来する。両ＭＯＳトランジ
スタＭＰ１及びＭＮ１で上記の制御手段（５）を構成し
ている。

【００５４】また、第２のＮチャネルＭＯＳトランジス
タＭＮ２であるＮチャネルＭＯＳトランジスタＭＮ２
は、入力端子１に対してＰチャネルＭＯＳトランジスタ
ＭＰ１及びＮチャネルＭＯＳトランジスタＭＮ１と並列
に接続されており、そのドレインはバイポーラトランジ
スタＱ１のベースに接続されている。

【００５５】さらに、ＮチャネルＭＯＳトランジスタＭ
Ｎ２のソースには、共通接続されたＮチャネルＭＯＳト
ランジスタＭＮ４のソースとドレインが接続されてい
る。第３のＮチャネルＭＯＳトランジスタであるＮチャ
ネルＭＯＳトランジスタＭＮ４のソースは接地されてい
る。これらＮチャネルＭＯＳトランジスタＭＮ３及びＭ
Ｎ４で上記のオフ手段（６）を構成している。

【００５６】ＮチャネルＭＯＳトランジスタＭＮ３及び
ＭＮ４は、ＰチャネルＭＯＳトランジスタＭＰ１がバイ
ポーラトランジスタＱ１をオンからオフにするときに、
バイポーラトランジスタＱ１のベースとグランドを一時
的に導通させてすみやかにオフさせるように作用する。

【００５７】各ＭＯＳトランジスタＭＰ１、ＭＮ１、Ｍ
Ｎ２、及びＭＮ４の寸法はインバータ回路１２０の場合
と同一であり、それぞれ同一寸法に形成されているもの
とする。

【００５８】ここで、図３はインバータ回路１０の直流
動作を表わす図である。すなわち、スレッショルド電圧
Ｖth1 は曲線Ｉ（入力信号電圧ＶIN）と曲線II（出力電
圧ＶOUT ）との交点Ａ1 における入力信号電圧ＶINの電
圧であり、Ｖth1 ＝２．２８〔Ｖ〕とされている。イン
バータ回路１００のＶth3 に対するこの値の低下は０．
２８〔Ｖ〕に過ぎず、インバータ回路１２０のＶth5 よ
り０．３８〔Ｖ〕高い値とされている。

【００５９】次に、図４乃至図７はインバータ回路１０
の交流動作を表わす動作波形図である。図４乃至図７に
おいて、横軸は時間ｔ〔ｎｓｅｃ〕を表している。

【００６０】各図は、入力信号電圧ＶINを曲線Ｉ（図
４，図７）のとおり時間的に変化させたときの各部の電
圧、電流波形を表わしており、入力信号電圧ＶINの波形
は図６９及び図７２と同一である。また、図４は図６９
と、図５は図７０と、図６は図７１と、図７は図７２と
同一条件での動作を表している。

【００６１】図４の曲線Ｉのとおりに入力信号電圧ＶIN
を変化させたときのインバータ回路１０の動作について
説明する。

【００６２】入力信号電圧ＶINが定常的にローレベルの
時は、図２において、ＰチャネルＭＯＳトランジスタＭ
Ｐ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオ
フとされている。これにより、バイポーラトランジスタ
Ｑ１がオン、バイポーラトランジスタＱ２がオフとなる
ようにスイッチング制御される。同時に、ＮチャネルＭ
ＯＳトランジスタＭＮ２はオフとされており、Ｎチャネ
ルＭＯＳトランジスタＭＮ４もオフとされている。

【００６３】すなわち、ＶBE1 及びＶBE2 は図４のたと
えばｔ1 付近において約０．６〔Ｖ〕及び０〔Ｖ〕とな
っており、バイポーラトランジスタＱ１がオン、バイポ
ーラトランジスタＱ２がオフとされていることがわか
る。

【００６４】入力信号電圧ＶINが定常的にハイレベルの
時は、図２において、ＰチャネルＭＯＳトランジスタＭ
Ｐ１がオフ、ＮチャネルＭＯＳトランジスタＭＮ１がオ
ンとされている。これにより、バイポーラトランジスタ
Ｑ１がオフ、バイポーラトランジスタＱ２がオンとなる
ようにスイッチング制御される。

【００６５】すなわち、ＶBE1 及びＶBE2 は図４のたと
えばｔ2 付近において約０〔Ｖ〕及び０．５〔Ｖ〕とな
っており、バイポーラトランジスタＱ１がオフ、バイポ
ーラトランジスタＱ２がオンとされていることがわか
る。したがって、出力電圧ＶOUT は、入力信号電圧ＶIN
を反転した曲線IIのとおりの波形となる。

【００６６】ところで、入力信号電圧ＶINがローレベル
からハイレベルとなって出力電圧ＶOUT がハイレベルか
らローレベルとされる際には、ＮチャネルＭＯＳトラン
ジスタＭＮ１がオフからオンとなるのと同時に、Ｎチャ
ネルＭＯＳトランジスタＭＮ２もオフからオンとなる。

【００６７】これにより、ＮチャネルＭＯＳトランジス
タＭＮ２のソースに接続されたＮチャネルＭＯＳトラン
ジスタＭＮ４のゲートがハイレベルとされ、Ｎチャネル
ＭＯＳトランジスタＭＮ４はＮチャネルＭＯＳトランジ
スタＭＮ２と同時にオンとなる。

【００６８】したがって、バイポーラトランジスタＱ１
のベースはグランドと導通状態とされてバイポーラトラ
ンジスタＱ１のベース電圧Ｖ1 は急峻に低下し、バイポ
ーラトランジスタＱ１はすみやかにオフとなる。しか
し、このときＮチャネルＭＯＳトランジスタＭＮ４は可
変インピーダンスとされているために、Ｖ1 の低下速度
は図７３または図７９のインバータ回路（１１０又は１
２０）の場合よりは遅くなる。

【００６９】すなわち、ベース電圧Ｖ1 の波形は、図５
に示すとおり出力電圧ＶOUT の波形（図示せず）ととも
に出力負荷容量Ｃo に応じて変わり、図７６、図８２及
び図８７の場合よりも、Ｃo の値が大きくなったときの
立ち下がりが遅くなる。

【００７０】したがって、図６が示すように、バイポー
ラトランジスタＱ１のＶBE1 の急増を抑制して、バイポ
ーラトランジスタＱ１のＥＢ逆電圧をＣo ＝２〔ｐＦ〕
のときで１．１〔Ｖ〕とすることができる。このため、
ＶBE1 の急増による電源からバイポーラトランジスタＱ
１への余分な貫通電流を低減することもできる。

【００７１】図７に示すとおり、ｔ＝２１０〜２１１
〔ｎｓｅｃ〕付近において流れる不要な電源電流ＩCCを
従来よりも低減することができ、このとき消費される不
要電力ＰLOSSを計算により求めると、ＰLOSS＝２８．１
〔μＷ／ＭＨｚ〕となる。また、入力信号電圧ＶINがＶ
CC／２に立ち上がってから出力電圧ＶOUT がＶCC／２に
立ち下がるまでの伝播遅延時間ｔｐＨＬは３５０〔ｐｓ
ｅｃ〕とされている。

【００７２】ところで、バイポーラトランジスタＱ１が
オフとされて、ＮチャネルＭＯＳトランジスタＭＮ４の
共通ドレインゲートの電位がグランドに対してそのＶth
分だけ高い電圧まで低下すると、ＮチャネルＭＯＳトラ
ンジスタＭＮ４はオフとされる。すなわち、Ｎチャネル
ＭＯＳトランジスタＭＮ４は定常的にはオフしており、
ＰチャネルＭＯＳトランジスタＭＰ１がバイポーラトラ
ンジスタＱ１をオンからオフにスイッチング制御すると
きに一時的にオンとなって、バイポーラトランジスタＱ
１のベースをグランドと導通させる。

【００７３】したがって、入力信号電圧ＶINがハイレベ
ルからローレベルとなって出力電圧ＶOUT がローレベル
からハイレベルとされる際にはＮチャネルＭＯＳトラン
ジスタＭＮ４はオフしており、ＮチャネルＭＯＳトラン
ジスタＭＮ２のドレインとグランド間はハイインピーダ
ンス、すなわち、バイポーラトランジスタＱ１のベース
はグランド４に対してハイインピーダンスとされてい
る。

【００７４】このため、入力信号電圧ＶINがハイレベル
からローレベルとなってＰチャネルＭＯＳトランジスタ
ＭＰ１がオフからオンとなったとき、ＰチャネルＭＯＳ
トランジスタＭＰ１が供給する電流はグランド側に流れ
ることがなく、その殆どをバイポーラトランジスタＱ１
に供給してスイッチング動作をすみやかに行なうことが
できる。

【００７５】バイポーラトランジスタＱ１がオフからオ
ンにすみやかにスイッチングする結果、伝播遅延時間ｔ
ｐＬＨの遅れが緩和され、図７に図示のとおり５９５
〔ｐｓｅｃ〕とすることができる。この値は、図６７の
インバータ回路１００よりも３５〔％〕遅れているが、
各素子を同一条件で形成された図７３のインバータ回路
１１０の場合の半分以下の遅れとされている。

【００７６】次に、図２の回路構成において、Ｐチャネ
ルＭＯＳトランジスタＭＰ１の寸法に対して、各ＭＯＳ
トランジスタＭＮ１、ＭＮ２及びＭＮ４の寸法がそれぞ
１／２に形成されている場合の動作波形について説明す
る。

【００７７】ここで、図８は各ＭＯＳトランジスタが上
記の寸法のときのインバータ回路１０の直流動作を表わ
す図である。図示のとおり、スレッショルド電圧Ｖth6
は曲線Ｉと曲線IIとの交点Ａ6 における入力信号電圧Ｖ
INの電圧であり、各ＭＯＳトランジスタの寸法比を変え
たことによりＶth1 より０．２０〔Ｖ〕上昇して、Ｖth
2 ＝２．４８〔Ｖ〕とされている。すなわち、Ｖth2 の
低下はＶth5 よりも更に０．３３〔Ｖ〕緩和され、Ｖth
3 に対して僅かに０．０８〔Ｖ〕低い値とされている。

【００７８】次に、図９乃至図１２は各ＭＯＳトランジ
スタが上記の寸法のときのインバータ回路１０の交流動
作を表わす動作波形図であり、図９は図６９と、図１０
は図７０と、図１１は図７１と、図１２は図７２と同一
条件での動作を表している。また、図９及び図１２にお
いて曲線Ｉで表わす入力信号電圧ＶINの波形は、図６９
及び図７２と同一とする。 図１２に示すとおり、出力
電圧ＶOUT がハイレベルからローレベルとされるとき
（ｔ＝２１０〜２１１〔ｎｓｅｃ〕）に流れる不要な電
源電流ＩCCは、０．３〔ｍＡ〕程度の問題ないレベルに
低減されている。このとき消費される不要電力ＰLOSSを
計算により求めると、ＰLOSS＝２７．１〔μＷ／ＭＨ
ｚ〕となる。

【００７９】この値は、図６７のインバータ回路１００
よりも１１．３〔μＷ／ＭＨｚ〕、２９％低減されてい
る。また、伝播遅延時間ｔｐＬＨはインバータ回路１０
０より９０〔ｐｓｅｃ〕（＋２０〔％〕）遅れて５３０
〔ｐｓｅｃ〕となる。伝播遅延時間ｔｐＬＨの遅れは、
ＭＯＳトランジスタが全て同一寸法の場合に比べると６
５〔ｐｓｅｃ〕緩和されている。

【００８０】さらに、出力電圧ＶOUT がハイレベルから
ローレベルとされるときのバイポーラトランジスタＱ１
のベース電圧Ｖ1 の立ち下がりは、ＭＯＳトランジスタ
が全て同一寸法の場合とほぼ同様であり、伝播遅延時間
ｔｐＨＬは４３０〔ｐｓｅｃ〕となる。また、Ｖ1 は出
力電圧ＶOUT の立ち下がりとほぼ同時に立ち下がり（図
９）、その立ち下がり時間はＣｏの値に幾分影響される
（図１０）。

【００８１】そして、図１１に示すとおり、負荷容量Ｃ
ｏがあるときの、出力電圧ＶOUT がハイレベルからロー
レベルとされるときのＶBE1 の増加はなくなる。Ｃｏ＝
２〔ｐＦ〕のときのＥＢ逆電圧は−０．７８〔Ｖ〕であ
り、ＭＯＳトランジスタが全て同一寸法の場合（−１．
１５〔Ｖ〕）よりも低減される。

【００８２】ここで、以上説明した本発明になるＢｉ−
ＣＭＯＳ回路であるインバータ回路１０の各特性を、図
１３にまとめて示した。

【００８３】このように上記した本実施例の構成によれ
ば、貫通電流を低減しつつ、ＥＢ逆電圧を低減し、伝播
遅延時間ｔｐＬＨの遅れを緩和することができる。な
お、貫通電流の大きさは、ＮチャネルＭＯＳトランジス
タＭＮ４のシュレッショルド電圧を調整することである
程度変化させることができる。

【００８４】また、多入力のゲート回路を構成する場合
でもＮチャネルＭＯＳトランジスタＭＮ４は１つ設けれ
ば良いため、ＮチャネルＭＯＳトランジスタＭＮ４の大
きさを可変してもパターン設計が困難になることなく従
来と同様にレイアウトできる。

【００８５】また、ＮチャネルＭＯＳトランジスタＭＮ
２の大きを小さくすることなく、ＮチャネルＭＯＳトラ
ンジスタＭＮ４の大きさをＰチャネルＭＯＳトランジス
タＭＰ１に対して小さく形成することで、Ｖthの値を容
易に調整することができる。すなわち、ＮチャネルＭＯ
ＳトランジスタＭＮ１、ＭＮ２を同一サイズのままで、
ＮチャネルＭＯＳトランジスタＭＮ２のスレッショルド
電圧を実質的に調整できる。

【００８６】なお、ＮチャネルＭＯＳトランジスタＭＮ
４に替えて、１つまたは複数のダイオードを用いてもよ
い。さらに、ＮチャネルＭＯＳトランジスタに替えてバ
イポーラトランジスタを用いてもよい。

【００８７】ここで、図１４は本発明の第１の実施例に
よるＮチャネルＭＯＳトランジスタＭＮ４を有するイン
バータの変形例の回路図である。図１４に示すインバー
タ回路１５は、ＰチャネルＭＯＳトランジスタＭＰ１と
並列に接続されたＰチャネルＭＯＳトランジスタＭＰ２
を有しており、伝播遅延時間ｔｐＬＨをより小さくする
ように構成されている。

【００８８】このインバータ回路１５は、更にオフ手段
（ＮチャネルＭＯＳトランジスタＭＮ２及びＭＮ４）を
有しており、上記実施例と同様の効果を得ることができ
る。図１５は本発明の第１の実施例によるＮチャネルＭ
ＯＳトランジスタＭＮ１４を用いた２入力のナンドゲー
ト２０を示している。

【００８９】すなわち、ＮチャネルＭＯＳトランジスタ
ＭＮ１と抵抗Ｚ２の間にＮチャネルＭＯＳトランジスタ
ＭＮ５が、ＮチャネルＭＯＳトランジスタＭＮ２とＮチ
ャネルＭＯＳトランジスタＭＮ４の間にＮチャネルＭＯ
ＳトランジスタＭＮ６が、電源端子３とバイポーラトラ
ンジスタＱ１との間にＰチャネルＭＯＳトランジスタＭ
Ｐ３が、それぞれ図示のとおり接続されている。

【００９０】そして、ＮチャネルＭＯＳトランジスタＭ
Ｎ５及びＭＮ６と、ＰチャネルＭＯＳトランジスタＭＰ
３の各ゲートに入力端子７を介して入力信号電圧ＶIN′
が入来する周知の構成である。

【００９１】このナンドゲート２０は、ＮチャネルＭＯ
ＳトランジスタＭＮ２及びＭＮ４及びＭＮ６からなるオ
フ手段を有しており、ＮチャネルＭＯＳトランジスタＭ
Ｎ４の大きさを調整することで、容易に上記実施例と同
様の効果を得ることができる。

【００９２】次に、図１６は本発明の第１の実施例によ
るＮチャネルＭＯＳトランジスタＭＮ４を用いた２入力
のナンドゲート２５の回路図である。この２入力ナンド
ゲート２５は、ＰチャネルＭＯＳトランジスタＭＰ１と
並列に接続されたＰチャネルＭＯＳトランジスタＭＰ２
と、ＰチャネルＭＯＳトランジスタＭＰ３と並列に接続
されたＰチャネルＭＯＳトランジスタＭＰ４とを有して
おり、伝播遅延時間ｔｐＬＨをより小さくするように構
成されている。

【００９３】このナンドゲート２５は、更にオフ手段
（ＮチャネルＭＯＳトランジスタＭＮ２及びＭＮ４及び
ＭＮ６）を有しており、上記実施例と同様の効果を得る
ことができる。

【００９４】ここで、図１７は、インバータ回路１５と
ナンドゲート２５の半導体チップ上でのレイアウトの一
例を示す図である。図１７中、図１４及び図１６と同一
構成部分には同一符号を付してある。また、図１８はイ
ンバータ回路１５とナンドゲート２５の図１７に示すレ
イアウトに沿う回路構成（図１８の下側部分）を示す図
である。図１７からわかるように、ＮチャネルＭＯＳト
ランジスタＭＮ１、ＭＮ２とＭＮ４とを同一サイズのト
ランジスタ形成領域を用いて構成することができる。

【００９５】図１９は本発明の第１の実施例によるＮチ
ャネルＭＯＳトランジスタＭＮ４を用いた２入力のノア
ゲート３０を示している。

【００９６】図１９に示すように、ＮチャネルＭＯＳト
ランジスタＭＮ１と並列にＮチャネルＭＯＳトランジス
タＭＮ７が、ＮチャネルＭＯＳトランジスタＭＮ２と並
列にＮチャネルＭＯＳトランジスタＭＮ８が接続され、
ＰチャネルＭＯＳトランジスタＭＰ１とバイポーラトラ
ンジスタＱ１との間にＰチャネルＭＯＳトランジスタＭ
Ｐ５が図示のとおり接続されている。

【００９７】そして、ＮチャネルＭＯＳトランジスタＭ
Ｎ７及びＭＮ８と、ＰチャネルＭＯＳトランジスタＭＰ
５の各ゲートに入力端子７を介して入力信号電圧ＶIN′
が入来する周知の構成である。

【００９８】このノアゲート３０は、ＮチャネルＭＯＳ
トランジスタＭＮ２及びＭＮ４及びＭＮ８からなるオフ
手段を有しており、ＮチャネルＭＯＳトランジスタＭＮ
４の大きさを調整することで、容易に上記実施例と同様
の効果を得ることができる。ここで、図２０にＩＥＤＭ
８９−４３９に開示されている回路構成を示す。Ｎチャ
ネルＭＯＳトランジスタＭＮ３のゲートには、出力端子
２からの出力電圧ＶOUT を２つのインバータＩＮＶ１お
よびＩＮＶ２を介して、フィードバックされている。図
２０に示す回路構成も本発明のように、第１のバイポー
ラトランジスタＱ１のベースとグランド４を一時的に動
通させている。しかしながら、本発明の構成は、図２０
に示す構成よりも次の点で有利である。

【００９９】第１に、図２０に示す構成では２つのイン
バータＩＮＶ１およびＩＮＶ２を必要とするので、本発
明の構成よりも複雑であり、レイアウト上からも不利で
ある。第２に、出力電圧ＶOUTがハイからローに立ち下
がると、インバータＩＮＶ１とＩＮＶ２で決まる遅延時
間だけ遅れてＮチャネルＭＯＳトランジスタＭＮ３がオ
ンからオフする。従って、入力信号ＶINが立ち上るとき
にはＮチャネルＭＯＳトランジスタＭＮ２およびＭＮ３
が同時にオンとなる期間が生じ、バイポーラトランジス
タＱ１のベースにはグランド電位になる。したがって、
バイポーラトランジスタＱ１のベース・エミッタ間には
逆電圧が印加されてしまうという問題点がある。前述し
たように、本発明ではこのような問題点は生じない。

【０１００】次に、本発明の第２の実施例について説明
する。Ｂｉ−ＣＭＯＳ回路では前述した問題点の他に、
次のような問題点がある。この問題点を図２１および図
２２を参照して説明する。

【０１０１】図２１はＢｉ−ＣＭＯＳ回路を用いた論理
回路である。入力信号ＩＮはゲート回路Ａを介して入力
信号ＩＮ１として多入力ノア（ＮＯＲ）回路Ｃに与えら
れ、またインバータＡおよびＢを介して入力信号ＩＮ２
としてノアゲートＣに与えられる。このような回路にお
いては、ある入力条件で、出力にロー（Ｌ）→ハイ
（Ｈ）→ロー（Ｌ）のグリッジが発生する。このある入
力条件とは、ノアゲートＣの１つの入力端子がＬからＨ
に変化し、他の入力端子にＨからＬに変化した場合（論
理出力Ｌ）である。

【０１０２】このグリッジについて、図２２および図２
３を参照して説明する。図２２は図２１の論理回路の交
流動作波形図であり、図２３は２入力ノアゲートＣの回
路図である。図２３に示すように、ノアゲートＣはＰチ
ャネルＭＯＳトランジスタＭＰ１、ＭＰ２、Ｎチャネル
ＭＯＳトランジスタＭＮ１、ＭＮ２、バイポーラトラン
ジスタＱ１、Ｑ２および抵抗Ｒ１、Ｒ２を有する。ま
た、インバータＡおよびＢはそれぞれ、図６７に示す回
路構成を有する。

【０１０３】図２１および図２２において、入力信号Ｉ
ＮがＨからＬに変化した場合、論理上出力信号ＯＵＴは
Ｌレベルになるが、下記の理由によりＬ→Ｈ→Ｌのグリ
ッジが発生する。入力信号ＩＮがＬからＨに変化する
と、図２２の時刻ｔ１で、入力信号ＩＮ１はインバータ
Ａの遅延時間後、ＬからＨに変化し始める。この時の入
力信号ＩＮ１のレベルはまず、電圧ＶＯＬ（グランド電
位）からＶＯＨ（ＶＣＣ）−ＶＢＥＴ１（図２３に示す
トランジスタのベース・エミッタ電圧）まで迅速に立上
り、その後ＶＯＨまでゆっくりと立ち上がる。

【０１０４】ここで、ＰチャネルＭＯＳトランジスタＭ
Ｐ１およびＭＰ２のシュレッショルド電圧ＶＴＨをバイ
ポーラトランジスタＱ１およびＱ２のベース・エミッタ
電圧Ｖの１／２とすると、入力信号ＩＮ１と受け取るＰ
チャネルＭＯＳトランジスタＭＰ１は、図２２の時刻ｔ
３でオンからオフに切り換わる。

【０１０５】次に、入力信号ＩＮ２はインバータＡとＢ
の遅延後、時刻Ｔ２でＨからＬに切り換わる。この時点
で、入力信号ＩＮ２を受け取るＰチャネルＭＯＳトラン
ジスタＭＰ２はオンからオフに切り換わる。そのため、
時刻Ｔ２とＴ３の間は、ＰチャネルＭＯＳトランジスタ
ＭＰ１およびＭＰ２がオン状態となり、バイポーラトラ
ンジスタＱ１もオンとなる。

【０１０６】また、時刻Ｔ１以降はＮチャネルＭＯＭＯ
ＳトランジスタＭＮ１およびＭＮ２はオン状態のため、
バイポーラトランジスタＱ２もオンとなっている。した
がって、時刻ｔ２とｔ３の間はバイポーラトランジスタ
Ｑ１およびＱ２がオン−オン状態となり、出力信号ＯＵ
Ｔのレベルは中間レベルＶＯＨ／２になってしまう。こ
の問題点を解決するために、本発明の第２の実施例で
は、図２４の点線のブロックで示すように、ノアゲート
Ｃのプルアップ側のバイポーラトランジスタＱ１のベー
スとエミッタ間にグリッド抑制用の素子７Ａを挿入し
て、入力信号ＩＮ１がＬからＨに変化する時にベースを
ディスチャージすることで、バイポーラトランジスタＱ
１がオンに変化するのを防止している。

【０１０７】また、図２５に示すように、電源ＶＣＣと
ＰチャネルＭＯＳトランジスタＭＰ１のソースとの間に
点線のブロックで示すグリッド抑制用の素子（レベルシ
フト素子）７Ｂを設け、入力信号ＩＮ１がＬからＨにな
る時のＰチャネルＭＯＳトランジスタＭＰ１のスレッシ
ョルド電圧を大きくすることでオンからオフの変化を高
速にして、プルアップ側のバイポーラトランジスタＱ１
のベース電流をカットしてオフからオンに変化するのを
防止している。

【０１０８】図２６は、ノアゲートのバイポーラトラン
ジスタＱ１のベース・エミッタ間にＮチャネルＭＯＳト
ランジスタＭＮ９を設けた構成を示す。ＮチャネルＭＯ
ＳトランジスタＭＮ９のゲートは入力信号ＩＮ１を受け
取り、ドレインおよびソースはそれぞれはバイポーラト
ランジスタのベースおよびエミッタに接続されている。

【０１０９】図２７は図２６に示す第２の実施例による
ノアゲートの交流動作波形図であり、図２８は図２３に
示す従来のノアゲートの交流動作波形図である。図２７
および図２８において、●付の細い実線は入力信号ＩＮ
１を示し、●がない細い実線は入力信号ＩＮ２を示し、
太い実線は出力信号ＯＵＴを示し、一点鎖線はバイポー
ラトランジスタＱ１のベース電圧を示し、点線はバイポ
ーラトランジスタＱ２のべース電圧を示す。図２７に示
すように、図２６の構成では、入力信号ＩＮ１がＬから
Ｈに立ち上がることによるベース電圧の立ち上がりは抑
制され、バイポーラトランジスタＱ１のベース・エミッ
タ電圧は最大で約０．２Ｖである。したがって、バイポ
ーラトランジスタＱ１はオンしない。

【０１１０】他方、図２８に示すように、図２３の従来
構成では、入力信号ＩＮ１がＬからＨに立ち上がること
によりベース電圧は大きく立ち上がり、ベース・エミッ
タ電圧はほぼ０．９Ｖとなり、バイポーラトランジスタ
Ｑ１がオンしてしまう。

【０１１１】図２９は、図２３の従来のノアゲートの入
力信号ＩＮ１およびＩＮ２と出力信号ＯＵＴのみを示
し、図３０は図２３の従来のノアゲートの出力信号（実
線）と図２６の第２の実施例のノアゲートとの出力信号
（破線）を拡大して示したものである。図３０から、図
２３の回路構成に比べ、図２６の回路構成ではグリッジ
が良く抑制されていることが判る。

【０１１２】図３１は、図２４に示す構成に対応する他
の構成を示す回路図である。図３１では図２６のＮチャ
ネルＭＯＳトランジスタＭＮ９に代えて、ＰチャネルＭ
ＯＳトランジスタＭＰ６とゲート回路Ｇ１を設けた構成
である。ゲート回路（インバータ）Ｇ１の入力端子は入
力信号ＩＮ１を受け取り、出力端子はＰチャネルＭＯＳ
トランジスタＭＰ６のゲートに接続されている。また、
ＰチャネルＭＯＳトランジスタＭＰ６のソースおよびト
レインはそれぞれ、プルアップ側のバイポーラトランジ
スタＱ１のベースおよびエミッタに接続されている。ゲ
ート回路（インバータ）は図６７に示す回路構成を有す
る。

【０１１３】図３２は、図３１の回路の交流動作波形図
である。図３２に示すように、一点鎖線で示すバイポー
ラトランジスタＱ１のベースと太い実線で示すエミッタ
（出力信号）との電位差は、図２７のベース・エミッタ
電圧よりも多少大きく、僅かながらバイポーラトランジ
スタＱ１に電流が流れる。したがって、図３０に示すよ
うに、図３１の回路構成で発生するグリッジは図２６に
示す回路構成で発生するグリッジよりも多少大きい。し
かしながら、図３０の点線で示すように、従来回路で発
生するグリッジよりはかなり小さく抑制されている。

【０１１４】図３３は図２４に示す構成に対応する他の
構成を示す回路図である。ＮチャネルＭＯＳトランジス
タＭＮ９のドレインは、ＰチャネルＭＯＳトランジスタ
ＭＰ１とＭＰ２との接続点に接続されている。すなわ
ち、ＮチャネルＭＯＳトランジスタＭＮ９は、Ｐチャネ
ルＭＯＳトランジスタＭＰ１とＭＰ２との接続点から電
流を引き抜く。

【０１１５】図３４は図３３に示す回路の交流動作波形
図である。バイポーラトランジスタＱ１のベース・エミ
ッタ間は逆バイアスとなるが、図３５の実線で示す従来
回路のグリッジよりも、図３５の破線で示すように、グ
リッジは多少抑制されている。

【０１１６】図３６は図３１の回路の変形例である。Ｐ
チャネルＭＯＳトランジスタＭＰ６のソースはＰチャネ
ルＭＯＳトランジスタＭＰ１とＭＰ２との接続点に接続
されている。すなわち、ＰチャネルＭＯＳトランジスタ
ＭＰ６は、ＰチャネルＭＯＳトランジスタＭＰ１とＭＰ
２との接続点から電流を引き抜く。

【０１１７】図３７は図３６の回路の交流動作波形図で
ある。プルアップ側のバイポーラトランジスタＱ１のベ
ース・エミッタ電圧は、図２８の特性に比べ多少改善さ
れており、図３５の点線に示すように従来よりは小さい
グリッジとなる。

【０１１８】図３８は、図２５に示す回路構成に対応し
た回路構成を示す。図３８に示すように、レベルシフト
素子として動作するＰチャネルＭＯＳトランジスタＭＰ
６と抵抗Ｒ３が設けられている。ＰチャネルＭＯＳトラ
ンジスタＭＰ６のソースは電源ＶＣＣに接続され、ドレ
インはＰチャネルＭＯＳトランジスタＭＰ１のソースに
接続されている。また、ＰチャネルＭＯＳトランジスタ
ＭＰ６のゲートは接地されるとともに、抵抗Ｒ３を介し
てＰチャネルＭＯＳトランジスタＭＰ６のドレインに接
続されている。

【０１１９】図３９は、図３８に示す回路の交流動作波
形図である。入力信号ＩＮ１が立ち上がることでバイポ
ーラトランジスタＱ１のベースおよびエミッタ電圧も立
ち上がるが、それらの最大値は図２８に示す従来構成の
場合よりも小さい。図４０の破線に示すように、図３８
の回路で発生するグリッジは従来回路で発生するグリッ
ジよりも抑制されている。

【０１２０】図４１は図２５に示す回路構成に対応する
他の構成例を示す。図示のように、電源ＶＣＣとＰチャ
ネルＭＯＳトランジスタＭＰ１のソースとの間には抵抗
Ｒ４が設けられ、これらの接続点は抵抗Ｒ３を介して接
地されている。この抵抗Ｒ３とＲ４は図２５に示すレベ
ルシフト素子として機能する。

【０１２１】図４２は、図４１に示す回路の交流動作波
形図である。入力信号ＩＮ１が立ち上がることでバイポ
ーラトランジスタＱ１のベースおよびエミッタ電圧も立
ち上がるが、それらの最大値は図２８に示す従来構成の
場合よりも小さい。図４０の破線に示すように、図４１
の回路で発生するグリッジは従来回路で発生するグリッ
ジよりも抑制されている。

【０１２２】次に、本発明の第３の実施例について説明
する。第３の実施例は、第２に実施例と同様に、Ｂｉ−
ＣＭＯＳ回路の出力端子に発生するグリッジを抑制する
ことを意図している。特に、第３の実施例は、図４３に
示す論理回路の出力端子に発生するグリッジを抑制する
ことを意図している。

【０１２３】図４３は、Ｂｉ−ＣＭＯＳゲートアレイで
使用されるラッチ系の内部マクロ（ラッチマクロ）の回
路図である。図４３の回路は、図４４の破線で囲んだブ
ロックに相当する。すなわち、図４３の回路は２つのア
ンドゲートＡＮＤ１およびＡＮＤ２と１つのナンドゲー
トＮＡＮＤ１を構成する。図４３の回路は６つのＰチャ
ネルＭＯＳトランジスタＭＰ１１−ＭＰ１６と、６つの
ＮチャネルＭＯＳトランジスタＭＮ１１−ＭＮ１６と、
２つのバイポーラトランジスタＱ３、Ｑ４と、２つの抵
抗Ｒ１１、Ｒ１２とを有する。直列に接続されたＰチャ
ネルＭＯＳトランジスタＭＰ１１とＭＰ１２、ＭＰ１３
とＭＰ１４、ＭＰ１５とＭＰ１６はそれぞれ電源ＶＣＣ
と抵抗Ｒ１１との間に接続されている。ＮチャネルＭＯ
ＳトランジスタＭＮ１１、ＭＮ１２およびＭＮ１３は、
抵抗Ｒ１１とＲ１２の間に直列に接続されている。ま
た、ＮチャネルＭＯＳトランジスタＭＮ１４、ＭＮ１５
およびＭＮ１６は抵抗Ｒ１１とＲ１２との間に直列に接
続されている。抵抗Ｒ１１はバイポーラトランジスタＱ
３とエミッタとベースの間に接続され、梃子鵜Ｒ１２は
バイポーラトランジスタＱ４のエミッタとベースの間に
接続されている。バイポーラトランジスタＱ３のコレク
タには電源電圧ＶＣＣが与えられ、そのエミッタとバイ
ポーラトランジスタＱ４のコレクタは相互に接続され、
出力端子を構成している。また、バイポーラトランジス
タＱ４のエミッタは接地されている。

【０１２４】ＰチャネルＭＯＳトランジスタＭＰ１１、
ＭＰ１３およびＭＰ１５とＮチャネルＭＯＳトランジス
タＭＮ１４、ＭＮ１５およびＭＮ１６で図４４のアンド
ゲートＡＮＤ１を構成し、ＰチャネルＭＯＳトランジス
タＭＰ１２、ＭＰ１４およびＭＰ１６とＮチャネルＭＯ
ＳトランジスタＭＮ１１、ＭＮ１２およびＭＮ１３とで
図４４のアンドゲートＡＮＤ２を構成する。また、バイ
ポーラトランジスタＱ３とＱ４および抵抗Ｒ１１とＲ１
２でナンドゲートＮＡＮＤ１を構成する。

【０１２５】データ信号ＤはアンドゲートＡＮＤ２に与
えられ、ラッチイネーブル信号ＸＧはアンドゲートＡＮ
Ｄ１に与えられるとともに、インバータＩＮＶ１を介し
て反転信号ＧとしてアンドゲートＡＮＤ２に与えられ
る。クリア信号ＣＲはアンドゲートＡＮＤ１およびＡＮ
Ｄ２に与えられる。アンドゲートＡＮＤ１およびＡＮＤ
２の出力端子はナンドゲートＮＡＮＤ１の入力端子にそ
れぞれ接続され、ナンドゲートＮＡＮＤ１の出力信号は
インバータＩＮＶ２を介してアンドゲートＡＮＤ１の入
力信号Ｑとなる。

【０１２６】なお、入力側のインバータＩＮＶ１は１つ
のＣＭＯＳインバータで構成され、出力側のインバータ
ＩＮＶ２は図６７に示すＢｉ−ＣＭＯＳインバータで構
成される。

【０１２７】図４３のノードＮ１には６つのＰチャネル
ＭＯＳトランジスタが接続されており、大きな容量が接
続されていることになる。したがって、ＰチャネルＭＯ
ＳトランジスタＭＰ１１とＭＰ１２が同時にオン状態に
なったときに、この容量に蓄積された電荷がディスチャ
ージされ、貫通電流としてバイポーラトランジスタＱ３
のベースに流れ込み、オンさせる。この結果、出力信号
ＸＱに図４３に示すようなグリッジが発生する。Ｐチャ
ネルＭＯＳトランジスタＭＰ１１とＭＰ１２がオンにな
る条件は、これらの入力信号ＸＧとＧによって決まる。

【０１２８】このようなグリッジが発生するメカニズム
は以下のとおりである。いま、データ信号ＤはＨレベル
にあるものとする。このときのラッチ出力ＱはＨで、ラ
ッチ出力ＸＱはＬである（図４５参照）。ここで、ラッ
チイネーブル信号ＸＧの信号線が長い場合、その立ち上
がり波形は顕著に鈍る。ラッチイネーブル信号ＸＧの鈍
った波形はそのままラッチマクロに入力されるが、その
反転信号Ｇは信号ＸＧをラッチマクロ内のインバータＩ
ＮＶ１で反転させて生成している。このインバータＩＮ
Ｖ１のシュレッショルドレベルは振幅のほぼ半分であ
る。一方、鈍った立ち上がり波形のラッチイネーブル信
号ＸＧは図４３のＰチャネルＭＯＳトランジスタＭＰ１
１のゲートに与えられ、またその反転信号ＧはＰチャネ
ルＭＯＳトランジスタＭＰ１２のゲートに与えられる。
したがって、図４５に示すように、ＰチャネルＭＯＳト
ランジスタＭＰ１１とＭＰ１２が同時にオンとなる期間
ＰＰＲＤ１が発生し、電源ＶＣＣからの電流とノードＮ
１の容量からの電荷が抵抗Ｒ１１には流れず、バイポー
ラトランジスタＱ３のゲートに流れオンさせる。しかし
ながら、ラッチイネーブル信号ＸＱがＬレベルのとき
は、バイポーラトランジスタＱ３はオフしていなければ
ならない。しかしながら、上述のようにトランジスタＱ
３はオンとなり、出力信号にグリッジが発生する。この
グリッジは次段のマクロにそのまま伝播してしまい、次
段のマクロを誤動作させてしまう。

【０１２９】図４６は次段のマクロの誤動作を説明する
ための図である。図４４のラッチマクロの出力信号ＸＱ
は２つのノアゲートに順次伝播するものとする。図４６
のグラフは、各ノードの電圧波形を示す。出力信号ＸＧ
の電圧波形Ｖ（５）には、ピーク電圧が約２．２Ｖのグ
リッジが生じており、最初のノアゲートの出力電圧波形
Ｖ（１１）および次のノアゲートの出力電圧波形Ｖ（１
２）に大きく現れる。第３の実施例は、ＰチャネルＭＯ
ＳトランジスタＭＰ１１とＭＰ１２が同時にオン状態に
あるときでもトランジスタＱ３をオンさせることなく構
成することで、グリッジの発生を防止している。

【０１３０】図４７は、本発明の第３の実施例の回路図
である。図４７中、図４３と同一の構成部品には同一の
参照番号を付してある。図４７の回路は図４３の回路に
バイパス回路３５を付加することで構成される。バイパ
ス回路３５は、直列にせつぞくされたＰチャネルＭＯＳ
トランジスタＭＰ１８とＮチャネルＭＯＳトランジスタ
ＭＮ１８とを有する。ＰチャネルＭＯＳトランジスタＭ
Ｐ１８のソースはノードＮ１に接続され、ＮチャネルＭ
ＯＳトランジスタＭＮ１８のソースは接地されている。
これらのＭＯＳトランジスタＭＰ１８およびＭＮ１８の
ゲートには、ラッチイネーブル信号ＸＧがあたえられ
る。以下、説明の都合上、ＰチャネルＭＯＳトランジス
タＭＰ１８のゲートに与えられるラッチイネーブル信号
ＸＧを信号ＸＧ’とし、ＮチャネルＭＯＳトランジスタ
ＭＮ１８のゲートに与えられるラッチイネーブル信号Ｘ
Ｇを信号ＸＧ”とする。

【０１３１】図４８は、図４７に示す回路の交流動作波
形図である。ＭＯＳトランジスタＭＰ１８とＭＮ１８
は、ＭＯＳトランジスタＭＰ１１とＭＰ１２のいずれも
がオン状態となる前にオン状態となる。したがって、電
源ＶＣＣからの電流およびノードＮ１に蓄積されている
電荷はＭＯＳトランジスタＭＰ１８およびＭＮ１８を通
り、グランドＧＮＤに流れる。この結果、微小電流がバ
イポーラトランジスタＱ３のベースに流れるだけであ
り、出力信号ＸＱにはグリッジがほとんど発生しない。

【０１３２】図４９は、図４７に示すラッチマクロ回路
が後段に接続された論理回路（図４９では図４６と同様
にノアゲート）マクロにどのような影響を与えるかを示
す図である。図４７に示すラッチマクロの出力信号Ｖ
（５）に現れるグリッジは約２Ｖであり、図４６のグリ
ッジよりも小さい。また、後段のノアゲートの出力信号
Ｖ（１１）およびＶ（１２）は出力信号Ｖ（５）の影響
は抑制されており、図４７の対応する出力信号よりも良
好である。したがって、後段の倫理回路が誤動作するこ
とはない。

【０１３３】図５０は第３の実施例のバイパス回路の第
１の変形例を有するラッチマクロの回路図である。図５
０のバイパス回路３５Ａは、図４７に示すＰチャネルＭ
ＯＳトランジスタＭＰ１８およびＮチャネルＭＯＳトラ
ンジスタＭＮ１８からなる直列回路に、ＰチャネルＭＯ
ＳトランジスタＭＰ１９およびＮチャネルＭＯＳトラン
ジスタＭＮ１９からなる直列回路を並列に接続した構成
である。なお、図５０では便宜上、図４７に示すＮチャ
ネルＭＯＳトランジスタＭＮ１１−ＭＮ１６をブロック
で示してある。図４７の回路構成に比べ、図４９に示す
回路構成はノードＮ１の容量に蓄積されている電荷をよ
り急速にグランドに流すことができる。図５１は第３の
実施例のバイパス回路の第２の変形例を有するラッチマ
クロの回路図である。図５１のバイパス回路３５Ｂは、
図４７に示すバイパス回路３５にＮチャネルＭＯＳトラ
ンジスタＭＮ１９をＭＮ１８に並列に接続した構成であ
る。このようにＮチャネルＭＯＳトランジスタＭＮ１９
を設けたことで、ＮチャネルＭＯＳトランジスタＭＮ１
８とＭＮ１９がオンした直後の電荷の引き抜きを図４７
の回路構成に比べ、より高速に行うことができる。

【０１３４】図５２は第３の実施例のバイパス回路の第
３の変形例を有するラッチマクロの回路図である。図５
２のバイパス回路３５Ｃは、図４７に示すバイパス回路
３５のＰチャネルＭＯＳトランジスタＭＰ１８のソース
をバイポーラトランジスタＱ３のベースに接続すること
で構成される。この接続によってＰチャネルＭＯＳトラ
ンジスタＭＰ１８のスレッショルド電圧が低くなるた
め、オンからオフへの変化が図４７に示す回路より早め
に起こる。だたし、バイパス能力としては図４７のバイ
パス回路３５より低いので、例えばＮチャネルＭＯＳト
ランジスタをＭＮ１８に並列に接続することが望まし
い。

【０１３５】図５３は第３の実施例のバイパス回路の第
４の変形例を有するラッチマクロの回路図である。図５
３のバイパス回路３５Ｄは、直列に接続された２つのＰ
チャネルＭＯＳトランジスタＭＰ２１とＭＰ２２とを有
する。ＰチャネルＭＯＳトランジスタＭＰ２１のゲート
は、インバータＩＮＶ３の出力端子に接続され、その出
力信号ＧをＧ’として受け取る。また、ＰチャネルＭＯ
ＳトランジスタＭＰ２２のゲートは、ラッチマクロのゲ
ートイネーブル信号ＸＧをＸＧ’として受け取る。Ｐチ
ャネルＭＯＳトランジスタＭＰ２１のソースはバイポー
ラトランジスタＱ３のベースに接続され、ＰチャネルＭ
ＯＳトランジスタＭＰ２２のドレインは接地されてい
る。

【０１３６】図５４は、図５３のバイパス回路３５Ｄの
動作を示す図である。ＰチャネルＭＯＳトランジスタＭ
Ｐ１１とＭＰ１２が共にオン状態にあるときには、バイ
パス回路３５Ｄの２つのＰチャネルＭＯＳトランジスタ
ＭＰ２１とＭＰ２２もオン状態にある（期間ＰＲＤ
１）。したがって、電源ＶＣＣからの電流およびノード
Ｎ１の容量に蓄積された電荷がバイパス回路３５Ｄを通
り、グランドに流れる。したがって、バイポーラトラン
ジスタＱ３のベースには微小電流が流れるのみであり、
グリッジの発生が抑制される。

【０１３７】図５５は、図５３に示すラッチマクロ回路
が後段に接続される論理回路（図４６と同様にノアゲー
ト）マクロにどのような影響を与えるかを示す図であ
る。図５５に示すラッチマクロの出力信号Ｖ（５）に現
れるグリッジは約１．２Ｖであり、図４６のグリッジよ
りも小さい。また、後段のノアゲートの出力信号Ｖ（１
１）およびＶ（１２）は出力信号Ｖ（５）の影響は抑制
されており、図４７の対応する出力信号よりも良好であ
る。したがって、後段の倫理回路が誤動作することはな
い。

【０１３８】図５６は、第３の実施例のバイパス回路の
第５の変形例を有するラッチマクロの回路図である。図
５６に示すバイパス回路５３Ｅは、図５３に示すＰチャ
ネルＭＯＳトランジスタＭＰ２１とＭＰ２２からなる直
列回路に、ＰチャネルＭＯＳトランジスタＭＰ２３とＭ
Ｐ２４からなる直列回路を並列に接続した構成である。
ＰチャネルＭＯＳトランジスタＭＰ２３とＭＰ２４のゲ
ートにはそれぞれ、インバータＩＮＶ３の出力信号Ｇと
ラーチイネブル信号が印加される。バイパス回路５３Ｅ
は、図５３のバイパス回路５３Ｄよりも高いバイパス能
力を有している。

【０１３９】図５７は、図５６に示すラッチマクロ回路
が後段に接続される論理回路（図４６と同様にノアゲー
ト）マクロのどのような影響を与えるかを示す図であ
る。図５７にバイパス回路３５Ｅは高いバイパス能力を
有するので、図５３の回路に対応する図５５に比べ、グ
リッジがより効果的に抑制されている。

【０１４０】図５８は、第３の実施例のバイパス回路の
第６の変形例を有するラッチマクロの回路図である。図
５８のバイパス回路３５Ｆは、図５３のバイパス回路３
５ＤのＰチャネルＭＯＳトランジスタＭＰ２２に並列に
ＰチャネルＭＯＳトランジスタＭＰ２４を接続した構成
である。図５８のバイパス回路３５Ｆは、そのバイパス
動作の初期における電荷引き抜き動作を促進することが
できる。

【０１４１】図５９は、第３の実施例のバイパス回路の
第７の変形例を有するラッチマクロの回路図である。図
５９のバイパス回路３５Ｇは図５３のバイパス回路３５
Ｄと同様に２つのＰチャネルＭＯＳトランジスタＭＰ２
１とＭＰ２２を有するが、ＭＯＳトランジスタＭＰ２１
のソースがノードＮ１に接続されている点で図５３のバ
イパス回路３５Ｄとは相違する。このバイパス回路３５
Ｇでも、図５３のバイパス回路５３Ｄとほぼ同様の効果
が得られる。

【０１４２】以上のとおり、第２および第３の実施例
は、Ｂｉ−ＣＭＯＳ回路でのグリッジの発生を抑制する
構成を有している。このグリッジは、上記説明した他、
次に説明する原因により発生することもある。すなわ
ち、一般に、ＭＯＳあるいはＢｉ−ＣＭＯＳのＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）においては、ゲート
（マクロセル）の種類によりその論理の切り替わりを決
める入力スレッショルド電圧が異なっている。ところ
が、このスレッショルド電圧が標準値から極端にずれた
ゲートにノイズ（例えば、デバイス内部で発生するノイ
ズ）が入力されると、そのノイズを通常入力と同様に取
り込んでしまう可能性があり、デバイスの誤動作の原因
となって、信頼性を低下させる。特に、取り込んだノイ
ズ（グリッジ）が後段の回路に伝播し、種々の問題を引
き起こす。

【０１４３】例えば、図６０に示す３入力ノアゲートを
構成する３つのＰチャネルＭＯＳトランジスタＭＰ２
５、ＭＰ２６、ＭＰ２７と３つのＮチャネルＭＯＳトラ
ンジスタＭＮ２５、ＭＮ２６、ＭＮ２７のスレッショル
ド電圧は、通常の１対のＣＭＯＳインバータを構成する
ＭＯＳトランジスタのスレッショルド電圧よりもかなり
小さい。いま、入力信号ＩＮ１、ＩＮ２、ＩＮ３のいず
れもがＬレベル（グランドレベル）にあるときに、いず
れか１つの入力信号にグランドレベルからプラス方向に
発生するノイズが乗ると、対応するＮチャネルＭＯＳト
ランジスタがオンしてしまい、あたかもＨレベルのデー
タが入力されたかのように誤動作してしまう。また、入
力信号数が増えるにつれて、上記問題点は顕著になる。

【０１４４】以上の点に鑑み、本発明の第４の実施例で
は、ゲートの種類によってそのゲートに適切な入力スレ
ッショルド電圧を、電源電圧を制御することで設定可能
とした構成を有することを特徴としている。

【０１４５】図６１は、本発明の第４の実施例の原理を
示すブロック図である。第４の実施例は、基準電圧発生
回路４０を有する。この基準電圧発生回路４０は、電源
ＶＣＣとＧＮＤの間に接続され、複数の電圧Ｖ１、Ｖ
２、．．．、Ｇ１、Ｇ２（ＶＣＣ＞Ｖ１＞Ｖ２＞・・・
＞Ｇ１＞Ｇ２＞ＧＮＤ）を発生する。これらの電圧のう
ち、マクロセル（ゲート）４２が最適のスレッショルド
電圧で動作するような電圧を選択（図６１ではＶ１とＧ
１）し、マクロセル４２に与える。ただし、マクロセル
４２のうち、いずれか一方の電源電圧はＶＣＣまたはＧ
ＮＤであってもよい。すなわち、少なくとも、高電位側
または低電位側のいずれか一方の電源電圧を基準電圧発
生回路４０で生成した電圧とする。なお、マクロセル４
２は、ＣＭＯＳ回路やＢｉ−ＣＭＯＳ回路を含む論理回
路である。

【０１４６】図６２は、図６０の３入力ノアゲートに適
用した構成を示す。図６２では、高電位側はＶＣＣと
し、低電圧側を基準電圧発生回路４０で生成した電圧Ｇ
２（＞ＧＮＤ）を用いている。これにより、Ｎチャネル
ＭＯＳトランジスタＭＮ２５、ＭＮ２６、ＭＮ２７のソ
ース電位はグランドレベルよりも高くなり、これらのＭ
ＯＳトランジスタのスレッショルド電圧は実質的に高く
なる。従って、入力信号にグリッジが乗ってもＮチャネ
ルＭＯＳトランジスタＭＮ２５−ＭＮ２７はオンし難く
なり、出力信号ＯＵＴにはグリッジの影響は現れない。

【０１４７】なお、図６２の場合は、出力信号ＯＵＴの
Ｌレベルはグランドレベルよりも多少高くなるが、次段
の回路の状態を変化させない範囲内であれば問題はな
い。また、図６２の回路に前述のバイポーラトランジス
タＱ１およびＱ２を接続した回路でも、上述の効果と同
様の効果が得られる。

【０１４８】図６３は、基準電圧発生回路４０の一構成
例を示す回路図である。図示するように、基準電圧発生
回路４０は抵抗Ｒ５を挟んで、複数のダイオードＤ１、
Ｄ２とＤ３、Ｄ４を直列に接続した構成である。ダイオ
ードＤ１−Ｄ４は通常のダイオードの他、ショットキー
ダイオードやダイオード接続のトランジスタなどで構成
できる。また、ダイオードの数も任意に設定できる。ダ
イオードに替えて、直列に接続されたラダー型の抵抗網
を用いてもよい。

【０１４９】図６４は、第４の実施例による基準電圧発
生回路を具備する半導体デバイスの平面図である。図６
４において、半導体チップ５０上にはベーシックセル領
域５２とその周囲のＩ／Ｏ領域５６とが形成されてい
る。ベーシックセル領域５２には、行および列方向に配
列された複数のマクロセル５４を有する。ベーシックセ
ル領域５２とＩ／Ｏ領域５６との中間領域には、複数の
基準電圧発生回路６２と６４が配列されている。このう
ち、電圧Ｖ１、Ｖ２（＜ＶＣＣ）を発生する基準電圧発
生回路６２は行方向に配列され、電圧Ｇ１、Ｇ２（＞Ｇ
ＮＤ）を発生する基準電圧発生回路６４は列方向に配列
されている。基準電圧発生回路６２からは、電圧Ｖ１と
Ｖ２の電源線がマクロセル５４上を列方向に通り、基準
電圧発生回路６４からは電圧Ｇ１とＧ２の電源線がマク
ロセル５４上を行方向に通っている。なお、信頼性を確
保するために、向い合う同一電圧の電源線は相互に接続
されている。各マクロセル５４では、最適なスレッショ
ルド電圧が設定されるように、ＶＣＣ、Ｖ１、Ｖ２の中
から１つの電圧、またＧＮＤ、Ｇ１、Ｇ２の中から１つ
の電圧が与えられている。

【０１５０】基準電圧発生回路６２は、例えば図６３の
回路からダイオードＤ３、Ｄ４を取り除いた構成であ
り、基準電圧発生回路６４はダイオードＤ１、Ｄ２を取
り除いた構成である。

【０１５１】Ｉ／Ｏ領域５６には、外部からの電源電圧
ＶＣＣを受けるパッド５８と、グランド電位を受けるパ
ッド６０が配列されている。各パッド５８と６０から延
びる電源線は、マクロセル５４上を通る。なお、便宜上
図示を省略してあるが、電源電圧ＶＣＣとＧＮＤは、各
基準電圧発生回路６２と６４に供給されている。

【０１５２】なお、基準電圧発生回路６２と６４の配列
は図６４に示したものに限られず、例えば図６４の上側
および右側のみにそれぞれ基準電圧発生回路６２および
６４を配列した構成であっても良い。

【０１５３】また、図６５に示すように、チップ５０Ａ
に電圧Ｖ１、Ｖ２、Ｇ１、Ｇ２を外部から供給すること
としてもよい。Ｉ／Ｏ領域５４には、電圧Ｖ１およびＶ
２が外部から与えられるパッド６６および６８と、電圧
Ｇ１およびＧ２が外部から与えられる電圧Ｇ１およびＧ
２が与えられるバッド７０および７２が配列されてい
る。

【０１５４】図６６は、電源電圧ＶＣＣよりも低い電圧
Ｖ１で動作する３入力ナンドゲートの構成を示す図であ
る。３入力ナンドゲートは３つのＰチャネルＭＯＳトラ
ンジスタＭＰ２８、ＭＰ２９、ＭＰ３０と３つのＮチャ
ネルＭＯＳトランジスタＭＮ２８、ＭＮ２９、ＭＮ３０
とを有する。ＰチャネルＭＯＳトランジスタＭＰ２８−
ＭＰ３０のソースには、電源電圧ＶＣＣよりも低い電圧
Ｖ１が与えられるので、これらのＭＯＳトランジスタの
スレッショルド電圧はマイナス側に変移する。従って、
マイナス方向のグリッジが発生してもＰチャネルＭＯＳ
トランジスタＭＰ２８−ＭＰ３０がオンすることはな
い。

【０１５５】以上、本発明の実施例を説明した。本発明
はこれらの実施例に限定されず、他の実施例や種々の変
形例などを含む。

【０１５６】

【発明の効果】上述の如く請求項１に記載の本発明によ
れば、制御手段が第１のバイポーラトランジスタをオン
からオフにスイッチング制御するときに、オフ手段は第
１のバイポーラトランジスタのベースとグランドを一時
的に導通させて第１のバイポーラトランジスタをすみや
かにオフさるので、出力電圧がハイレベルからローレベ
ルとなるときに第１のバイポーラトランジスタのベース
エミッタ間電圧が急増して電源からの不要な貫通電流が
流れることがなく、また、定常的には第１のバイポーラ
トランジスタのベースはグランドに対してハイインピー
ダンスとされているので、制御手段が第１のバイポーラ
トランジスタをオンからオフにスイッチング制御して出
力電圧がローレベルからハイレベルとなるときに第１の
バイポーラトランジスタのベースからグランドに電流が
流れないので伝播遅延時間ｔｐＬＨの遅れを緩和するこ
とができる等の特徴がある。

【０１５７】また、請求項５および８に記載の発明によ
れば、第１のバイポーラトランジスタに流れる貫通電流
を制限するので、出力電圧に発生するグリッジを抑制す
ることができる。

【０１５８】さらに、請求項１１に記載の発明によれ
ば、ゲートの種類に応じて論理のスイッチングを決定す
るスレッショルド電圧を設定できるので、出力電圧に発
生するグリッジを抑制することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１の実施例の回路図である。

【図３】図２のインバータ回路１０の直流動作を表わす
図である。

【図４】図２のインバータ回路１０の交流動作波形図で
ある。

【図５】図２のインバータ回路１０の交流動作波形図で
ある。

【図６】図２のインバータ回路１０の交流動作波形図で
ある。

【図７】図２のインバータ回路１０の交流動作波形図で
ある。

【図８】図２のインバータ回路１０の直流動作を表わす
図である。

【図９】図２のインバータ回路１０の交流動作波形図で
ある。

【図１０】図２のインバータ回路１０の交流動作波形図
である。

【図１１】図２のインバータ回路１０の交流動作波形図
である。

【図１２】図２のインバータ回路１０の交流動作波形図
である。

【図１３】各インバータ回路の特性比較図である。

【図１４】本発明の第１の実施例の変形例の回路図であ
る。

【図１５】本発明の第１の実施例の他の変形例の回路図
である。

【図１６】本発明の第１の実施例の更に他の変形例の回
路図である。

【図１７】本発明回路の半導体チップ上でのレイアウト
の一例を示す図である。

【図１８】図１７に示すレイアウトに沿った回路図であ
る。

【図１９】本発明の第１の実施例の更に他の変形例の回
路図である。

【図２０】第１の実施例に関連する従来のインバータの
回路図である。

【図２１】従来のＢｉ−ＣＭＯＳ回路を用いた論理回路
のブロック図である。

【図２２】図２１に示す論理回路の動作を示す交流動作
波形図である。

【図２３】図２１に示すノアゲートの回路図である。

【図２４】本発明の第２の実施例の構成を示す回路図で
ある。

【図２５】本発明の第２の実施例の他の構成を示す回路
図である。

【図２６】図２４に示す構成の一構成例を示す回路図で
ある。

【図２７】図２６に示す回路の動作を示す交流動作波形
図である。

【図２８】図２１に示す回路の動作を示す回路図であ
る。

【図２９】図２１に示す回路の入出力特性を示す交流動
作波形図である。

【図３０】図２３、図２６、図３１の回路で発生するグ
リッジを示す交流動作波形図である。

【図３１】図２４に示す構成に対応する他の構成例を示
す回路図である。

【図３２】図３１に示す回路の動作を示す交流動作波形
図である。

【図３３】図２４に示す構成に対応する他の構成例を示
す回路図である。

【図３４】図３３に示す回路の動作を示す交流動作波形
図である。

【図３５】図２３、図３３、図３６で発生するグリッジ
を示す交流動作波形図である。

【図３６】図２５に示す構成に対応する一構成例を示す
回路図である。

【図３７】図３６に示す回路の動作を示す回路図であ
る。

【図３８】図２５に示す構成に対応する他の構成例を示
す回路図である。

【図３９】図３８に示す回路の動作を示す交流動作波形
図である。

【図４０】図２３、図３８、図４１の回路で発生するグ
リッジを示す交流動作波形図である。

【図４１】図２５に示す構成に対応する他の構成例を示
す回路図である。

【図４２】図４１に示す回路の動作を示す回路図であ
る。

【図４３】グリッジが問題となる従来のラッチマクロの
回路図である。

【図４４】図４３のラッチマクロのブロック図である。

【図４５】図４３に示す従来回路の動作を示す交流動作
波形図である。

【図４６】図４３に示す従来回路で発生するグリッジが
後段の回路に与える影響を示す図である。

【図４７】本発明の第３の実施例の回路図である。

【図４８】図４７に示す回路の動作を示す回路図であ
る。

【図４９】図４７に示す回路で発生するグリッジが後段
の回路に与える影響を示す図である。

【図５０】第３の実施例のバイパス回路の第１の変形例
を有するラッチマクロの回路図である。

【図５１】第３の実施例のバイパス回路の第２の変形例
を有するラッチマクロの回路図である。

【図５２】第３の実施例のバイパス回路の第３の変形例
を有するラッチマクロの回路図である。

【図５３】第３の実施例のバイパス回路の第４の変形例
を有するラッチマクロの回路図である。

【図５４】図５３に示す回路の動作を示す交流動作波形
図である。

【図５５】図５３に示す回路で発生するグリッジが後段
の回路に与える影響を示す図である。

【図５６】第３の実施例のバイパス回路の第５の変形例
を有するラッチマクロの回路図である。

【図５７】図５６に示す回路で発生するグリッジが後段
の回路に与える影響を示す図である。

【図５８】第３の実施例のバイパス回路の第６の変形例
を有するラッチマクロの回路図である。

【図５９】第３の実施例のバイパス回路の第７の変形例
を有するラッチマクロの回路図である。

【図６０】グリッジの発生が問題となる従来の３入力ノ
アゲートの回路図である。

【図６１】本発明の第４の実施例の原理を示すブロック
図である。

【図６２】第４の実施例の構成例を示す回路図である。

【図６３】図６１に示す基準電圧発生回路の一構成例の
回路図である。

【図６４】第４の実施例による半導体デバイスの平面図
である。

【図６５】第４の実施例による他の半導体デバイスの平
面図である。

【図６６】第４の実施例の他の構成例を示す回路図であ
る。

【図６７】従来のＢｉ−ＣＭＯＳ回路の一例の回路図で
ある。

【図６８】図６７のインバータ回路１００の直流動作を
表わす図である。

【図６９】図６７のインバータ回路１００の交流動作波
形図である。

【図７０】図６７のインバータ回路１００の交流動作波
形図である。

【図７１】図６７のインバータ回路１００の交流動作波
形図である。

【図７２】図６７のインバータ回路１００の交流動作波
形図である。

【図７３】従来のＢｉ−ＣＭＯＳ回路の他の例の回路図
である。

【図７４】図７３のインバータ回路１１０の直流動作を
表わす図である。

【図７５】図７３のインバータ回路１１０の交流動作波
形図である。

【図７６】図７３のインバータ回路１１０の交流動作波
形図である。

【図７７】図７３のインバータ回路１１０の交流動作波
形図である。

【図７８】図７３のインバータ回路１１０の交流動作波
形図である。

【図７９】従来のＢｉ−ＣＭＯＳ回路の更に他の例の回
路図である。

【図８０】図７９のインバータ回路１２０の直流動作を
表わす図である。

【図８１】図７９のインバータ回路１２０の交流動作波
形図である。

【図８２】図７９のインバータ回路１２０の交流動作波
形図である。

【図８３】図７９のインバータ回路１２０の交流動作波
形図である。

【図８４】図７９のインバータ回路１２０の交流動作波
形図である。

【図８５】図７９のインバータ回路１２０の直流動作を
表わす図である。

【図８６】図７９のインバータ回路１２０の交流動作波
形図である。

【図８７】図７９のインバータ回路１２０の交流動作波
形図である。

【図８８】図７９のインバータ回路１２０の交流動作波
形図である。

【図８９】図７９のインバータ回路１２０の交流動作波
形図である。

【符号の説明】

１ 入力端子 ２ 出力端子 ３ 電源端子 ４ グランド ５ 制御手段 ６ オフ手段 １０，１５，１００，１１０，１２０ インバータ回路 ２０，２５ ナンドゲート ３０ ノアゲート ３５ バイパス回路 ４０ 基準電圧発生回路 Ｑ１，Ｑ２ バイポーラトランジスタ ＭＮ１〜ＭＮ８ ＮチャネルＭＯＳトランジスタ ＭＰ１〜ＭＰ５ ＰチャネルＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 神山 雅充 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大道 等 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 造酒 恒二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐藤 信三 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 蛯原 康 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 第１の電源線（ＶＣＣ）に接続されるコ
   レクタと、出力端子（２）に接続されるエミッタを有す
   る第１のバイポーラトランジスタ（Ｑ１）と、 該出力端子（２）に接続されるコレクタと、第２の電源
   線（ＧＮＤ）に接続されるエミッタを有する第２のバイ
   ポーラトランジスタ（Ｑ２）と、 ＭＯＳトランジスタを含んでなり、入力信号電圧に基づ
   いて該第１のバイポーラトランジスタ（Ｑ１）と第２の
   バイポーラトランジスタ（Ｑ２）とをスイッチング制御
   し、該出力端子（２）の電圧を該入力信号電圧に応じた
   電圧に制御する制御手段（５）と を具備したＢｉ−Ｃ
   ＭＯＳ回路において、 該第１のバイポーラトランジスタ（Ｑ１）がオンからオ
   フとなるときに、該第１のバイポーラトランジスタ（Ｑ
   １）のベースと第２の電源線（４）を、前記制御手段に
   流れる電流に応じて一時的に導通させて、該第１のバイ
   ポーラトランジスタ（Ｑ１）をすみやかにオフさせるオ
   フ手段（６）を具備したことを特徴とするＢｉ−ＣＭＯ
   Ｓ回路。
2. 【請求項２】 前記第１の電源線（ＶＣＣ）にソース
   を、入力端子（１）にゲートを、前記第１のバイポーラ
   トランジスタ（Ｑ１）のベースにドレインを接続された
   ＰチャネルＭＯＳトランジスタ（ＭＰ１）と、該入力端
   子（１）にゲートを、前記出力端子（２）にドレイン
   を、前記第２のバイポーラトランジスタ（Ｑ２）のベー
   スにソースを接続された第１のＮチャネルＭＯＳトラン
   ジスタ（ＭＮ1)とで前記制御手段（５）を構成されると
   ともに、 該入力端子（１）にゲートを、該第１のバイポーラトラ
   ンジスタ（Ｑ１）のベースにドレインを接続された第２
   のＮチャネルＭＯＳトランジスタ（ＭＮ２）と、該第２
   のＮチャネルＭＯＳトランジスタ（ＭＮ２）のソースに
   ゲートとドレインとを接続され、第２の電源線（ＧＮ
   Ｄ）にソースを接続された第３のＮチャネルＭＯＳトラ
   ンジスタ（ＭＮ４）とで前記オフ手段（６）を構成され
   てなることを特徴とする請求項１記載のＢｉ−ＣＭＯＳ
   回路。
3. 【請求項３】 前記第２のＮチャネルＭＯＳトランジス
   タ（ＭＮ２）及び第３のＮチャネルＭＯＳトランジスタ
   （ＭＮ４）の寸法は、それぞれ前記ＰチャネルＭＯＳト
   ランジスタ（ＭＰ１）の寸法よりも小さく形成されてな
   ることを特徴とする請求項２記載のＢｉ−ＣＭＯＳ回
   路。
4. 【請求項４】 前記第３のＮチャネルＭＯＳトランジス
   タ（ＭＮ４）の寸法は、前記第２のＮチャネルＭＯＳト
   ランジスタ（ＭＮ２）の寸法よりも小さく形成されてな
   ることを特徴とする請求項２記載のＢｉ−ＣＭＯＳ回
   路。
5. 【請求項５】 第１の電源線（ＶＣＣ）に接続されるコ
   レクタと、出力端子（２）に接続されるエミッタを有す
   る第１のバイポーラトランジスタ（Ｑ１）と、 該出力端子（２）に接続されるコレクタと、第２の電源
   線（ＧＮＤ）に接続されるエミッタを有する第２のバイ
   ポーラトランジスタ（Ｑ２）と、 ＭＯＳトランジスタを含んでなり、異なるタイミングで
   与えられる複数の入力信号電圧に基づいて該第１のバイ
   ポーラトランジスタ（Ｑ１）と第２のバイポーラトラン
   ジスタ（Ｑ２）とをノア論理に基づいてスイッチング制
   御し、該出力端子（２）の電圧を該複数の入力信号電圧
   に応じた電圧に制御する制御手段（５）とを具備したＢ
   ｉ−ＣＭＯＳ回路において、 前記複数の入力信号電圧が順次ローレベルからハイレベ
   ルにスイッチする際に、前記第１の電源線から第１のバ
   イポーラトランジスタに流れるベース電流を制限して前
   記出力端子に発生するグリッジを抑制する抑制手段（７
   Ａ、７Ｂ）を有することを特徴とするＢｉ−ＣＭＯＳ回
   路。
6. 【請求項６】 前記抑制手段は、前記複数の入力電圧信
   号の１つがローレベルからハイレベルに変化するときに
   オンして、前記第１のバイポーラトランジスタのベース
   を前記第２の電源線に接続する手段（７Ａ）を有するこ
   とを特徴とする請求項５記載のＢｉ−ＣＭＯＳ回路。
7. 【請求項７】 前記抑制手段は、前記第１の電源線と前
   記制御手段のＭＯＳトランジスタを介して前記第１のバ
   イポーラトランジスタのベースとを接続する電流路内に
   設けられたレベルシフト手段（７Ｂ）を有することを特
   徴とする請求項５記載のＢｉ−ＣＭＯＳ回路。
8. 【請求項８】 第１の電源線（ＶＣＣ）に接続されるコ
   レクタと、出力端子（２）に接続されるエミッタを有す
   る第１のバイポーラトランジスタ（Ｑ３）と、 該出力端子（２）に接続されるコレクタと、第２の電源
   線（ＧＮＤ）に接続されるエミッタを有する第２のバイ
   ポーラトランジスタ（Ｑ４）と、 ＭＯＳトランジスタを含んでなり、入力信号電圧に基づ
   いて該第１のバイポーラトランジスタ（Ｑ３）と第２の
   バイポーラトランジスタ（Ｑ４）とをスイッチング制御
   し、該出力端子（２）の電圧を該入力信号電圧に応じた
   電圧に制御する制御手段（５）とを具備したＢｉ−ＣＭ
   ＯＳ回路において、 前記複数の入力信号電圧が異なる論理レベル間でスイッ
   チする際に、前記第１の電源線から第１のバイポーラト
   ランジスタに流れるベース電流を前記第２の電源線にバ
   イパスして前記出力端子に発生するグリッジを抑制する
   バイパス手段（３５、３５Ａ−３５Ｇ）を有することを
   特徴とするＢｉ−ＣＭＯＳ回路。
9. 【請求項９】 前記制御手段は前記第１のバイポーラト
   ランジスタのベースとエミッタ間に直列に接続された少
   なくとも２つのＭＯＳトランジスタを有し、前記バイパ
   ス手段は前記少なくとも２つのＭＯＳトランジスタの接
   続点と前記第２の電源線との間に接続されていることを
   特徴とする請求項８記載のＢｉ−ＣＭＯＳ回路。
10. 【請求項１０】 前記制御手段は前記第１のバイポーラ
    トランジスタのベースとエミッタ間に直列に接続された
    少なくとも２つのＭＯＳトランジスタを有し、 前記バイパス手段は前記第１のバイポーラトランジスタ
    のベースと前記第２の電源線との間に接続されているこ
    とを特徴とする請求項８記載のＢｉ−ＣＭＯＳ回路。
11. 【請求項１１】 複数のＭＯＳトランジスタを含んでな
    り、入力信号電圧に基づいてスイッチングする複数のＭ
    ＯＳトランジスタを有する論理ゲートを含む半導体集積
    回路において、 前記論理ゲートの種類に応じて前記複数のＭＯＳトラン
    ジスタのスレッショルド電圧に応じた電源電圧を発生し
    て、前記論理ゲートの出力端子に発生するグリッジを抑
    制する手段（４０）を有することを特徴とする半導体集
    積回路。