JPH06326617A - シンドローム出力回路 - Google Patents
シンドローム出力回路Info
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- JPH06326617A JPH06326617A JP11356793A JP11356793A JPH06326617A JP H06326617 A JPH06326617 A JP H06326617A JP 11356793 A JP11356793 A JP 11356793A JP 11356793 A JP11356793 A JP 11356793A JP H06326617 A JPH06326617 A JP H06326617A
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- pulse
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- 208000011580 syndromic disease Diseases 0.000 title claims abstract description 74
- 238000004364 calculation method Methods 0.000 claims description 39
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】入力データのデータブロックの配置状態に関係
なく共用できる回路にする。 【構成】シンドローム演算部１は、スタートパルスＰｓ
１に応じて入力データＤ１のシンドローム演算を開始し
てシンドローム演算出力Ｓ１を送出する。エンドパルス
生成部４は、入力データＤ１に同期した同期信号Ｃ１を
受けてデータブロックの終了時点を検出してエンドパル
スＰｅを出力する。スタートパルス生成部５は、同期信
号Ｃ１を受けてデータブロックの開始時点を検出してス
タートパルスＰｓ１を出力する。遅延部６は、スタート
パルスＰｓ１に所定の遅延時間を与えてスタートパルス
Ｐｓ２として出力する。ラッチ部２は、エンドパルスＰ
ｅに応じてシンドローム演算出力Ｓ１をラッチする。ラ
ッチ部３は、スタートパルスＰｓ２に応じてラッチ出力
Ｓ２を更にラッチし、シンドローム出力Ｓｏとして送出
する。
なく共用できる回路にする。 【構成】シンドローム演算部１は、スタートパルスＰｓ
１に応じて入力データＤ１のシンドローム演算を開始し
てシンドローム演算出力Ｓ１を送出する。エンドパルス
生成部４は、入力データＤ１に同期した同期信号Ｃ１を
受けてデータブロックの終了時点を検出してエンドパル
スＰｅを出力する。スタートパルス生成部５は、同期信
号Ｃ１を受けてデータブロックの開始時点を検出してス
タートパルスＰｓ１を出力する。遅延部６は、スタート
パルスＰｓ１に所定の遅延時間を与えてスタートパルス
Ｐｓ２として出力する。ラッチ部２は、エンドパルスＰ
ｅに応じてシンドローム演算出力Ｓ１をラッチする。ラ
ッチ部３は、スタートパルスＰｓ２に応じてラッチ出力
Ｓ２を更にラッチし、シンドローム出力Ｓｏとして送出
する。
Description
【０００１】
【産業上の利用分野】本発明はシンドローム出力回路に
関し、特にＢＣＨ符号やリードソロモン符号等の誤り訂
正に際しシンドロームの演算結果をラッチして出力する
シンドローム出力回路に関する。
関し、特にＢＣＨ符号やリードソロモン符号等の誤り訂
正に際しシンドロームの演算結果をラッチして出力する
シンドローム出力回路に関する。
【０００２】
【従来の技術】一般に、ディジタル画像記録再生装置等
においてＢＣＨ符号やリードソロモン符号の誤り訂正を
行う場合、まず入力データからデータブロック毎にシン
ドロームを演算し、このシンドロームからユークリッド
アルゴリズム等により誤り数値多項式および誤り位置多
項式を算出し、更に、チェンのアルゴリズム等により誤
り位置および誤り数値を算出している。この場合、正し
く誤り訂正を行うためには、演算処理結果を次段の演算
回路へタイミングよく供給する必要がある。
においてＢＣＨ符号やリードソロモン符号の誤り訂正を
行う場合、まず入力データからデータブロック毎にシン
ドロームを演算し、このシンドロームからユークリッド
アルゴリズム等により誤り数値多項式および誤り位置多
項式を算出し、更に、チェンのアルゴリズム等により誤
り位置および誤り数値を算出している。この場合、正し
く誤り訂正を行うためには、演算処理結果を次段の演算
回路へタイミングよく供給する必要がある。
【０００３】ところで、入力データには、図２（ａ）に
示すように、データブロックが連続しているものと、図
３（ａ）に示すように、データブロックとデータブロッ
クとの間に所定の空期間のあるものとがある。このた
め、従来のシンドローム出力回路は、入力データに対応
して、図４（ａ），（ｂ）のいずれかを使用している。
示すように、データブロックが連続しているものと、図
３（ａ）に示すように、データブロックとデータブロッ
クとの間に所定の空期間のあるものとがある。このた
め、従来のシンドローム出力回路は、入力データに対応
して、図４（ａ），（ｂ）のいずれかを使用している。
【０００４】すなわち、データブロックが連続している
入力データに対しては、図４（ａ）に示した回路を使用
する。ここで、シンドローム演算部１は、パルスＰｃに
応じて入力データＤ２のシンドローム演算を開始し、シ
ンドローム演算出力Ｓ１をラッチ部２へ送出する。パル
ス生成部７は、入力データＤ２に同期した同期信号Ｃ２
を外部から受け、連続したデータブロックの区切り時点
を検出し、データブロックの終了時点を示すと同時に次
のデータブロックの開始時点を示すパルスＰｃを生成
し、シンドローム演算部１およびラッチ部２へ出力す
る。ラッチ部２は、パルスＰｃに応じてシンドローム演
算出力Ｓ１をラッチし、各データブロック毎にシンドロ
ーム演算結果をシンドローム出力Ｓｏとして送出する。
このシンドローム出力Ｓｏは、誤り数値多項式および誤
り位置多項式の演算に使用される。
入力データに対しては、図４（ａ）に示した回路を使用
する。ここで、シンドローム演算部１は、パルスＰｃに
応じて入力データＤ２のシンドローム演算を開始し、シ
ンドローム演算出力Ｓ１をラッチ部２へ送出する。パル
ス生成部７は、入力データＤ２に同期した同期信号Ｃ２
を外部から受け、連続したデータブロックの区切り時点
を検出し、データブロックの終了時点を示すと同時に次
のデータブロックの開始時点を示すパルスＰｃを生成
し、シンドローム演算部１およびラッチ部２へ出力す
る。ラッチ部２は、パルスＰｃに応じてシンドローム演
算出力Ｓ１をラッチし、各データブロック毎にシンドロ
ーム演算結果をシンドローム出力Ｓｏとして送出する。
このシンドローム出力Ｓｏは、誤り数値多項式および誤
り位置多項式の演算に使用される。
【０００５】また、データブロック間に所定の空期間が
ある入力データに対しては、図４（ｂ）に示した回路を
使用する。ここで、シンドローム演算部１は、スタート
パルスＰｓに応じて入力データＤ３のシンドローム演算
を開始し、シンドローム演算出力Ｓ１をラッチ部２へ送
出する。エンドパルス生成部４は、入力データＤ３に同
期した同期信号Ｃ３を受け、各データブロックの終了時
点を検出してエンドパルスＰｅを生成しラッチ部２へ出
力する。スタートパルス生成部５は、入力データＤ３に
同期した同期信号Ｃ３を受け、各データブロックの開始
時点を検出してスタートパルスＰｓを生成し、シンドロ
ーム演算部１およびラッチ部３へ出力する。ラッチ部２
は、エンドパルスＰｅに応じてシンドローム演算出力Ｓ
１をラッチし、各データブロック毎にシンドローム演算
結果をラッチ出力Ｓ２としてラッチ部３へ送出する。ラ
ッチ部３は、スタートパルスＰｓに応じてラッチ出力Ｓ
２を更にラッチし、シンドローム出力Ｓｏとして送出す
る。
ある入力データに対しては、図４（ｂ）に示した回路を
使用する。ここで、シンドローム演算部１は、スタート
パルスＰｓに応じて入力データＤ３のシンドローム演算
を開始し、シンドローム演算出力Ｓ１をラッチ部２へ送
出する。エンドパルス生成部４は、入力データＤ３に同
期した同期信号Ｃ３を受け、各データブロックの終了時
点を検出してエンドパルスＰｅを生成しラッチ部２へ出
力する。スタートパルス生成部５は、入力データＤ３に
同期した同期信号Ｃ３を受け、各データブロックの開始
時点を検出してスタートパルスＰｓを生成し、シンドロ
ーム演算部１およびラッチ部３へ出力する。ラッチ部２
は、エンドパルスＰｅに応じてシンドローム演算出力Ｓ
１をラッチし、各データブロック毎にシンドローム演算
結果をラッチ出力Ｓ２としてラッチ部３へ送出する。ラ
ッチ部３は、スタートパルスＰｓに応じてラッチ出力Ｓ
２を更にラッチし、シンドローム出力Ｓｏとして送出す
る。
【０００６】このようにすることにより、入力データの
データブロック間の空期間に関係なく、常にデータブロ
ックの開始時点に同期して１つ前のデータブロックのシ
ンドローム演算結果を送出できる。
データブロック間の空期間に関係なく、常にデータブロ
ックの開始時点に同期して１つ前のデータブロックのシ
ンドローム演算結果を送出できる。
【０００７】
【発明が解決しようとする課題】上述した従来のシンド
ローム出力回路では、データブロックが連続している入
力データの場合と、データブロックとデータブロックと
の間に所定の空期間のある入力データの場合とでは、異
なるシンドローム出力回路を使用しなければならない。
このため、特にＬＳＩ化する場合には、入力データのデ
ータブロックの配置状態に応じて２種類のＬＳＩを開発
しなければならず拡張性に欠けるいという問題点を有し
ている。
ローム出力回路では、データブロックが連続している入
力データの場合と、データブロックとデータブロックと
の間に所定の空期間のある入力データの場合とでは、異
なるシンドローム出力回路を使用しなければならない。
このため、特にＬＳＩ化する場合には、入力データのデ
ータブロックの配置状態に応じて２種類のＬＳＩを開発
しなければならず拡張性に欠けるいという問題点を有し
ている。
【０００８】本発明の目的は、入力データのデータブロ
ックの配置状態に関係なく共用でき、ＬＳＩ化に適した
シンドローム出力回路を提供することにある。
ックの配置状態に関係なく共用でき、ＬＳＩ化に適した
シンドローム出力回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のシンドローム出
力回路は、入力データのデータブロック毎に誤り訂正の
ためのシンドロームを演算して出力するシンドローム演
算部と、前記入力データに同期した同期信号に基づいて
前記データブロックの終了時点を検出しエンドパルスを
出力するエンドパルス生成部と、前記同期信号に基づい
て前記データブロックの開始時点を検出しスタートパル
スを出力するスタートパルス生成部と、このスタートパ
ルス生成部が出力する前記スタートパルスに所定の遅延
時間を与える遅延部と、前記エンドパルスに応じて前記
シンドローム演算部からのシンドローム演算出力をラッ
チする第１のラッチ部と、前記遅延部によって遅延され
た前記スタートパルスに応じて前記第１のラッチ部の出
力をラッチする第２のラッチ部とを備える。また、前記
遅延部の遅延時間は、前記第１のラッチ部が前記シンド
ローム演算出力をラッチして出力するまでの所要時間と
前記第２のラッチ部のセットアップ時間とを加算した時
間に応じて設定される。
力回路は、入力データのデータブロック毎に誤り訂正の
ためのシンドロームを演算して出力するシンドローム演
算部と、前記入力データに同期した同期信号に基づいて
前記データブロックの終了時点を検出しエンドパルスを
出力するエンドパルス生成部と、前記同期信号に基づい
て前記データブロックの開始時点を検出しスタートパル
スを出力するスタートパルス生成部と、このスタートパ
ルス生成部が出力する前記スタートパルスに所定の遅延
時間を与える遅延部と、前記エンドパルスに応じて前記
シンドローム演算部からのシンドローム演算出力をラッ
チする第１のラッチ部と、前記遅延部によって遅延され
た前記スタートパルスに応じて前記第１のラッチ部の出
力をラッチする第２のラッチ部とを備える。また、前記
遅延部の遅延時間は、前記第１のラッチ部が前記シンド
ローム演算出力をラッチして出力するまでの所要時間と
前記第２のラッチ部のセットアップ時間とを加算した時
間に応じて設定される。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
であり、図４に示した従来例と同一構成要素には同一符
号を付してある。
であり、図４に示した従来例と同一構成要素には同一符
号を付してある。
【００１２】図１において、シンドローム演算部１は、
スタートパルスＰｓ１に応じて入力データＤ１のシンド
ローム演算を開始し、シンドローム演算出力Ｓ１をラッ
チ部２へ送出する。エンドパルス生成部４は、入力デー
タＤ１に同期した同期信号Ｃ１を受け、各データブロッ
クの終了時点を検出してエンドパルスＰｅを生成しラッ
チ部２へ出力する。また、スタートパルス生成部５は、
同期信号Ｃ１を受けて各データブロックの開始時点を検
出し、スタートパルスＰｓ１を生成してシンドローム演
算部１および遅延部６へ出力する。遅延部６は、スター
トパルスＰｓ１に所定の遅延時間を与えてスタートパル
スＰｓ２としてラッチ部３へ出力する。
スタートパルスＰｓ１に応じて入力データＤ１のシンド
ローム演算を開始し、シンドローム演算出力Ｓ１をラッ
チ部２へ送出する。エンドパルス生成部４は、入力デー
タＤ１に同期した同期信号Ｃ１を受け、各データブロッ
クの終了時点を検出してエンドパルスＰｅを生成しラッ
チ部２へ出力する。また、スタートパルス生成部５は、
同期信号Ｃ１を受けて各データブロックの開始時点を検
出し、スタートパルスＰｓ１を生成してシンドローム演
算部１および遅延部６へ出力する。遅延部６は、スター
トパルスＰｓ１に所定の遅延時間を与えてスタートパル
スＰｓ２としてラッチ部３へ出力する。
【００１３】ラッチ部２は、エンドパルスＰｅに応じて
シンドローム演算出力Ｓ１をラッチし、各データブロッ
ク毎にシンドローム演算結果をラッチ出力Ｓ２として送
出する。ラッチ部３は、スタートパルスＰｓ２に応じて
ラッチ出力Ｓ２を更にラッチし、シンドローム出力Ｓｏ
として送出する。
シンドローム演算出力Ｓ１をラッチし、各データブロッ
ク毎にシンドローム演算結果をラッチ出力Ｓ２として送
出する。ラッチ部３は、スタートパルスＰｓ２に応じて
ラッチ出力Ｓ２を更にラッチし、シンドローム出力Ｓｏ
として送出する。
【００１４】次に、データブロックが連続している入力
データの場合の動作について、図２を参照して説明す
る。入力データＤ１は、図２（ａ）に示すように、デー
タブロックＤk ，Ｄk+1 ，…が連続しているデータ列で
ある。従って、各データブロックの終了時点が次のデー
タブロックの開始時点となるので、エンドパルスＰｅお
よびスタートパルスＰｓ１は、図２（ｂ），（ｃ）にそ
れぞれ示すように、データブロックの区切り時点ｔk ，
ｔk+1 ，…において同時にそれぞれ出力される。また、
遅延部６が出力するスタートパルスＰｓ２は、図２
（ｄ）に示すように、スタートパルスＰｓ１よりも遅延
時間ｔｄだけ遅延している。
データの場合の動作について、図２を参照して説明す
る。入力データＤ１は、図２（ａ）に示すように、デー
タブロックＤk ，Ｄk+1 ，…が連続しているデータ列で
ある。従って、各データブロックの終了時点が次のデー
タブロックの開始時点となるので、エンドパルスＰｅお
よびスタートパルスＰｓ１は、図２（ｂ），（ｃ）にそ
れぞれ示すように、データブロックの区切り時点ｔk ，
ｔk+1 ，…において同時にそれぞれ出力される。また、
遅延部６が出力するスタートパルスＰｓ２は、図２
（ｄ）に示すように、スタートパルスＰｓ１よりも遅延
時間ｔｄだけ遅延している。
【００１５】さて、シンドローム演算部１は、時点ｔk
のスタートパルスＰｓ１に応じてデータブロックＤk の
シンドローム演算を開始する。ラッチ部２は、時点ｔ
k+1 におけるエンドパルスＰｅに応じてシンドローム演
算出力Ｓ１をラッチし、図２（ｅ）に示すように、デー
タブロックＤk のシンドロームＳk を出力Ｓ２として送
出する。なお、シンドローム演算部１は、時点ｔk+1 の
スタートパルスＰｓ１を受けて次のデータブロックＤk+
1 のシンドローム演算を開始する。
のスタートパルスＰｓ１に応じてデータブロックＤk の
シンドローム演算を開始する。ラッチ部２は、時点ｔ
k+1 におけるエンドパルスＰｅに応じてシンドローム演
算出力Ｓ１をラッチし、図２（ｅ）に示すように、デー
タブロックＤk のシンドロームＳk を出力Ｓ２として送
出する。なお、シンドローム演算部１は、時点ｔk+1 の
スタートパルスＰｓ１を受けて次のデータブロックＤk+
1 のシンドローム演算を開始する。
【００１６】ラッチ部３は、時点ｔk+1 におけるスター
トパルスＰｓ１よりも遅延時間ｔｄだけ遅延しているス
タートパルスＰｓ２に応じて、ラッチ部２の出力Ｓ２を
更にラッチし、図２（ｆ）に示すように、データブロッ
クＤk のシンドロームＳk を出力Ｓｏとして送出する。
なお、遅延時間ｔｄは、ラッチ部２がシンドローム演算
出力をラッチして出力するまでの所要時間と、ラッチ部
３におけるセットアップ時間とを加算した時間に応じて
設定することにより、ラッチ動作をより確実に実行させ
ることができる。
トパルスＰｓ１よりも遅延時間ｔｄだけ遅延しているス
タートパルスＰｓ２に応じて、ラッチ部２の出力Ｓ２を
更にラッチし、図２（ｆ）に示すように、データブロッ
クＤk のシンドロームＳk を出力Ｓｏとして送出する。
なお、遅延時間ｔｄは、ラッチ部２がシンドローム演算
出力をラッチして出力するまでの所要時間と、ラッチ部
３におけるセットアップ時間とを加算した時間に応じて
設定することにより、ラッチ動作をより確実に実行させ
ることができる。
【００１７】次に、データブロック間に空期間がある入
力データの場合の動作について、図３を参照して説明す
る。入力データＤ１は、図３（ａ）に示すように、デー
タブロックＤk ，Ｄk+1 ，…の間に所定の空期間をもつ
データ列である。従って、データブロックの終了時点お
よび次のデータブロックの開始時点を示すエンドパルス
ＰｅおよびスタートパルスＰｓ１は、図３（ｂ），
（ｃ）にそれぞれ示すように生成される。すなわち、エ
ンドパルスＰｅは、データブロックＤk ，Ｄk+1 ，…の
終了時点ｔｅk ，ｔｅk+1 ，…にそれぞれ出力され、ま
た、スタートパルスＰｓ１は、データブロックＤk ，Ｄ
k+1 ，…の開始時点ｔｓk ，ｔｓk+1 ，…にそれぞれ出
力される。更に、スタートパルスＰｓ２は、図３（ｄ）
に示すように、スタートパルスＰｓ１よりも遅延時間ｔ
ｄだけ遅延して出力される。
力データの場合の動作について、図３を参照して説明す
る。入力データＤ１は、図３（ａ）に示すように、デー
タブロックＤk ，Ｄk+1 ，…の間に所定の空期間をもつ
データ列である。従って、データブロックの終了時点お
よび次のデータブロックの開始時点を示すエンドパルス
ＰｅおよびスタートパルスＰｓ１は、図３（ｂ），
（ｃ）にそれぞれ示すように生成される。すなわち、エ
ンドパルスＰｅは、データブロックＤk ，Ｄk+1 ，…の
終了時点ｔｅk ，ｔｅk+1 ，…にそれぞれ出力され、ま
た、スタートパルスＰｓ１は、データブロックＤk ，Ｄ
k+1 ，…の開始時点ｔｓk ，ｔｓk+1 ，…にそれぞれ出
力される。更に、スタートパルスＰｓ２は、図３（ｄ）
に示すように、スタートパルスＰｓ１よりも遅延時間ｔ
ｄだけ遅延して出力される。
【００１８】シンドローム演算部１は、時点ｔｓk にお
けるスタートパルスＰｓ１に応じてデータブロックＤk
のシンドローム演算を開始する。ラッチ部２は、時点ｔ
ｅkにおけるエンドパルスＰｅに応じてシンドローム演
算出力Ｓ１をラッチし、図３（ｅ）に示すように、デー
タブロックＤk のシンドロームＳk を出力Ｓ２として送
出する。なお、シンドローム演算部１は、時点ｔｓk+1
のスタートパルスＰｓ１により次のデータブロックＤk+
1 のシンドローム演算を開始する。
けるスタートパルスＰｓ１に応じてデータブロックＤk
のシンドローム演算を開始する。ラッチ部２は、時点ｔ
ｅkにおけるエンドパルスＰｅに応じてシンドローム演
算出力Ｓ１をラッチし、図３（ｅ）に示すように、デー
タブロックＤk のシンドロームＳk を出力Ｓ２として送
出する。なお、シンドローム演算部１は、時点ｔｓk+1
のスタートパルスＰｓ１により次のデータブロックＤk+
1 のシンドローム演算を開始する。
【００１９】ラッチ部３は、時点ｔｓk+1 におけるスタ
ートパルスＰｓ１よりも遅延時間ｔｄだけ遅延している
スタートパルスＰｓ２に応じて、ラッチ部２の出力Ｓ２
を更にラッチし、図３（ｆ）に示すように、データブロ
ックＤk のシンドロームＳkを出力Ｓｏとして送出す
る。
ートパルスＰｓ１よりも遅延時間ｔｄだけ遅延している
スタートパルスＰｓ２に応じて、ラッチ部２の出力Ｓ２
を更にラッチし、図３（ｆ）に示すように、データブロ
ックＤk のシンドロームＳkを出力Ｓｏとして送出す
る。
【００２０】このようにすることにより、データブロッ
ク間の空期間の有無あるいは空期間の長さに関係なく、
常にデータブロックの開始時点に同期して１つ前のデー
タブロックのシンドロームを確実に送出できる。
ク間の空期間の有無あるいは空期間の長さに関係なく、
常にデータブロックの開始時点に同期して１つ前のデー
タブロックのシンドロームを確実に送出できる。
【００２１】
【発明の効果】以上説明したように本発明によれば、入
力データのデータブロックのシンドローム演算結果をデ
ータブロックの終了時点を示すエンドパルスにより第１
のラッチ部にラッチさせ、また、次のデータブロックの
開始時点を示すスタートパルスに所定の遅延時間を与え
る遅延部を設け、この遅延部の出力を第２のラッチ部に
供給して、第１のラッチ部の出力を更にラッチさせるこ
とにより、データブロック間の空期間の有無あるいは空
期間の長さに関係なく、常にデータブロックの開始時点
に同期して１つ前のデータブロックのシンドロームを送
出できる。従って、入力データのデータブロックの配置
状態に関係なく共用できるので、ＬＳＩ化に適した回路
となる。また、遅延部での遅延時間は、第１のラッチ部
がシンドローム演算結果をラッチして出力するまでの所
要時間と、第２のラッチ部におけるセットアップ時間と
を加算した時間に応じて設定することにより、確実にラ
ッチ動作を実行させることができる。
力データのデータブロックのシンドローム演算結果をデ
ータブロックの終了時点を示すエンドパルスにより第１
のラッチ部にラッチさせ、また、次のデータブロックの
開始時点を示すスタートパルスに所定の遅延時間を与え
る遅延部を設け、この遅延部の出力を第２のラッチ部に
供給して、第１のラッチ部の出力を更にラッチさせるこ
とにより、データブロック間の空期間の有無あるいは空
期間の長さに関係なく、常にデータブロックの開始時点
に同期して１つ前のデータブロックのシンドロームを送
出できる。従って、入力データのデータブロックの配置
状態に関係なく共用できるので、ＬＳＩ化に適した回路
となる。また、遅延部での遅延時間は、第１のラッチ部
がシンドローム演算結果をラッチして出力するまでの所
要時間と、第２のラッチ部におけるセットアップ時間と
を加算した時間に応じて設定することにより、確実にラ
ッチ動作を実行させることができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】本実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図４】従来のシンドローム出力回路の一例を示すブロ
ック図である。
ック図である。
１ シンドローム演算部 ２，３ ラッチ部 ４ エンドパルス生成部 ５ スタートパルス生成部 ６ 遅延部 Ｃ１ 同期信号 Ｄ１ 入力データ Ｐｅ エンドパルス Ｐｓ１，Ｐｓ２ スタートパルス Ｓ１ シンドローム演算出力 Ｓ２ ラッチ出力 Ｓｏ シンドローム出力
Claims (2)
- 【請求項１】 入力データのデータブロック毎に誤り訂
正のためのシンドロームを演算して出力するシンドロー
ム演算部と、前記入力データに同期した同期信号に基づ
いて前記データブロックの終了時点を検出しエンドパル
スを出力するエンドパルス生成部と、前記同期信号に基
づいて前記データブロックの開始時点を検出しスタート
パルスを出力するスタートパルス生成部と、このスター
トパルス生成部が出力する前記スタートパルスに所定の
遅延時間を与える遅延部と、前記エンドパルスに応じて
前記シンドローム演算部からのシンドローム演算出力を
ラッチする第１のラッチ部と、前記遅延部によって遅延
された前記スタートパルスに応じて前記第１のラッチ部
の出力をラッチする第２のラッチ部とを備えることを特
徴とするシンドローム出力回路。 - 【請求項２】 前記遅延部の遅延時間は、前記第１のラ
ッチ部が前記シンドローム演算出力をラッチして出力す
るまでの所要時間と前記第２のラッチ部のセットアップ
時間とを加算した時間に応じて設定されることを特徴と
する請求項１記載のシンドローム出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11356793A JPH06326617A (ja) | 1993-05-17 | 1993-05-17 | シンドローム出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11356793A JPH06326617A (ja) | 1993-05-17 | 1993-05-17 | シンドローム出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326617A true JPH06326617A (ja) | 1994-11-25 |
Family
ID=14615533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11356793A Pending JPH06326617A (ja) | 1993-05-17 | 1993-05-17 | シンドローム出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326617A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641334A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH0435529A (ja) * | 1990-05-31 | 1992-02-06 | Fujitsu Ltd | 符号長可変オンザフライデコーダ |
-
1993
- 1993-05-17 JP JP11356793A patent/JPH06326617A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641334A (en) * | 1987-06-24 | 1989-01-05 | Matsushita Electric Ind Co Ltd | Error corrector |
| JPH0435529A (ja) * | 1990-05-31 | 1992-02-06 | Fujitsu Ltd | 符号長可変オンザフライデコーダ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960903 |