JPH0633234U - アドレス発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 アドレシングできるビット幅を拡張可能とす
ることで、大きなシステムにも対応できるアドレス発生
回路を提供することを目的とする。 【構成】 アドレス発生器１１は、制御信号１４に応じ
たアドレス１６を、アドレス発生用クロックに同期して
あらかじめ決められたビット幅で出力する。記憶素子１
０は、任意のアドレスが格納されている記憶素子であ
り、フリップフロップ等により構成されている。加算器
１７はアドレス１５とアドレス１６を加算する加算器で
あり、これによりアドレス１５とアドレス１６が加算さ
れたアドレス１２がアドレス発生回路の出力として図示
を省略したメモリに送られる。コントロール用メモリ素
子１３は、アドレス出力１２を入力し、制御信号１４を
アドレス発生器１１に送出する制御素子である。図１の
回路では、アドレス出力１２でメモリのアドレシングを
行うため、その範囲が拡大できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はアドレス発生回路、より具体的にはアドレス発生回路における指定ア ドレスの拡張に関する。

【０００２】

【従来の技術】

周知のように、たとえばマイクロプロセッサはプログラムやデータをメモリに 記憶し、これを読み書きすることで所望の動作を行う制御回路であり、このとき にメモリのアドレスを指定する回路がアドレス発生回路である。

【０００３】 図２は従来技術におけるアドレス発生回路の機能ブロック図である。同図に示 すように、従来のアドレス発生回路は、コントロール用メモリ素子３から出力さ れた制御信号４に応じたアドレス２を、アドレス発生用クロックに同期してアド レス発生器１が出力するものであった。このようなアドレス発生回路において、 アドレス発生器１の生成するアドレス２のビット幅は、アドレシングされるメモ リ等のアドレスビット数に応じてあらかじめ決められる。

【０００４】 すなわち、たとえば２５６Ｗのメモリをアドレシングする場合には、アドレス 発生器１のビット幅は２５６＝２8により８ビットとなり、また６４ＫＷ（６５ ５３６Ｗ）のメモリにアドレシングする場合にはアドレス発生器１のビット幅は ６５５３６＝２¹⁶から１６ビットとなる。このように、従来技術におけるアドレ ス発生回路は、アドレシングされるメモリ等に応じてあらかじめアドレシング可 能な領域が決まっており、この範囲内でプログラムやデータの格納やアクセスを 行っていた。

【０００５】 一方、近年、マイクロプロセッサの高速化や高機能化に伴い、ソフトウェアも 高機能化などによる肥大化の傾向にある。このため、円滑にソフトウェアを運用 するには、コンピュータの内部記憶装置（メモリ）の容量を増やし、そのメモリ 空間を大きくすることが望ましい。

【０００６】

【考案が解決しようとする課題】

しかしながら従来のアドレス発生回路では、メモリ領域を増やしてもアドレス 発生器１の生成するビット幅以上のアドレシングできず、増やしたメモリ領域の 指定を行うことができない。このため、システムの拡張性が著しく制限されると ともに、データ量が増えたり、大容量のメモリ空間を必要とするシステムを動作 させることができなかった。

【０００７】 本考案はこのような従来技術の欠点を解消し、アドレス発生回路においてアド レシングできるビット幅を拡張可能とすることで、大きなシステムにも対応でき るアドレス発生回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】

本考案は上述の課題を解決するために、制御信号に応じたアドレスをクロック に同期して出力するアドレス発生回路は、制御信号１４を出力する制御用メモリ 素子１３と、制御用メモリ素子１３より制御信号１４を入力し、この制御信号１ ４に応じた第１のアドレス１６をクロックに同期して出力するアドレス発生器１ １と、任意に設定可能なアドレスデータを第２のアドレス１５として記憶する記 憶素子１０と、第１のアドレス１６および第２のアドレス１５を入力し、これら を加算してアドレス１２として出力する加算器１７とを有する。

【０００９】

【作用】

本考案によれば、アドレス発生器１１は、制御用メモリ素子１３からの制御信 号１４に応じた第１のアドレス１６を、アドレス発生用クロックに同期して加算 器１７に出力する。加算器１７はまた、記憶素子１０から第２のアドレス１５を 入力し、これらを加算したアドレス１２をアドレス出力として出力する。

【００１０】

【実施例】 次に添付図面を参照して本考案によるアドレス発生回路の実施例を詳細に説明 する。

【００１１】 図１は本考案によるアドレス発生回路の実施例を示す機能ブロック図である。 アドレス発生器１１は、制御信号１４に応じたアドレス１６を、アドレス発生用 クロックに同期してあらかじめ決められたビット幅で出力する一般的なアドレス 発生器である。アドレス発生器１１は加算器１７に接続され、これにアドレス１ ６を出力する。

【００１２】 記憶素子１０は、任意のアドレスが格納されている記憶素子であり、フリップ フロップ等により構成されている。記憶素子１０は、加算器１７に接続され、ア ドレス１５を加算器１７に出力する。なお、同図では具体的に示されていないが 、記憶素子１０のデータは本実施例のアドレス発生回路が組み込まれる電子機器 の制御により任意の値に変更可能である。

【００１３】 加算器１７はアドレス１５とアドレス１６を加算する加算器である。加算器１ ７により、アドレス１５とアドレス１６が加算されたアドレス１２が、アドレス 発生回路の出力として図示を省略したメモリに送られる。コントロール用メモリ 素子１３は、アドレス出力１２を入力し、制御信号１４をアドレス発生器１１に 送出する制御素子である。

【００１４】 本実施例では、記憶素子１０と加算器１７を付加し、記憶素子１０より出力さ れたアドレス１５とアドレス発生器１１より出力されたアドレス１６を加算器１ ７にて加算し、そのアドレス出力１２でメモリのアドレシングを行うため、その 範囲が拡大できる。

【００１５】 連続したアドレスを発生する場合、記憶素子１０から出力されるアドレス１５ は固定となり、アドレス発生器１１より出力されるアドレス１６が制御信号１４ により制御され、一連のアドレス１２が発生する。具体的には、記憶素子１０よ り出力するアドレス１５をＡ、アドレス発生器１１より出力するアドレス１６を Ｂとすると、アドレシング可能な範囲はＡアドレスから（Ａ＋Ｂ）アドレスまで となる。

【００１６】 しかしながら、記憶素子１０のデータを変えることで、アドレス出力１２は、 記憶素子１０からの出力アドレスの最大をＣ、アドレス発生器１１からの出力ア ドレスの最大をＢとすると、アドレシング可能な範囲は０アドレスから（Ｂ＋Ｃ ）アドレスまでとなる。このように本実施例によれば従来のアドレス発生回路に 比べてアドレシング範囲の拡張が可能となる。

【００１７】 図３は、本実施例のアドレス発生回路でアドレシングできるメモリ空間と、図 ２に示した従来技術のアドレス発生回路でアドレシングできるメモリ空間とを比 較したメモリマップである。

【００１８】 図１のアドレス発生器１１の生成するアドレスと、図２のアドレス発生器１の 生成するアドレス１６は同じアドレス領域をアドレシングできるものとすると、 これらはメモリの先頭０アドレスからＢアドレスまでのアドレシングとなる。

【００１９】 一方、本実施例のアドレス発生回路によって出力されるアドレス１２は、アド レス発生器１１のアドレス１６と記憶素子１０が出力するアドレス１５の合算と なっていることから、アドレシングできるメモリはＡアドレスからＡ＋Ｂアドレ スまでの範囲となる。また、記憶素子１０の先頭アドレスデータを書き換えるこ とで、メモリの先頭０アドレスから（Ｂ＋Ｃ）アドレスまでアドレシング可能な 範囲が拡大する。

【００２０】 なお、記憶素子１０のデータ書き換えの方法としては、たとえばコンピュータ に設けたディップスイッチなどによりハード的に行うか、または運用ソフトウェ アで場合に応じて順次データを書き換えるという二通りを考えることができる。

【００２１】

【考案の効果】

このように、本考案によるアドレス発生回路によれば、アドレス発生器１１が 生成するアドレスを超えたメモリ空間にアドレシングすることが可能となる。ま た、アドレシングできるメモリの上限が拡大するということから、コンピュータ に内蔵あるいは増設したメモリに、肥大化したソフトウェアの一部をロードして メモリの有効活用に役立たせ、ソフトウェアの実行速度を上げることができる。

【図面の簡単な説明】

【図１】本考案のアドレス発生回路の実施例を示す機能
ブロック図である。

【図２】従来のアドレス発生回路の構成図である。

【図３】図１と図２におけるアドレシング空間の比較を
示すメモリマップである。

【符号の説明】

１０ 記憶素子 １１ アドレス発生器 １３ コントロール用メモリ素子 １７ 加算器

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 制御信号に応じたアドレスをクロックに
   同期して出力するアドレス発生回路において、 前記制御信号(14)を出力する制御用メモリ素子(13)と、 前記制御用メモリ素子(13)より制御信号(14)を入力し、
   この制御信号(14)に応じた第１のアドレス(16)をクロッ
   クに同期して出力するアドレス発生器(11)と、 任意に設定可能なアドレスデータを第２のアドレス(15)
   として記憶する記憶素子(10)と、 前記第１のアドレス(16)および第２のアドレス(15)を入
   力し、これらを加算してアドレス(12)として出力する加
   算器(17)とを有することを特徴とするアドレス発生回
   路。