JPH0739086Y2 - Ｆｄｄコントロ−ル回路 - Google Patents
Ｆｄｄコントロ−ル回路Info
- Publication number
- JPH0739086Y2 JPH0739086Y2 JP11676986U JP11676986U JPH0739086Y2 JP H0739086 Y2 JPH0739086 Y2 JP H0739086Y2 JP 11676986 U JP11676986 U JP 11676986U JP 11676986 U JP11676986 U JP 11676986U JP H0739086 Y2 JPH0739086 Y2 JP H0739086Y2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- fdd
- control
- code
- units
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案はフロッピーディスクドライブ装置（FDD）のコ
ントロール回路に関するものである。
ントロール回路に関するものである。
（従来の技術） 複数のフロッピーディスクドライブユニット（以下、FD
Dユニットと呼ぶ）を択一的にシーク可能にしてFDD制御
素子は、一般にコントロールし得るユニット数に制限が
あり、例えばμPD765は、４ユニットを限度としてい
る。
Dユニットと呼ぶ）を択一的にシーク可能にしてFDD制御
素子は、一般にコントロールし得るユニット数に制限が
あり、例えばμPD765は、４ユニットを限度としてい
る。
（考案が解決しようとする問題点） 上記したようなFDD制御素子を用いたFDDコントロール回
路において、そのユニット数の制限を越えた数の各ユニ
ットを制御しようとする場合は、FDD制御素子を必要数
だけ追加するか、別途、外付けのユニット選択回路を使
用する必要があった。そして外付けのユニット選択回路
を使用した場合は、その追加毎に、該外付けの選択回路
から出力されるユニット選択信号とFDD制御素子から出
力されるユニット選択信号とを使い分けるためのプログ
ラムを追加しなければFDD制御素子のユニット選択機能
が損われるという問題があった。
路において、そのユニット数の制限を越えた数の各ユニ
ットを制御しようとする場合は、FDD制御素子を必要数
だけ追加するか、別途、外付けのユニット選択回路を使
用する必要があった。そして外付けのユニット選択回路
を使用した場合は、その追加毎に、該外付けの選択回路
から出力されるユニット選択信号とFDD制御素子から出
力されるユニット選択信号とを使い分けるためのプログ
ラムを追加しなければFDD制御素子のユニット選択機能
が損われるという問題があった。
本考案は、特別なユニット選択回路を付加することなし
に、FDDユニットを選択するためのプログラムをホスト
に予め追加しておくことによって、FDD制御素子が選択
可能にしているユニット数を越えた数の各ユニットを制
御し得る回路を提供することを目的とする。
に、FDDユニットを選択するためのプログラムをホスト
に予め追加しておくことによって、FDD制御素子が選択
可能にしているユニット数を越えた数の各ユニットを制
御し得る回路を提供することを目的とする。
（問題点を解決するための手段） 本考案は、前記問題点を解決するために、制御可能なユ
ニット数が所定数に限定され且つ該所定数のFDDユニッ
トを個別にシーク可能にしてなるFDD制御素子を備え、F
DDユニットをコンピュータ制御するFDDコントロール回
路において、前記所定数を越えるビット数をなし該所定
数を越える数の各制御対象ユニットを択一的に指定する
ユニット選択用コードが、該所定数のアドレスの各々に
対応させて予め書込まれ、該ユニット選択用コードを適
宜に書替え可能にし且つその読出しを可能にし、読出さ
れたユニット選択用コードをFDDユニット側に与えるユ
ニット選択信号記憶部と、前記制御対象ユニットを選択
すべく指定するためのユニット制御指令が上位から送出
される毎に前記ユニット選択信号記憶部に対して当該ユ
ニット制御指令に対応のアドレスを指定してユニット選
択用コードの読出しを制御する読出し制御手段とを備え
た。
ニット数が所定数に限定され且つ該所定数のFDDユニッ
トを個別にシーク可能にしてなるFDD制御素子を備え、F
DDユニットをコンピュータ制御するFDDコントロール回
路において、前記所定数を越えるビット数をなし該所定
数を越える数の各制御対象ユニットを択一的に指定する
ユニット選択用コードが、該所定数のアドレスの各々に
対応させて予め書込まれ、該ユニット選択用コードを適
宜に書替え可能にし且つその読出しを可能にし、読出さ
れたユニット選択用コードをFDDユニット側に与えるユ
ニット選択信号記憶部と、前記制御対象ユニットを選択
すべく指定するためのユニット制御指令が上位から送出
される毎に前記ユニット選択信号記憶部に対して当該ユ
ニット制御指令に対応のアドレスを指定してユニット選
択用コードの読出しを制御する読出し制御手段とを備え
た。
（作用） ユニット選択信号記憶部には、FDD制御素子が制御可能
な所定数よりなる各アドレスに対応させて、該所定数を
越えた数の各制御対象ユニットを択一的に指定するユニ
ット選択用コードが、該所定数を越えた所定のビット長
をなして予め書込まれていて、上位からユニット制御指
令が送出される毎に読出し制御手段によって、該ユニッ
ト選択信号記憶部に対して当該ユニット制御指令に対応
のアドレスが指定され、該ユニット選択信号記憶部から
ユニット選択用コードが読出され、読出されたコードが
FDDユニット側に与えられる。そして新たなFDDユニット
との組み合わせによる選択制御を行うに当っては、ユニ
ット選択信号記憶部のユニット選択用コードを、該各ア
ドレスに対して、新たなFDDユニットの選択指定対応に
書替えておくことによって、そのユニット選択用コード
が同様に読出されてFDDユニット側に与えられる。
な所定数よりなる各アドレスに対応させて、該所定数を
越えた数の各制御対象ユニットを択一的に指定するユニ
ット選択用コードが、該所定数を越えた所定のビット長
をなして予め書込まれていて、上位からユニット制御指
令が送出される毎に読出し制御手段によって、該ユニッ
ト選択信号記憶部に対して当該ユニット制御指令に対応
のアドレスが指定され、該ユニット選択信号記憶部から
ユニット選択用コードが読出され、読出されたコードが
FDDユニット側に与えられる。そして新たなFDDユニット
との組み合わせによる選択制御を行うに当っては、ユニ
ット選択信号記憶部のユニット選択用コードを、該各ア
ドレスに対して、新たなFDDユニットの選択指定対応に
書替えておくことによって、そのユニット選択用コード
が同様に読出されてFDDユニット側に与えられる。
（実施例） 第１図は本考案のFDDコントロール回路の一実施例を示
すもので、ここでは４台の８インチユニットと４台の５
−1/4インチユニットとの計８台のFDDユニットのうち、
任意の４台に対して選択制御可能となした例を示す。
すもので、ここでは４台の８インチユニットと４台の５
−1/4インチユニットとの計８台のFDDユニットのうち、
任意の４台に対して選択制御可能となした例を示す。
同図において、CPUはコンピュータの中央処理装置、FDD
はFDD制御素子（以下、制御素子と呼ぶ）、RAMはデータ
の書込みと読出しとが同時に出来るようにした２ポート
のランダムアクセスメモリ（以下、メモリと呼ぶ）であ
る。尚、選択制御されるFDDユニットを同図に符号FDDに
よって示している。
はFDD制御素子（以下、制御素子と呼ぶ）、RAMはデータ
の書込みと読出しとが同時に出来るようにした２ポート
のランダムアクセスメモリ（以下、メモリと呼ぶ）であ
る。尚、選択制御されるFDDユニットを同図に符号FDDに
よって示している。
メモリRAMは本考案のユニット選択信号記憶部をなし、
当該選択対象である各FDDユニット（図示せず）に対す
るユニット選択用コードを予め記憶させておく。この記
憶に当たっては中央処理装置CPUの制御により、アドレ
ス線L1を介して順次アドレスが指定され且つライト線L2
を介して書込み命令を受け、該各アドレス毎にデータ線
L3を介してユニット選択用コードを受けてこれを取込む
ようにしている。そして先の選択対象を変更する場合
は、先の記憶内容が同様にして書替えられる。
当該選択対象である各FDDユニット（図示せず）に対す
るユニット選択用コードを予め記憶させておく。この記
憶に当たっては中央処理装置CPUの制御により、アドレ
ス線L1を介して順次アドレスが指定され且つライト線L2
を介して書込み命令を受け、該各アドレス毎にデータ線
L3を介してユニット選択用コードを受けてこれを取込む
ようにしている。そして先の選択対象を変更する場合
は、先の記憶内容が同様にして書替えられる。
第２図はメモリRAMの記憶データ例を示す図である。同
図において、メモリRAMは４個のエリアを備え、各エリ
アはアドレス線L1を介するアドレスコードA2A1“00"〜
“11"により指定される。ビットD4,D3,D2,D1,D0は記憶
された各ユニット選択用コードを示したものであり、そ
のビット長は、制御素子FDCが同時に制御可能なユニッ
ト数、ここでは４を１つ越えた５ビットよりなり、最上
位のビットD4のデータ“0"が５−1/4インチユニットの
選択を、“1"が８インチユニットの選択を指定する。そ
してビットD3,D2,D1,D0の各々のデータ“1"がそれぞれF
DDの４番目〜１番目のうち、各対応のユニットの選択を
指定する。よって同図は１回の記憶により、５−1/4イ
ンチのFDDの４番目〜１番目よりなる４台と、８インチ
のFDDの４番目〜１番目よりなる４台の合計８台よりな
る各FDDユニットのうち４台を予め制御対象として適宜
に指定しておき、該制御対象の４台の各FDDユニットを
択一的に選択可能にしていることを示している。
図において、メモリRAMは４個のエリアを備え、各エリ
アはアドレス線L1を介するアドレスコードA2A1“00"〜
“11"により指定される。ビットD4,D3,D2,D1,D0は記憶
された各ユニット選択用コードを示したものであり、そ
のビット長は、制御素子FDCが同時に制御可能なユニッ
ト数、ここでは４を１つ越えた５ビットよりなり、最上
位のビットD4のデータ“0"が５−1/4インチユニットの
選択を、“1"が８インチユニットの選択を指定する。そ
してビットD3,D2,D1,D0の各々のデータ“1"がそれぞれF
DDの４番目〜１番目のうち、各対応のユニットの選択を
指定する。よって同図は１回の記憶により、５−1/4イ
ンチのFDDの４番目〜１番目よりなる４台と、８インチ
のFDDの４番目〜１番目よりなる４台の合計８台よりな
る各FDDユニットのうち４台を予め制御対象として適宜
に指定しておき、該制御対象の４台の各FDDユニットを
択一的に選択可能にしていることを示している。
具体的には、第２図では、１番目の５−1/4インチFDDユ
ニット、２番目の５−1/4インチFDDユニット、１番目の
８インチFDDユニット、３番目の８インチFDDユニット
を、それぞれアドレスコード“00"、“01"、“10"、“1
1"で選択指定可能な状態を示している。
ニット、２番目の５−1/4インチFDDユニット、１番目の
８インチFDDユニット、３番目の８インチFDDユニット
を、それぞれアドレスコード“00"、“01"、“10"、“1
1"で選択指定可能な状態を示している。
同図において各FDDユニットの４台の組合わせを変える
ときは、メモリRAMのユニット選択用コードが上記の記
憶動作と同様にして書替えられる。
ときは、メモリRAMのユニット選択用コードが上記の記
憶動作と同様にして書替えられる。
制御素子FDCは、この場合、一般にデバイス各μPD765で
知られているLSIよりなり、中央処理装置CPUから図示し
ない制御線を介して送出されるユニット制御指令を受け
て該ユニット制御指令が送出される毎にユニット選択信
号線L4を介して、メモリRAMに対して当該ユニット制御
指令に対応の読出しアドレスを指定して、その各ユニッ
ト選択用コードD4〜D0を出力線L5から読出すとともに、
ユニットコントロール線L6から、FDDユニットに対する
コントロール信号を出力して、当該ユニット選択用コー
ドD4〜D0によるFDDユニットをコントロールするように
している。このように、デバイスμPD765は、４台のFDD
ユニットを選択するための各アドレスを出力し且つ当該
ユニットのコントロールを可能にしている。
知られているLSIよりなり、中央処理装置CPUから図示し
ない制御線を介して送出されるユニット制御指令を受け
て該ユニット制御指令が送出される毎にユニット選択信
号線L4を介して、メモリRAMに対して当該ユニット制御
指令に対応の読出しアドレスを指定して、その各ユニッ
ト選択用コードD4〜D0を出力線L5から読出すとともに、
ユニットコントロール線L6から、FDDユニットに対する
コントロール信号を出力して、当該ユニット選択用コー
ドD4〜D0によるFDDユニットをコントロールするように
している。このように、デバイスμPD765は、４台のFDD
ユニットを選択するための各アドレスを出力し且つ当該
ユニットのコントロールを可能にしている。
以上の構成において、メモリRAMに、第２図に示すコー
ドが記憶されているものとする。中央処理装置CPUから
のプログラムにより、例えば８インチの第１番目のFDD
ユニットを選択して制御する場合は、制御素子FDCは中
央処理装置CPUから図示しない制御線を介して当該ユニ
ット制御指令を受けて、ユニット選択信号線L4を介し
て、メモリRAMに対して当該ユニット制御指令に対応の
読出しアドレス“10"を指定する。その結果、出力線L5
からユニット選択用コード“10001"が読出される。第２
図のコードの対応により、８インチの第１番目のFDDユ
ニットが選択され、ユニットコントロール線L6を介し
て、当該FDDユニットがコントロールされる。以後同様
にしてアドレスが順次変更されてコントロールされる。
そして第２図と異なる制御対象ユニットのコントロール
を行う場合は、上記のアドレスを用いて上記のコード長
による新たな制御対象を択一的に指定してなるユニット
選択用コードによってメモリRAMが予め書替えられて、
同様にコントロールされる。
ドが記憶されているものとする。中央処理装置CPUから
のプログラムにより、例えば８インチの第１番目のFDD
ユニットを選択して制御する場合は、制御素子FDCは中
央処理装置CPUから図示しない制御線を介して当該ユニ
ット制御指令を受けて、ユニット選択信号線L4を介し
て、メモリRAMに対して当該ユニット制御指令に対応の
読出しアドレス“10"を指定する。その結果、出力線L5
からユニット選択用コード“10001"が読出される。第２
図のコードの対応により、８インチの第１番目のFDDユ
ニットが選択され、ユニットコントロール線L6を介し
て、当該FDDユニットがコントロールされる。以後同様
にしてアドレスが順次変更されてコントロールされる。
そして第２図と異なる制御対象ユニットのコントロール
を行う場合は、上記のアドレスを用いて上記のコード長
による新たな制御対象を択一的に指定してなるユニット
選択用コードによってメモリRAMが予め書替えられて、
同様にコントロールされる。
（考案の効果） 以上説明したように、本考案によれば、FDDユニットの
制御に先立ってこの制御回路にユニット選択用コードを
一旦セットすると、FDDユニットの組合わせの変更が生
ずるまでは前記セットされたコードによってコントロー
ルされるものであり、前記のユニット選択用コードはFD
D制御素子が制御可能にしている所定数を限度としてセ
ットされるものであるから、コンピュータによる各FDD
ユニットの選択とコントロールに扱うコードが増大する
ことなく、よってコントロールが比較的単純になる。そ
して、ユニットの組合わせの変更に対するプログラムは
前記セットの際に一時的に作動させるものであって通常
のユニットのコントロールと切離せるので、比較的容易
に追加し得る。
制御に先立ってこの制御回路にユニット選択用コードを
一旦セットすると、FDDユニットの組合わせの変更が生
ずるまでは前記セットされたコードによってコントロー
ルされるものであり、前記のユニット選択用コードはFD
D制御素子が制御可能にしている所定数を限度としてセ
ットされるものであるから、コンピュータによる各FDD
ユニットの選択とコントロールに扱うコードが増大する
ことなく、よってコントロールが比較的単純になる。そ
して、ユニットの組合わせの変更に対するプログラムは
前記セットの際に一時的に作動させるものであって通常
のユニットのコントロールと切離せるので、比較的容易
に追加し得る。
第１図は本考案の実施例を示すFDDコントロール回路の
ブロック図、第２図は第１図のメモリRAMの記憶データ
例である。 CPU……中央処理装置 FDC……FDD制御素子 RAM……ランダムアクセスメモリ（ユニット選択信号記
憶部）
ブロック図、第２図は第１図のメモリRAMの記憶データ
例である。 CPU……中央処理装置 FDC……FDD制御素子 RAM……ランダムアクセスメモリ（ユニット選択信号記
憶部）
Claims (1)
- 【請求項１】制御可能なユニット数が所定数に限定され
且つ該所定数のFDDユニットを個別にシーク可能にして
なるFDD制御素子を備え、FDDユニットをコンピュータ制
御するFDDコントロール回路において、 前記所定数を越えるビット数をなし該所定数を越える数
の各制御対象ユニットを択一的に指定するユニット選択
用コードが、該所定数のアドレスの各々に対応させて予
め書込まれ、該ユニット選択用コードを適宜に書替え可
能にし且つその読出しを可能にし、読出されたユニット
選択用コードをFDDユニット側に与えるユニット選択信
号記憶部と、 前記制御対象ユニットを選択すべく指定するためのユニ
ット制御指令が上位から送出される毎に前記ユニット選
択信号記憶部に対して当該ユニット制御指令に対応のア
ドレスを指定してユニット選択用コードの読出しを制御
する読出し制御手段とを備えた、 ことを特徴とするFDDコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11676986U JPH0739086Y2 (ja) | 1986-07-31 | 1986-07-31 | Ｆｄｄコントロ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11676986U JPH0739086Y2 (ja) | 1986-07-31 | 1986-07-31 | Ｆｄｄコントロ−ル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324747U JPS6324747U (ja) | 1988-02-18 |
| JPH0739086Y2 true JPH0739086Y2 (ja) | 1995-09-06 |
Family
ID=31001668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11676986U Expired - Lifetime JPH0739086Y2 (ja) | 1986-07-31 | 1986-07-31 | Ｆｄｄコントロ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0739086Y2 (ja) |
-
1986
- 1986-07-31 JP JP11676986U patent/JPH0739086Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324747U (ja) | 1988-02-18 |
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