JPH06332971A - 機能モデル生成装置 - Google Patents
機能モデル生成装置Info
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- JPH06332971A JPH06332971A JP5121186A JP12118693A JPH06332971A JP H06332971 A JPH06332971 A JP H06332971A JP 5121186 A JP5121186 A JP 5121186A JP 12118693 A JP12118693 A JP 12118693A JP H06332971 A JPH06332971 A JP H06332971A
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- Japan
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- timing
- terminal
- hdl
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Abstract
(57)【要約】
【目的】 設計者がＨＤＬを知らなくてもＨＤＬモデリ
ングを可能とする機能モデル生成装置を提供する。 【構成】 半導体素子に備わる端子に関して、少なくと
も端子名、入出力の別、入出力信号のビット数の各端子
情報、及び上記端子を介して入出力する信号について該
信号の波形を含みタイミングに関するタイミング制約情
報を入力することで上記素子におけるタイミングチャー
トを編集するタイミングチャート編集手段１と、上記タ
イミングチャート編集手段に接続され、上記タイミング
チャート編集手段から上記各端子情報及び上記タイミン
グ制約情報を抽出する抽出手段２と、上記抽出手段に接
続され、上記端子情報及び上記タイミング制約情報に基
づきＨＤＬ形式の機能モデルを生成するＨＤＬ生成手段
３と、を備えた。
ングを可能とする機能モデル生成装置を提供する。 【構成】 半導体素子に備わる端子に関して、少なくと
も端子名、入出力の別、入出力信号のビット数の各端子
情報、及び上記端子を介して入出力する信号について該
信号の波形を含みタイミングに関するタイミング制約情
報を入力することで上記素子におけるタイミングチャー
トを編集するタイミングチャート編集手段１と、上記タ
イミングチャート編集手段に接続され、上記タイミング
チャート編集手段から上記各端子情報及び上記タイミン
グ制約情報を抽出する抽出手段２と、上記抽出手段に接
続され、上記端子情報及び上記タイミング制約情報に基
づきＨＤＬ形式の機能モデルを生成するＨＤＬ生成手段
３と、を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、例えばＲＯＭ（読出専
用メモリ）やＲＡＭ（読書可能なメモリ）等のメガセル
についてハードウエア機能記述言語の形式で機能モデル
を送出する機能モデル生成装置に関する。
用メモリ）やＲＡＭ（読書可能なメモリ）等のメガセル
についてハードウエア機能記述言語の形式で機能モデル
を送出する機能モデル生成装置に関する。
【０００２】
【従来の技術とその課題】論理回路からなる回路素子に
ついて、近年ハードウエア機能記述言語（以下、ＨＤＬ
と記す）を入力とする高性能の機能シミュレータの出現
に伴い、ハードウエアの機能設計をＨＤＬで行うという
設計スタイルが定着してきた。特に、システム内にＲＯ
ＭやＲＡＭ等のいわゆるメガセルが含まれる場合には、
これらの内部動作についてもＨＤＬで記述されていなけ
ればならなず、そのため、メガセルの機能モデルの整備
が急務となっている。
ついて、近年ハードウエア機能記述言語（以下、ＨＤＬ
と記す）を入力とする高性能の機能シミュレータの出現
に伴い、ハードウエアの機能設計をＨＤＬで行うという
設計スタイルが定着してきた。特に、システム内にＲＯ
ＭやＲＡＭ等のいわゆるメガセルが含まれる場合には、
これらの内部動作についてもＨＤＬで記述されていなけ
ればならなず、そのため、メガセルの機能モデルの整備
が急務となっている。
【０００３】しかし、機能モデルを作成するためには、
例えばメガセルの設計者がＨＤＬを記述できなければな
らず、そのためにセル設計者はＨＤＬを学習しなければ
ならなず、さらにメガセルの種類が多いことから、セル
設計者にとって負担が大きいという問題点がある。本発
明はこのような問題点を解決するためになされたもの
で、設計者が新たにＨＤＬを学習しなくてもメガセル等
の機能モデルを作成可能とする機能モデル生成装置を提
供することを目的とする。
例えばメガセルの設計者がＨＤＬを記述できなければな
らず、そのためにセル設計者はＨＤＬを学習しなければ
ならなず、さらにメガセルの種類が多いことから、セル
設計者にとって負担が大きいという問題点がある。本発
明はこのような問題点を解決するためになされたもの
で、設計者が新たにＨＤＬを学習しなくてもメガセル等
の機能モデルを作成可能とする機能モデル生成装置を提
供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、ある半導体素
子について、該半導体素子に備わる端子に関して、少な
くとも端子名、入出力の別、入出力信号のビット数の各
端子情報、及び上記端子の入出力信号波形を含みタイミ
ングに関するタイミング制約情報を入力することで上記
素子におけるタイミングチャートを編集するタイミング
チャート編集手段と、上記タイミングチャート編集手段
に接続され、上記タイミングチャート編集手段から上記
各端子情報及び上記タイミング制約情報を抽出する抽出
手段と、上記抽出手段に接続され、上記端子情報及び上
記タイミング制約情報に基づきハードウエア機能記述言
語形式の機能モデルを生成するＨＤＬ生成手段と、を備
えたことを特徴とする。
子について、該半導体素子に備わる端子に関して、少な
くとも端子名、入出力の別、入出力信号のビット数の各
端子情報、及び上記端子の入出力信号波形を含みタイミ
ングに関するタイミング制約情報を入力することで上記
素子におけるタイミングチャートを編集するタイミング
チャート編集手段と、上記タイミングチャート編集手段
に接続され、上記タイミングチャート編集手段から上記
各端子情報及び上記タイミング制約情報を抽出する抽出
手段と、上記抽出手段に接続され、上記端子情報及び上
記タイミング制約情報に基づきハードウエア機能記述言
語形式の機能モデルを生成するＨＤＬ生成手段と、を備
えたことを特徴とする。
【０００５】
【作用】このように構成することで、設計者は比較的容
易に操作可能なタイミングチャート編集手段に端子名や
信号の波形等の情報を入力しながら、タイミングチャー
ト編集手段上でタイミングチャートを作成編集する。抽
出手段は、上記タイミングチャート編集手段を使用し設
計者によって編集されタイミングチャート編集手段から
送出されるタイミングチャート情報からＨＤＬ形式の機
能モデル生成の基礎となる端子情報等を抽出し、ＨＤＬ
生成手段は上記抽出手段から供給される上記端子情報等
に基づきＨＤＬ形式の機能モデルを自動生成する。よっ
てＨＤＬ生成手段等は、設計者がＨＤＬの記述方法を知
らなくとも、タイミングチャート編集手段を使用してタ
イミングチャートを編集するという設計者が従来より行
っている操作を行うことで、ＨＤＬ形式で機能モデルを
生成する。よって、ＨＤＬ生成手段等は、セル開発者の
設計負担を軽減するように作用し、設計効率の向上によ
る設計コストの低減、さらには製品の生産コストを低減
するように作用する。
易に操作可能なタイミングチャート編集手段に端子名や
信号の波形等の情報を入力しながら、タイミングチャー
ト編集手段上でタイミングチャートを作成編集する。抽
出手段は、上記タイミングチャート編集手段を使用し設
計者によって編集されタイミングチャート編集手段から
送出されるタイミングチャート情報からＨＤＬ形式の機
能モデル生成の基礎となる端子情報等を抽出し、ＨＤＬ
生成手段は上記抽出手段から供給される上記端子情報等
に基づきＨＤＬ形式の機能モデルを自動生成する。よっ
てＨＤＬ生成手段等は、設計者がＨＤＬの記述方法を知
らなくとも、タイミングチャート編集手段を使用してタ
イミングチャートを編集するという設計者が従来より行
っている操作を行うことで、ＨＤＬ形式で機能モデルを
生成する。よって、ＨＤＬ生成手段等は、セル開発者の
設計負担を軽減するように作用し、設計効率の向上によ
る設計コストの低減、さらには製品の生産コストを低減
するように作用する。
【０００６】
【実施例】本発明の機能モデル生成装置の一実施例につ
いて図を参照し以下に説明する。本発明の機能モデル生
成装置は、大きく分類するとタイミングチャート編集装
置１、該タイミングチャート編集装置１の出力側が接続
される抽出手段２、該抽出手段２の出力側が接続される
ＨＤＬ生成装置３から構成される。
いて図を参照し以下に説明する。本発明の機能モデル生
成装置は、大きく分類するとタイミングチャート編集装
置１、該タイミングチャート編集装置１の出力側が接続
される抽出手段２、該抽出手段２の出力側が接続される
ＨＤＬ生成装置３から構成される。
【０００７】タイミングチャート編集装置１には、例え
ばＲＯＭに設けられる、例えばアドレス入力端子や、デ
ータ出力端子等の各端子について、端子情報として少な
くともその端子の名前情報、信号の入出力の別の情報、
入出力信号のビット数の情報が設計者により入力され、
並びに上記各端子の例えば入出力信号波形、セットアッ
プ、ホールドタイム等のタイミング制約情報が設計者に
よって入力される。このように上記端子情報及び上記タ
イミング制約情報が供給されるタイミングチャート編集
装置１は、上記端子情報及び上記タイミング制約情報と
に基づき、図４に示すようなタイミングチャートを編集
する。尚、図４において、例えば“Ａ０〜Ａｎ”は信号
が入出力する端子名及びビット数を示し、“（ｉｎ）”
はその端子が入力端子であることを示している。又、タ
イミングチャート編集装置１が送出するタイミングチャ
ート情報は、図１に示すようにいったんファイルに格納
するようにしてもよい。尚、上述したようなタイミング
チャート編集装置１は、従来より存在する、いわゆる波
形エディタと呼ばれるものであり特に本発明の機能モデ
ル編集装置用に開発したものではない。
ばＲＯＭに設けられる、例えばアドレス入力端子や、デ
ータ出力端子等の各端子について、端子情報として少な
くともその端子の名前情報、信号の入出力の別の情報、
入出力信号のビット数の情報が設計者により入力され、
並びに上記各端子の例えば入出力信号波形、セットアッ
プ、ホールドタイム等のタイミング制約情報が設計者に
よって入力される。このように上記端子情報及び上記タ
イミング制約情報が供給されるタイミングチャート編集
装置１は、上記端子情報及び上記タイミング制約情報と
に基づき、図４に示すようなタイミングチャートを編集
する。尚、図４において、例えば“Ａ０〜Ａｎ”は信号
が入出力する端子名及びビット数を示し、“（ｉｎ）”
はその端子が入力端子であることを示している。又、タ
イミングチャート編集装置１が送出するタイミングチャ
ート情報は、図１に示すようにいったんファイルに格納
するようにしてもよい。尚、上述したようなタイミング
チャート編集装置１は、従来より存在する、いわゆる波
形エディタと呼ばれるものであり特に本発明の機能モデ
ル編集装置用に開発したものではない。
【０００８】抽出手段２には、図１に示すように、上記
タイミングチャート編集装置１に接続され、タイミング
チャートに含まれる種々のタイミングチャート情報を読
み込むタイミングチャート読込装置２１、該タイミング
チャート読込装置２１の出力側に接続され上記タイミン
グチャート情報を記憶するタイミングチャート記憶装置
２２、上記タイミングチャート記憶装置２２の出力側に
接続され上記タイミングチャート情報から上記端子情報
を抽出する端子情報抽出装置２３、上記タイミングチャ
ート記憶装置２２の出力側に接続され上記タイミングチ
ャート情報から上記タイミング制約情報を抽出するタイ
ミング制約情報抽出装置２４、上記端子情報抽出装置２
３の出力側に接続され該端子情報を記憶する端子情報記
憶装置２５、上記タイミング制約情報抽出装置２４の出
力側に接続され上記タイミング制約情報を記憶するタイ
ミング制約情報記憶装置２６を備えている。
タイミングチャート編集装置１に接続され、タイミング
チャートに含まれる種々のタイミングチャート情報を読
み込むタイミングチャート読込装置２１、該タイミング
チャート読込装置２１の出力側に接続され上記タイミン
グチャート情報を記憶するタイミングチャート記憶装置
２２、上記タイミングチャート記憶装置２２の出力側に
接続され上記タイミングチャート情報から上記端子情報
を抽出する端子情報抽出装置２３、上記タイミングチャ
ート記憶装置２２の出力側に接続され上記タイミングチ
ャート情報から上記タイミング制約情報を抽出するタイ
ミング制約情報抽出装置２４、上記端子情報抽出装置２
３の出力側に接続され該端子情報を記憶する端子情報記
憶装置２５、上記タイミング制約情報抽出装置２４の出
力側に接続され上記タイミング制約情報を記憶するタイ
ミング制約情報記憶装置２６を備えている。
【０００９】抽出手段２は、図５に示す動作フローチャ
ートに示すように動作する。即ち、ステップ（図内では
Ｓにて示す）１において、タイミングチャート読込装置
２１によりタイミングチャート情報が読み込まれ、読み
込まれたタイミングチャート情報はタイミングチャート
情報記憶装置２２に記憶される。ステップ２において、
端子情報抽出装置２３により上記タイミングチャート情
報から例えば図２に示す“名前”、“方向”等の端子情
報が抽出され、抽出された端子情報は端子情報記憶装置
２５に記憶される。尚、図２は、上記端子情報が端子情
報記憶装置２５に記憶される際のイメージを示した図で
ある。ステップ３において、タイミング制約情報抽出装
置２４により図３に示すような上記タイミング制約情報
が抽出され、抽出されたタイミング制約情報はタイミン
グ制約情報記憶装置２６に記憶される。尚、図３は抽出
されたタイミング制約情報がタイミング制約情報記憶装
置２６に記憶される際のイメージを示した図である。
ートに示すように動作する。即ち、ステップ（図内では
Ｓにて示す）１において、タイミングチャート読込装置
２１によりタイミングチャート情報が読み込まれ、読み
込まれたタイミングチャート情報はタイミングチャート
情報記憶装置２２に記憶される。ステップ２において、
端子情報抽出装置２３により上記タイミングチャート情
報から例えば図２に示す“名前”、“方向”等の端子情
報が抽出され、抽出された端子情報は端子情報記憶装置
２５に記憶される。尚、図２は、上記端子情報が端子情
報記憶装置２５に記憶される際のイメージを示した図で
ある。ステップ３において、タイミング制約情報抽出装
置２４により図３に示すような上記タイミング制約情報
が抽出され、抽出されたタイミング制約情報はタイミン
グ制約情報記憶装置２６に記憶される。尚、図３は抽出
されたタイミング制約情報がタイミング制約情報記憶装
置２６に記憶される際のイメージを示した図である。
【００１０】端子情報記憶装置２５及びタイミング制約
情報記憶装置２６の出力側はＨＤＬ生成装置３に接続さ
れる。ＨＤＬ生成装置３は、図５に示すステップ４を詳
細に説明した図６に示すような動作を行う。即ち、ステ
ップ１０において、端子情報記憶装置２５から供給され
る端子情報によりデータタイプを宣言する。データタイ
プとは、図７に示すＨＤＬ形式の機能モデルの記載様式
内に「データタイプ」と注記した部分の記載内容であ
り、例えば“ｉｎｐｕｔ ＣＫ”はＣＫ（クロック）端
子には入力信号が供給されることを示している。ステッ
プ１１において、タイミング制約情報記憶装置２６から
供給されるタイミング制約情報がＨＤＬの形式に変換さ
れる。例えば、図３に示す、“クロックが立上がったと
き”というタイミング制約情報は、図７に示すＨＤＬの
記載様式内の“ＣＫ ＲＩＳＥ”に変換され、図３に示
す、“アドレスが変化したときからｔＡＳ以上、”とい
うタイミング制約情報は、図７に示すＨＤＬの記載様式
内の“ｉｆ（（（＄ｔｉｍｅ − ａｄｄ ｃｈａｎｇｅ
ｔｉｍｅ）＞＝ｔＡＳ）”に変換される。
情報記憶装置２６の出力側はＨＤＬ生成装置３に接続さ
れる。ＨＤＬ生成装置３は、図５に示すステップ４を詳
細に説明した図６に示すような動作を行う。即ち、ステ
ップ１０において、端子情報記憶装置２５から供給され
る端子情報によりデータタイプを宣言する。データタイ
プとは、図７に示すＨＤＬ形式の機能モデルの記載様式
内に「データタイプ」と注記した部分の記載内容であ
り、例えば“ｉｎｐｕｔ ＣＫ”はＣＫ（クロック）端
子には入力信号が供給されることを示している。ステッ
プ１１において、タイミング制約情報記憶装置２６から
供給されるタイミング制約情報がＨＤＬの形式に変換さ
れる。例えば、図３に示す、“クロックが立上がったと
き”というタイミング制約情報は、図７に示すＨＤＬの
記載様式内の“ＣＫ ＲＩＳＥ”に変換され、図３に示
す、“アドレスが変化したときからｔＡＳ以上、”とい
うタイミング制約情報は、図７に示すＨＤＬの記載様式
内の“ｉｆ（（（＄ｔｉｍｅ − ａｄｄ ｃｈａｎｇｅ
ｔｉｍｅ）＞＝ｔＡＳ）”に変換される。
【００１１】ステップ１２において、シミュレーション
に必要となる付加情報が追加される。ここで付加情報と
は、図７に注記したように、“ｂｅｇｉｎ”、“ｅｎ
ｄ”、あるいはＲＯＭ等のブロック名等の情報をいう。
以上のようにして生成されるＨＤＬ形式の機能モデル
は、ステップ１３において、シミュレーション可能なＨ
ＤＬの設計データとしてＨＤＬ生成装置３から送出され
る。尚、このようにして生成された上記ＨＤＬ形式の機
能モデルの設計データはファイルに記憶してもよい。
に必要となる付加情報が追加される。ここで付加情報と
は、図７に注記したように、“ｂｅｇｉｎ”、“ｅｎ
ｄ”、あるいはＲＯＭ等のブロック名等の情報をいう。
以上のようにして生成されるＨＤＬ形式の機能モデル
は、ステップ１３において、シミュレーション可能なＨ
ＤＬの設計データとしてＨＤＬ生成装置３から送出され
る。尚、このようにして生成された上記ＨＤＬ形式の機
能モデルの設計データはファイルに記憶してもよい。
【００１２】以上のように構成される機能モデル生成装
置の動作を説明する。先ず、タイミングチャート編集装
置を使用し、設計者が従来から行っているタイミングチ
ャートを編集する場合のように、設計者は端子情報及び
タイミング制約情報をタイミングチャート編集装置へ入
力し、設計者はタイミングチャート編集装置上でタイミ
ングチャートを作成編集する。尚、ＨＤＬの形式で機能
モデルを生成するために設計者が行う操作はこの編集操
作のみである。
置の動作を説明する。先ず、タイミングチャート編集装
置を使用し、設計者が従来から行っているタイミングチ
ャートを編集する場合のように、設計者は端子情報及び
タイミング制約情報をタイミングチャート編集装置へ入
力し、設計者はタイミングチャート編集装置上でタイミ
ングチャートを作成編集する。尚、ＨＤＬの形式で機能
モデルを生成するために設計者が行う操作はこの編集操
作のみである。
【００１３】タイミングチャート編集装置１を使用し設
計者により編集されたタイミングチャート情報は、タイ
ミングチャート編集装置１から抽出装置２へ送出され
る。抽出装置２は、上述したようにタイミングチャート
読込装置２１がタイミングチャート情報の読み込みを行
い、読み込まれたタイミングチャート情報から端子情報
抽出装置２３は端子情報を抽出し、タイミング制約情報
抽出装置２４はタイミング制約情報を抽出する。
計者により編集されたタイミングチャート情報は、タイ
ミングチャート編集装置１から抽出装置２へ送出され
る。抽出装置２は、上述したようにタイミングチャート
読込装置２１がタイミングチャート情報の読み込みを行
い、読み込まれたタイミングチャート情報から端子情報
抽出装置２３は端子情報を抽出し、タイミング制約情報
抽出装置２４はタイミング制約情報を抽出する。
【００１４】ＨＤＬ生成装置３は、抽出された上記端子
情報及び上記タイミング制約情報に基づき上述したよう
な動作によりＨＤＬ形式の機能モデルを生成し、最終的
に、シミュレーション可能なＨＤＬ形式の機能モデルの
設計データとして出力する。このように設計者はＨＤＬ
を使用して設計データを生成できなくても、従来より行
っているタイミングチャート編集装置へのデータの入力
を行い、タイミングチャート編集装置を使用してタイミ
ングチャートを編集することでＨＤＬの形式で機能モデ
ルを得ることができる。したがって、本機能モデル生成
装置は、設計者が直接ＨＤＬを入力することなしに、設
計者がタイミングチャート編集装置を使用し編集したタ
イミングチャートに従ってメガセルの機能モデルをＨＤ
Ｌ形式の機能モデルにて作成可能であり、それにより設
計時間を大幅に短縮することができ設計効率の向上によ
る設計コストの低減、さらには製品の生産コストを低減
することができる。
情報及び上記タイミング制約情報に基づき上述したよう
な動作によりＨＤＬ形式の機能モデルを生成し、最終的
に、シミュレーション可能なＨＤＬ形式の機能モデルの
設計データとして出力する。このように設計者はＨＤＬ
を使用して設計データを生成できなくても、従来より行
っているタイミングチャート編集装置へのデータの入力
を行い、タイミングチャート編集装置を使用してタイミ
ングチャートを編集することでＨＤＬの形式で機能モデ
ルを得ることができる。したがって、本機能モデル生成
装置は、設計者が直接ＨＤＬを入力することなしに、設
計者がタイミングチャート編集装置を使用し編集したタ
イミングチャートに従ってメガセルの機能モデルをＨＤ
Ｌ形式の機能モデルにて作成可能であり、それにより設
計時間を大幅に短縮することができ設計効率の向上によ
る設計コストの低減、さらには製品の生産コストを低減
することができる。
【００１５】
【発明の効果】以上詳述したように本発明によれば、設
計者が直接ＨＤＬを入力することなしに、設計者がタイ
ミングチャート編集手段にて編集したタイミングチャー
トに従ってＨＤＬ形式の機能モデルの生成の基礎となる
端子情報、タイミング制約情報を抽出し、抽出した上記
端子情報等に基づきＨＤＬ形式の機能モデルを自動生成
するように構成したことより、設計者はＨＤＬの記述方
法を知らなくとも、タイミングチャート編集手段へ情報
を入力しタイミングチャートを編集することで自動的に
ＨＤＬ形式の機能モデルを得ることができる。これによ
り、設計効率の向上による設計コストの低減、さらには
製品の生産コストを低減することができる。
計者が直接ＨＤＬを入力することなしに、設計者がタイ
ミングチャート編集手段にて編集したタイミングチャー
トに従ってＨＤＬ形式の機能モデルの生成の基礎となる
端子情報、タイミング制約情報を抽出し、抽出した上記
端子情報等に基づきＨＤＬ形式の機能モデルを自動生成
するように構成したことより、設計者はＨＤＬの記述方
法を知らなくとも、タイミングチャート編集手段へ情報
を入力しタイミングチャートを編集することで自動的に
ＨＤＬ形式の機能モデルを得ることができる。これによ
り、設計効率の向上による設計コストの低減、さらには
製品の生産コストを低減することができる。
【図１】 本発明の機能モデル生成装置の構成の一実施
例を示すブロック図である。
例を示すブロック図である。
【図２】 端子情報を示す図である。
【図３】 タイミング制約情報を示す図である。
【図４】 タイミングチャートを示す図である。
【図５】 本発明の機能モデル生成装置に備わる抽出装
置の動作を示すフローチャートである。
置の動作を示すフローチャートである。
【図６】 本発明の機能モデル生成装置に備わるＨＤＬ
生成装置の動作を示すフローチャートである。
生成装置の動作を示すフローチャートである。
【図７】 ＨＤＬ生成装置から出力されるＨＤＬを示す
図である。
図である。
１…タイミングチャート編集装置、２…抽出装置、３…
ＨＤＬ生成装置、２１…タイミングチャート読込装置、
２３…端子情報抽出装置、２４…タイミング制約情報抽
出装置。
ＨＤＬ生成装置、２１…タイミングチャート読込装置、
２３…端子情報抽出装置、２４…タイミング制約情報抽
出装置。
Claims (3)
- 【請求項１】 ある半導体素子について、該半導体素子
に備わる端子に関して、少なくとも端子名、入出力の
別、入出力信号のビット数の各端子情報、及び上記端子
の入出力信号波形を含みタイミングに関するタイミング
制約情報を入力することで上記素子におけるタイミング
チャートを編集するタイミングチャート編集手段と、 上記タイミングチャート編集手段に接続され、上記タイ
ミングチャート編集手段から上記各端子情報及び上記タ
イミング制約情報を抽出する抽出手段と、 上記抽出手段に接続され、上記端子情報及び上記タイミ
ング制約情報に基づきハードウエア機能記述言語形式の
機能モデルを生成するＨＤＬ生成手段と、を備えたこと
を特徴とする機能モデル生成装置。 - 【請求項２】 上記抽出手段は、上記タイミングチャー
ト編集手段に接続され、タイミングチャートに含まれる
種々のタイミングチャート情報を読み込むタイミングチ
ャート読込手段と、 上記タイミングチャート読込手段に接続され、上記タイ
ミングチャート情報から上記端子情報を抽出する端子情
報抽出手段と、 上記タイミングチャート読込手段に接続され、上記タイ
ミングチャート情報から上記タイミング制約情報を抽出
するタイミング制約情報抽出手段と、を備えた、請求項
１記載の機能モデル生成装置。 - 【請求項３】 ＨＤＬ生成手段は、 上記抽出手段から供給される上記端子情報に基づき、ハ
ードウエア機能記述言語形式の機能モデルを構成するデ
ータタイプ記述部分を生成するデータタイプ生成手段
と、 上記抽出手段から供給される上記タイミング制約情報を
ＨＤＬコードに変換するタイミング制約情報変換手段
と、 上記データタイプ及び上記ＨＤＬコードの他にハードウ
エア機能記述言語形式の機能モデルとして必要な付加情
報を追加する付加情報追加手段と、 を備えた、請求項１又は２記載の機能モデル生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121186A JPH06332971A (ja) | 1993-05-24 | 1993-05-24 | 機能モデル生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121186A JPH06332971A (ja) | 1993-05-24 | 1993-05-24 | 機能モデル生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332971A true JPH06332971A (ja) | 1994-12-02 |
Family
ID=14804991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5121186A Pending JPH06332971A (ja) | 1993-05-24 | 1993-05-24 | 機能モデル生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06332971A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647539B1 (en) | 1999-11-15 | 2003-11-11 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit device |
| US6678873B1 (en) | 1999-11-16 | 2004-01-13 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit device |
| JP2007206798A (ja) * | 2006-01-31 | 2007-08-16 | Fujitsu Ten Ltd | 制御プログラム生成プログラム、制御プログラム生成方法および制御プログラム生成装置 |
-
1993
- 1993-05-24 JP JP5121186A patent/JPH06332971A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647539B1 (en) | 1999-11-15 | 2003-11-11 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit device |
| US6826731B2 (en) | 1999-11-15 | 2004-11-30 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit device |
| US6898771B2 (en) | 1999-11-15 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Method of designing semiconductor integrated circuit device |
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