JPH07306879A - ネットリスト・ハードウェア記述変換装置 - Google Patents
ネットリスト・ハードウェア記述変換装置Info
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- JPH07306879A JPH07306879A JP6097093A JP9709394A JPH07306879A JP H07306879 A JPH07306879 A JP H07306879A JP 6097093 A JP6097093 A JP 6097093A JP 9709394 A JP9709394 A JP 9709394A JP H07306879 A JPH07306879 A JP H07306879A
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- Japan
- Prior art keywords
- netlist
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Abstract
(57)【要約】
【目的】ネットリストからハードウェア記述言語ソース
を生成し、ハードウェア記述言語による機能レベル設計
への移行を図る。 【構成】本発明のネットリスト・ハードウェア記述変換
装置は、ゲートレベルのネットリストを収納するネット
リスト・ファイル１１と、ネットリストファイル１１よ
りゲートレベル・ネットリスト１０１を読み取り、ゲー
トレベル・ネットリスト１０１に含まれている回路素子
の動作を規定する素子動作情報１０２を参照して、レジ
スタトランスファ情報１０３を生成して出力するレジス
タトランスファ情報生成手段１２と、このレジスタトラ
ンスファ情報１０３を入力し、記述出力テンプレート１
０４を用いてハードウェア記述言語ソース１０５を生成
して出力し、ソースファイル１４に収納するハードウェ
ア記述出力手段１３とを備えて構成される。
を生成し、ハードウェア記述言語による機能レベル設計
への移行を図る。 【構成】本発明のネットリスト・ハードウェア記述変換
装置は、ゲートレベルのネットリストを収納するネット
リスト・ファイル１１と、ネットリストファイル１１よ
りゲートレベル・ネットリスト１０１を読み取り、ゲー
トレベル・ネットリスト１０１に含まれている回路素子
の動作を規定する素子動作情報１０２を参照して、レジ
スタトランスファ情報１０３を生成して出力するレジス
タトランスファ情報生成手段１２と、このレジスタトラ
ンスファ情報１０３を入力し、記述出力テンプレート１
０４を用いてハードウェア記述言語ソース１０５を生成
して出力し、ソースファイル１４に収納するハードウェ
ア記述出力手段１３とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はネットリスト・ハードウ
ェア記述変換装置に関し、特にゲートレベルのネットリ
ストよりハードウェア設計データとして利用するための
ハードウェア記述言語を生成するネットリスト・ハード
ウェア記述変換装置に関する。
ェア記述変換装置に関し、特にゲートレベルのネットリ
ストよりハードウェア設計データとして利用するための
ハードウェア記述言語を生成するネットリスト・ハード
ウェア記述変換装置に関する。
【０００２】
【従来の技術】近年における半導体集積回路における要
求仕様の複雑さおよび回路設計規模の増大に伴ない、当
該回路設計の傾向としては、従来のゲートレベル設計か
らハードウェア記述言語による機能レベル設計に移行し
つつある。
求仕様の複雑さおよび回路設計規模の増大に伴ない、当
該回路設計の傾向としては、従来のゲートレベル設計か
らハードウェア記述言語による機能レベル設計に移行し
つつある。
【０００３】従来、ハードウェア記述言語により定義さ
れたハードウェア仕様より、ゲートレベルの論理回路を
合成する装置については、例えば、特開平２−４１５７
２号公報において論理回路合成方式が提案されており、
また他方において、特開平３−８４６７６号公報におい
ては、論理回路の自動合成装置が提案されている。
れたハードウェア仕様より、ゲートレベルの論理回路を
合成する装置については、例えば、特開平２−４１５７
２号公報において論理回路合成方式が提案されており、
また他方において、特開平３−８４６７６号公報におい
ては、論理回路の自動合成装置が提案されている。
【０００４】これらの提案の内容は、本発明とは趣意を
異にしており、これらの提案における基本的なハードウ
ェア設計手法としては、レジスタトランスファレベルの
ハードウェア記述言語または機能ブロック図、或はまた
回路合成ルール指定記述等を含む入力仕様に準拠して、
機能ブロックの合成ルールに従って詳細な論理回路等を
合成する方法が用いられており、当該合成結果による論
理回路はネットリストとして出力されている。しかしな
がら、このように、従来行われている機能から論理に変
換するという装置とは逆に、論理から機能に変換する装
置は、現時点においては見当らないのが実状である。
異にしており、これらの提案における基本的なハードウ
ェア設計手法としては、レジスタトランスファレベルの
ハードウェア記述言語または機能ブロック図、或はまた
回路合成ルール指定記述等を含む入力仕様に準拠して、
機能ブロックの合成ルールに従って詳細な論理回路等を
合成する方法が用いられており、当該合成結果による論
理回路はネットリストとして出力されている。しかしな
がら、このように、従来行われている機能から論理に変
換するという装置とは逆に、論理から機能に変換する装
置は、現時点においては見当らないのが実状である。
【０００５】
【発明が解決しようとする課題】前述したように、近年
の半導体集積回路に対する要求仕様の複雑さならびに回
路規模の増大に伴い、従来の論理（ゲートレベル) 設計
からハードウェア記述言語による機能レベルの設計に重
点が置かれつつある。この機能設計は、ハードウェア記
述言語により回路の動作仕様を定義することにより行わ
れており、当該機能設計の検証は機能レベルのシミュレ
ータを用いて行われている。そして機能設計完了後にお
いては、当該機能設計は、論理合成装置を用いて求める
論理回路に変換されている。このような設計手法におい
ては、新規に論理回路等を設計する場合には問題ない
が、設計の対象とする論理回路に、ゲートレベルの論理
回路図作成により設計された既設計データによる論理回
路が混在する場合には、即ち、既設計回路をライブラリ
／マクロとして使用する場合、または既設計回路の一部
を流用する場合などにおいては、設計結果に対する設計
検証において問題が生じている。
の半導体集積回路に対する要求仕様の複雑さならびに回
路規模の増大に伴い、従来の論理（ゲートレベル) 設計
からハードウェア記述言語による機能レベルの設計に重
点が置かれつつある。この機能設計は、ハードウェア記
述言語により回路の動作仕様を定義することにより行わ
れており、当該機能設計の検証は機能レベルのシミュレ
ータを用いて行われている。そして機能設計完了後にお
いては、当該機能設計は、論理合成装置を用いて求める
論理回路に変換されている。このような設計手法におい
ては、新規に論理回路等を設計する場合には問題ない
が、設計の対象とする論理回路に、ゲートレベルの論理
回路図作成により設計された既設計データによる論理回
路が混在する場合には、即ち、既設計回路をライブラリ
／マクロとして使用する場合、または既設計回路の一部
を流用する場合などにおいては、設計結果に対する設計
検証において問題が生じている。
【０００６】即ち、上述のハードウェア記述言語を入力
とする機能レベルシミュレータがゲートレベルのシミュ
レータではないことに起因して、既設計論理回路に対し
てはシミュレーションすることができないという問題が
あり、これにより、従来使用されているネットリスト・
ハードウェア記述変換装置においては、設計者として、
前記機能レベルでの設計作業に移行することが困難であ
るという欠点がある。
とする機能レベルシミュレータがゲートレベルのシミュ
レータではないことに起因して、既設計論理回路に対し
てはシミュレーションすることができないという問題が
あり、これにより、従来使用されているネットリスト・
ハードウェア記述変換装置においては、設計者として、
前記機能レベルでの設計作業に移行することが困難であ
るという欠点がある。
【０００７】
【課題を解決するための手段】本発明のネットリスト・
ハードウェア記述変換装置は、素子間接続情報を収納す
るネットリスト・ファイルよりネットリストを読み出
し、当該ネットリストに含まれる素子の動作機能を定義
する所定の素子動作情報を用いて、レジスタトランスフ
ァ情報を生成して出力するレジスタトランスファ情報生
成手段と、前記レジスタトランスファ情報を入力して、
所定の記述出力テンプレートを用いてハードウェア記述
言語ソースを生成して出力し、所定のソースファイルに
収納するハードウェア記述出力手段とを少なくとも備え
て構成される。
ハードウェア記述変換装置は、素子間接続情報を収納す
るネットリスト・ファイルよりネットリストを読み出
し、当該ネットリストに含まれる素子の動作機能を定義
する所定の素子動作情報を用いて、レジスタトランスフ
ァ情報を生成して出力するレジスタトランスファ情報生
成手段と、前記レジスタトランスファ情報を入力して、
所定の記述出力テンプレートを用いてハードウェア記述
言語ソースを生成して出力し、所定のソースファイルに
収納するハードウェア記述出力手段とを少なくとも備え
て構成される。
【０００８】なお、前記素子情報は、ＮＯＴ回路、ＡＮ
Ｄ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＥＸＯ
Ｒ回路およびＥＸＮＯＲ回路等を含む素子に対しては、
これらの各素子の機能として適用される論理式により規
定される情報であるものとしてもよく、或はまた、前記
素子情報としては、少なくともＤ型フリップフロップを
含む素子に対しては、当該素子の機能として適用される
データの取り込み、非同期クリアおよび非同期プリセッ
ト等を含む動作仕様を規定する情報であるものとしても
よい。
Ｄ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＥＸＯ
Ｒ回路およびＥＸＮＯＲ回路等を含む素子に対しては、
これらの各素子の機能として適用される論理式により規
定される情報であるものとしてもよく、或はまた、前記
素子情報としては、少なくともＤ型フリップフロップを
含む素子に対しては、当該素子の機能として適用される
データの取り込み、非同期クリアおよび非同期プリセッ
ト等を含む動作仕様を規定する情報であるものとしても
よい。
【０００９】また、前記レジスタトランスファ情報は、
少なくともＤ型フリップフロップを含む素子に対して
は、当該素子の機能として適用される前記動作仕様に準
拠して、当該素子の周辺回路により決められる動作条件
を規定する情報であるものとしてもよい。
少なくともＤ型フリップフロップを含む素子に対して
は、当該素子の機能として適用される前記動作仕様に準
拠して、当該素子の周辺回路により決められる動作条件
を規定する情報であるものとしてもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例を示すシステム
構成図であり、ゲートレベルの論理回路図作成により設
計された既設計データによる論理回路が混在する場合に
おける一実施例を示している。図１に示されるように、
本実施例は、既設計データであるゲートレベルのネット
リストを収納するネットリスト・ファイル１１と、ネッ
トリストファイル１１よりゲートレベル・ネットリスト
１０１を読み取り、ゲートレベル・ネットリスト１０１
に含まれている回路素子の動作情報を用いてレジスタト
ランスファ情報１０３を生成して出力するレジスタトラ
ンスファ情報生成手段１２と、このレジスタトランスフ
ァ情報１０３を受けて、ハードウェア記述言語ソース１
０５を生成して出力するハードウェア記述出力手段１３
と、ハードウェア記述言語ソース１０５を収納するソー
スファイル１４とを備えて構成される。
構成図であり、ゲートレベルの論理回路図作成により設
計された既設計データによる論理回路が混在する場合に
おける一実施例を示している。図１に示されるように、
本実施例は、既設計データであるゲートレベルのネット
リストを収納するネットリスト・ファイル１１と、ネッ
トリストファイル１１よりゲートレベル・ネットリスト
１０１を読み取り、ゲートレベル・ネットリスト１０１
に含まれている回路素子の動作情報を用いてレジスタト
ランスファ情報１０３を生成して出力するレジスタトラ
ンスファ情報生成手段１２と、このレジスタトランスフ
ァ情報１０３を受けて、ハードウェア記述言語ソース１
０５を生成して出力するハードウェア記述出力手段１３
と、ハードウェア記述言語ソース１０５を収納するソー
スファイル１４とを備えて構成される。
【００１２】図１において、ネットリストファイル１１
には、既設計のゲートレベル・ネットリスト１０１が収
納されており、このゲートレベル・ネットリスト１０１
には、既設計のゲートレベル設計の結果によるゲート素
子間の接続情報であるゲートレベル・ネットリスト、即
ち回路図と等価な情報が包含されている。レジスタトラ
ンスファ情報生成手段１２においては、このゲートレベ
ル・ネットリスト１０１を読み込み、このゲートレベル
・ネットリスト１０１に現われる回路素子の動作を定義
している素子動作情報１０２を参照して、レジスタトラ
ンスファ情報１０３を生成して出力する。素子動作情報
１０２には、ゲートであれば端子名と論理式を生成する
ための論理情報が定義されており、フリップフロップの
ように値を保持する素子の場合には、端子名と保持され
る値とが端子の値の変化により、どのように変わるかと
いう情報が定義されている。例えば、２入力ＡＮＤ回路
の場合には、入力端子Ａ、Ｂと出力端子Ｙがあり、出力
端子Ｙは、入力端子ＡおよびＢの演算結果であることが
定義されている。また、Ｄ型フリップフロップの場合に
は、入力端子Ｄ、ＣＬＫ、ＰＲＥ、ＣＬＲおよび出力端
子Ｑがあり、ＣＬＫの立ち上がりでＤの値が取り込まれ
て保持され、またＰＲＥの値が０の時には保持される値
が１になり、ＣＬＲの値が０の時には保持される値が０
になることと、保持されている値がＱに出力されること
などが定義される。
には、既設計のゲートレベル・ネットリスト１０１が収
納されており、このゲートレベル・ネットリスト１０１
には、既設計のゲートレベル設計の結果によるゲート素
子間の接続情報であるゲートレベル・ネットリスト、即
ち回路図と等価な情報が包含されている。レジスタトラ
ンスファ情報生成手段１２においては、このゲートレベ
ル・ネットリスト１０１を読み込み、このゲートレベル
・ネットリスト１０１に現われる回路素子の動作を定義
している素子動作情報１０２を参照して、レジスタトラ
ンスファ情報１０３を生成して出力する。素子動作情報
１０２には、ゲートであれば端子名と論理式を生成する
ための論理情報が定義されており、フリップフロップの
ように値を保持する素子の場合には、端子名と保持され
る値とが端子の値の変化により、どのように変わるかと
いう情報が定義されている。例えば、２入力ＡＮＤ回路
の場合には、入力端子Ａ、Ｂと出力端子Ｙがあり、出力
端子Ｙは、入力端子ＡおよびＢの演算結果であることが
定義されている。また、Ｄ型フリップフロップの場合に
は、入力端子Ｄ、ＣＬＫ、ＰＲＥ、ＣＬＲおよび出力端
子Ｑがあり、ＣＬＫの立ち上がりでＤの値が取り込まれ
て保持され、またＰＲＥの値が０の時には保持される値
が１になり、ＣＬＲの値が０の時には保持される値が０
になることと、保持されている値がＱに出力されること
などが定義される。
【００１３】レジスタトランスファ情報生成手段１２に
おいては、まずネットリストの素子間の接続を参照し
て、フリップフロップのように値を保持する素子の全て
の入力端子の論理式が組み立てられる。この論理式の項
は、回路の外部端子とフリップフロップのような値を保
持する素子の出力端子である。この論理式生成のために
素子動作情報１０２が利用される。次に、フリップフロ
ップのように値を保持する素子については、対応する素
子動作情報１０２により、当該素子の入力端子の値の変
化に対応して、どのような値が保持されるかがわかるの
で、入力端子の論理式を用いて、素子に対する条件とそ
の条件が成立したときの動作状態を示す表が作成され
て、レジスタトランスファ情報１０３として、レジスタ
トランスファ情報生成手段１２より出力される。
おいては、まずネットリストの素子間の接続を参照し
て、フリップフロップのように値を保持する素子の全て
の入力端子の論理式が組み立てられる。この論理式の項
は、回路の外部端子とフリップフロップのような値を保
持する素子の出力端子である。この論理式生成のために
素子動作情報１０２が利用される。次に、フリップフロ
ップのように値を保持する素子については、対応する素
子動作情報１０２により、当該素子の入力端子の値の変
化に対応して、どのような値が保持されるかがわかるの
で、入力端子の論理式を用いて、素子に対する条件とそ
の条件が成立したときの動作状態を示す表が作成され
て、レジスタトランスファ情報１０３として、レジスタ
トランスファ情報生成手段１２より出力される。
【００１４】ハードウェア記述出力手段１３において
は、レジスタトランスファ情報生成手段１２より出力さ
れるレジスタトランスファ情報１０３の入力を受けて、
記述出力テンプレート１０４を参照して、当該レジスタ
トランスファ情報１０４より、ハードウェア記述言語の
文法に適合した形式によるハードウェア記述言語ソース
１０５が生成されて出力され、ソースファイル１４に収
納される。上述の記述出力テンプレート１０４には、論
理式の表記法およびフリップフロップなどの動作記述の
テンプレートが定義されている。例えば、ＡＮＤ演算に
は＊、ＯＲ演算には＋というように表記するとか、Ｄ型
フリップフロップであれば、ｉｆ〈クリア条件〉ｔｈｅ
ｎ〈インスタンス名〉：＝０ ｅｌｓｅ ｉｆ〈データ
取り込み条件〉ｔｈｅｎ〈インスタンス名〉：＝〈取り
込みデータ〉ｅｎｄというように定義される。
は、レジスタトランスファ情報生成手段１２より出力さ
れるレジスタトランスファ情報１０３の入力を受けて、
記述出力テンプレート１０４を参照して、当該レジスタ
トランスファ情報１０４より、ハードウェア記述言語の
文法に適合した形式によるハードウェア記述言語ソース
１０５が生成されて出力され、ソースファイル１４に収
納される。上述の記述出力テンプレート１０４には、論
理式の表記法およびフリップフロップなどの動作記述の
テンプレートが定義されている。例えば、ＡＮＤ演算に
は＊、ＯＲ演算には＋というように表記するとか、Ｄ型
フリップフロップであれば、ｉｆ〈クリア条件〉ｔｈｅ
ｎ〈インスタンス名〉：＝０ ｅｌｓｅ ｉｆ〈データ
取り込み条件〉ｔｈｅｎ〈インスタンス名〉：＝〈取り
込みデータ〉ｅｎｄというように定義される。
【００１５】ハードウェア記述出力手段１３において
は、記述出力テンプレート１０４の空欄にレジスタトラ
ンスファ情報１０３より得られた情報を埋め込むことに
より、ハードウェア記述言語ソース１０５が生成され
て、ソースファイル１４に出力され収納される。なお、
記述出力テンプレート１０４の内容を変えることによ
り、様々な種類のハードウェア記述言語ソースに対応す
ることができる。
は、記述出力テンプレート１０４の空欄にレジスタトラ
ンスファ情報１０３より得られた情報を埋め込むことに
より、ハードウェア記述言語ソース１０５が生成され
て、ソースファイル１４に出力され収納される。なお、
記述出力テンプレート１０４の内容を変えることによ
り、様々な種類のハードウェア記述言語ソースに対応す
ることができる。
【００１６】以上の動作を回路例を用いて示すと、以下
のようになる。
のようになる。
【００１７】図２は、既設計データの回路図の一部を示
す図であり、Ｄ型フリップフロップ２７（Ｇ4 ）と、そ
の周辺のＤ型フリップフロップ２１（Ｇ0 ）、ＡＮＤ回
路２２（Ｇ1 ）、ＡＮＤ回路２４（Ｇ3 ）およびＡＮＤ
回路２８（Ｇ7 ）、ＯＲ回路２３（Ｇ2 ）、ＮＡＮＤ回
路２５（Ｇ5 ）およびＮＯＲ回路２６（Ｇ6 ）等を含む
回路構成が示されている。これらの素子間の接続情報
は、ネットリストファイル１１に収納されている既設計
のゲートレベル・ネットリスト１０１そのものである。
レジスタトランスファ情報生成手段１２においては、ま
ず、Ｄ型フリップフロップ２７（インスタンス名：
Ｇ4 ）の入力端子に対応する論理式が組み上げられる。
下記の表１は、この結果による端子論理式を示す表であ
り、当該論理式の表記としては、ＡＮＤ演算は・で表わ
し、ＯＲ演算は＋で表わしており、ＮＯＴ演算はバーを
用いて表わしている。
す図であり、Ｄ型フリップフロップ２７（Ｇ4 ）と、そ
の周辺のＤ型フリップフロップ２１（Ｇ0 ）、ＡＮＤ回
路２２（Ｇ1 ）、ＡＮＤ回路２４（Ｇ3 ）およびＡＮＤ
回路２８（Ｇ7 ）、ＯＲ回路２３（Ｇ2 ）、ＮＡＮＤ回
路２５（Ｇ5 ）およびＮＯＲ回路２６（Ｇ6 ）等を含む
回路構成が示されている。これらの素子間の接続情報
は、ネットリストファイル１１に収納されている既設計
のゲートレベル・ネットリスト１０１そのものである。
レジスタトランスファ情報生成手段１２においては、ま
ず、Ｄ型フリップフロップ２７（インスタンス名：
Ｇ4 ）の入力端子に対応する論理式が組み上げられる。
下記の表１は、この結果による端子論理式を示す表であ
り、当該論理式の表記としては、ＡＮＤ演算は・で表わ
し、ＯＲ演算は＋で表わしており、ＮＯＴ演算はバーを
用いて表わしている。
【００１８】
【表１】
【００１９】次いで、レジスタトランスファ情報生成手
段１２においては、Ｄ型フリップフロップ２７（インス
タンス名Ｇ4 ）の動作を表わすレジスタトランスファ情
報１０３が作成される。下記の表２は、このレジスタト
ランスファ情報１０３の作成結果を示す図であり、表２
においては、立ち上がりエッジはｒｉｓｅ（……）で示
されている。
段１２においては、Ｄ型フリップフロップ２７（インス
タンス名Ｇ4 ）の動作を表わすレジスタトランスファ情
報１０３が作成される。下記の表２は、このレジスタト
ランスファ情報１０３の作成結果を示す図であり、表２
においては、立ち上がりエッジはｒｉｓｅ（……）で示
されている。
【００２０】
【表２】
【００２１】また、ハードウェア記述出力手段１３にお
いては、一例として下記の表３に示されるようなＤ−Ｆ
Ｆ（Ｄ型フリップフロップ）および論理式の記述出力テ
ンプレートを含む記述出力テンプレート１０４を用い
て、上記の表２に示されるレジスタトランスファ情報１
０３より、ハードウェア記述言語ソース１０５が生成さ
れてを出力される。この場合におけるハードウェア記述
言語ソース１０５が、表４に示される。
いては、一例として下記の表３に示されるようなＤ−Ｆ
Ｆ（Ｄ型フリップフロップ）および論理式の記述出力テ
ンプレートを含む記述出力テンプレート１０４を用い
て、上記の表２に示されるレジスタトランスファ情報１
０３より、ハードウェア記述言語ソース１０５が生成さ
れてを出力される。この場合におけるハードウェア記述
言語ソース１０５が、表４に示される。
【００２２】
【表３】
【００２３】
【表４】
【００２４】
【発明の効果】以上説明したように、本発明は、ゲート
レベル・ネットリストからレジスタトランスファ情報を
生成し、当該レジスタトランスファ情報からハードウェ
ア記述言語によるソースファイルを生成することによっ
て、ゲートレベル・ネットリストからハードウェア記述
言語ソースへの情報変換が可能となり、これにより、設
計の対象とする論理回路に、ゲートレベルの論理回路図
作成による既設計データによる論理回路が混在する場合
においても、既設計論理回路に対応するシミュレーショ
ンを行うことが可能となり、設計者として、前記機能レ
ベルでの設計作業に移行することができるという効果が
ある。
レベル・ネットリストからレジスタトランスファ情報を
生成し、当該レジスタトランスファ情報からハードウェ
ア記述言語によるソースファイルを生成することによっ
て、ゲートレベル・ネットリストからハードウェア記述
言語ソースへの情報変換が可能となり、これにより、設
計の対象とする論理回路に、ゲートレベルの論理回路図
作成による既設計データによる論理回路が混在する場合
においても、既設計論理回路に対応するシミュレーショ
ンを行うことが可能となり、設計者として、前記機能レ
ベルでの設計作業に移行することができるという効果が
ある。
【図１】本発明の一実施例を示すシステム構成図であ
る。
る。
【図２】ネットリストの回路構成例を示す図である。
１１ ネットリストファイル １２ レジスタトランスファ情報生成手段 １３ ハードウェア記述出力手段 １４ ソースファイル ２１、２７ Ｄ型フリップフロップ ２２、２４、２８ ＡＮＤ回路 ２３ ＯＲ回路 ２５ ＮＡＮＤ回路 ２６ ＮＯＲ回路
Claims (4)
- 【請求項１】 素子間接続情報を収納するネットリスト
・ファイルよりネットリストを読み出し、当該ネットリ
ストに含まれる素子の動作機能を定義する所定の素子動
作情報を用いて、レジスタトランスファ情報を生成して
出力するレジスタトランスファ情報生成手段と、 前記レジスタトランスファ情報を入力して、所定の記述
出力テンプレートを用いてハードウェア記述言語ソース
を生成して出力し、所定のソースファイルに収納するハ
ードウェア記述出力手段と、 を少なくとも備えることを特徴とするネットリスト・ハ
ードウェア記述変換装置。 - 【請求項２】 前記素子情報が、ＮＯＴ回路、ＡＮＤ回
路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、ＥＸＯＲ回
路およびＥＸＮＯＲ回路等を含む素子に対しては、これ
らの各素子の機能として適用される論理式により規定さ
れる情報であることを特徴とする請求項１記載のネット
リスト・ハードウェア記述変換装置。 - 【請求項３】 前記素子情報が、少なくともＤ型フリッ
プフロップを含む素子に対しては、当該素子の機能とし
て適用されるデータの取り込み、非同期クリアおよび非
同期プリセット等を含む動作仕様を規定する情報である
ことを特徴とする請求項１記載のネットリスト・ハード
ウェア記述変換装置。 - 【請求項４】 前記レジスタトランスファ情報が、少な
くともＤ型フリップフロップを含む素子に対しては、当
該素子の機能として適用される前記動作仕様に準拠し
て、当該素子の周辺回路により決められる動作条件を規
定する情報であることを特徴とする請求項１記載のネッ
トリスト・ハードウェア記述変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6097093A JPH07306879A (ja) | 1994-05-11 | 1994-05-11 | ネットリスト・ハードウェア記述変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6097093A JPH07306879A (ja) | 1994-05-11 | 1994-05-11 | ネットリスト・ハードウェア記述変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07306879A true JPH07306879A (ja) | 1995-11-21 |
Family
ID=14183030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6097093A Pending JPH07306879A (ja) | 1994-05-11 | 1994-05-11 | ネットリスト・ハードウェア記述変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07306879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022536648A (ja) * | 2019-06-10 | 2022-08-18 | バテル メモリアル インスティチュート | 平坦化されたネットリストからの挙動設計回復 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251738A (ja) * | 1988-08-15 | 1990-02-21 | Nec Corp | ディジタル回路データから論理シミュレーション記述言語への自動翻訳方法 |
| JPH0442372A (ja) * | 1990-06-07 | 1992-02-12 | Fujitsu Ltd | 論理回路編集方式 |
| JPH04367075A (ja) * | 1991-06-13 | 1992-12-18 | Toshiba Corp | ハードウェア設計システム及び方法 |
-
1994
- 1994-05-11 JP JP6097093A patent/JPH07306879A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JP2022536648A (ja) * | 2019-06-10 | 2022-08-18 | バテル メモリアル インスティチュート | 平坦化されたネットリストからの挙動設計回復 |
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