JPH06334136A

JPH06334136A - 半導体装置およびその製造方法

Info

Publication number: JPH06334136A
Application number: JP5118349A
Authority: JP
Inventors: Kenzo Kawano; 研三川野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-05-20
Filing date: 1993-05-20
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】Ｐチャネル型ＬＤＭＯＳとＮチャネル型ＬＤ
ＭＯＳをいずれもウエル内に設けて高速動作、構造簡素
化を図るとともに、工程を増加させることなく閾値ばら
つきを抑制できる半導体装置を提供する。【構成】Ｐ型基板１の表面にＮ^-ウエル２，１２を有
する。Ｎ^-ウエル２，１２の表面に、中間濃度のＰ型不
純物拡散層５，１５およびＮ型不純物拡散層６，１６を
有する。層６は、ゲート電極６の直下に層５が表面濃度
一定の領域を持つように、ゲート電極７のＮ⁺ソース領
域８ｓ側の端部から所定の距離だけ離間している。か
つ、層１５は、ゲート電極１７の直下に層１６が表面濃
度一定の領域を持つように、ゲート電極１７のＰ⁺ソー
ス領域１９ｓ側の端部から所定の距離だけ離間してい
る。８ｄはＮ⁺ドレイン領域、１９ｄはＰ⁺ドレイン領域
である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置およびその
製造方法に関する。より詳しくは、同一の半導体基板上
にＰチャネル型の横方向二重拡散絶縁ゲート型電界効果
トランジスタ(以下「ＬＤＭＯＳ」という。)とＮチャネル
型のＬＤＭＯＳとを有する半導体装置およびその製造方
法に関する。

【０００２】

【従来の技術】かつて大電流出力を必要とするドライバ
ＩＣは、信号処理部が低電圧ＣＭＯＳ(相補型ＭＯＳ)で
構成される一方、出力部が電流駆動能力の優れたＮＰＮ
トランジスタ等で構成されていた。しかし、近年の機器
の小型化、低消費電力化の要求に伴って、出力電流が数
十mＡ〜１Ａ,電源電圧が４０Ｖ以下の比較的低パワーの
分野では、出力部もＬＤＭＯＳによるＣＭＯＳ化が推進
されている。ＬＤＭＯＳとは、ソース領域を囲むように
ソースおよびドレイン領域とは逆導電型の低濃度不純物
層(ベース層)を形成し、ゲート電極直下のベース層表面
をチャネル領域とする電界効果トランジスタをいう。

【０００３】従来、同一の半導体基板上にＰチャネル型
ＬＤＭＯＳとＮチャネル型ＬＤＭＯＳとを有するＣＭＯ
Ｓ出力部としては、図９または図１０に示すようなもの
がある。図９に示すＣＭＯＳ出力部は、Ｐチャネル型Ｌ
ＤＭＯＳをＰ^-基板(不純物濃度〜１０¹⁵cm^-3程度)１０
１の表面に直接設ける一方、Ｎチャネル型ＬＤＭＯＳを
Ｎ^-ウエル（不純物濃度〜１０¹⁶cm^-3程度）１０２内に
設けている。詳しくは、Ｐチャネル型ＬＤＭＯＳは、Ｐ
^-基板１０１の表面に、Ｐ⁺ドレイン領域１１９ｄと、Ｐ
⁺ソース領域１１９ｓと、ソース領域１１９ｓを囲むよ
うに形成されたＮベース層（不純物濃度１０¹⁷〜１０¹⁸
cm^-3程度）１１６と、ソース領域１１９ｓとＮベース層
１１６とを短絡するためのＮ⁺ベースコンタクト領域１
１８を有している。Ｎチャネル型ＬＤＭＯＳは、Ｎ^-ウ
エル１０２の表面に、Ｎ⁺ドレイン領域１０８ｄと、Ｎ⁺
ソース領域１０８ｓと、ソース領域１０８ｓを囲むよう
に配されたＰベース層（不純物濃度１０¹⁷〜１０¹⁸cm^-3
程度）１０５と、ソース領域１０８ｓとＰベース層１０
５とを短絡するためのＰ⁺ベースコンタクト領域１０９
を有している。図中、１０７，１１７はゲート電極、１
７１はゲート絶縁膜、１２０，１２１，１２２，１２３
は電極、１０４は局所酸化膜、１１０は層間絶縁膜を示
している。上記Ｐチャネル型ＬＤＭＯＳではゲート電極
１１７直下のＮベース層１１６表面、上記Ｎチャネル型
ＬＤＭＯＳではゲート電極１０７直下のＰベース層１０
５表面がそれぞれチャネル領域となっている。フォトリ
ソグラフィの最小加工精度に制限されることなく実効チ
ャネル長を高精度に設定するために、Ｐチャネル型ＬＤ
ＭＯＳのＮベース層１１６，ソース領域１１９ｓおよび
Ｎチャネル型ＬＤＭＯＳのＰベース層１０５，ソース領
域１０８ｓは、それぞれゲート電極１１７，１０７の端
部をマスク端として自己整合的に形成されている。な
お、この例では、両ＬＤＭＯＳのゲート電極長は３〜５
μmであるが、実効チャネル長はＰチャネル型ＬＤＭＯ
Ｓが１.４μm程度、Ｎチャネル型ＬＤＭＯＳが１.０μm
程度である。

【０００４】図１０に示すＣＭＯＳ出力部は、図９の例
と同様にＰ^-基板２０１を用いてはいるが、Ｐチャネル
型ＬＤＭＯＳとＮチャネル型ＬＤＭＯＳをいずれもＮ^-
ウエル２１２,２０２内に設けている。すなわち、Ｐチ
ャネル型ＬＤＭＯＳは、Ｎ^-ウエル２１２の表面に、Ｐ⁺
ドレイン領域２１９ｄと、Ｐ⁺ソース領域２１９ｓと、
ソース領域２１９ｓを囲むように形成されたＮベース層
（不純物濃度１０¹⁷〜１０¹⁸cm^-3程度）２１６と、ソー
ス領域２１９ｓとＮベース層２１６とを短絡するための
Ｎ⁺ベースコンタクト領域２１８と、低オン抵抗化のた
めにドレイン領域２１９ｄとＮベース層２１６とを囲む
ように形成されたＰ^-ドレイン領域（不純物濃度１０¹⁶
〜１０¹⁷cm^-3程度）２１５とを有している。Ｎベース層
２１６は、Ｐ^-ドレイン層２１５を貫通してＮ^-ウエル２
１２に到達するように形成されている（Ｎベース層２１
６との間の接合耐圧が、Ｐ^-ドレイン層２１５内のＮベ
ース層２１６の底部コーナーで領域が決定されることを
回避するためである。）。Ｎチャネル型ＬＤＭＯＳは、
Ｎ^-ウエル２０２の表面に、Ｎ⁺ドレイン領域２０８ｄ
と、Ｎ⁺ソース領域２０８ｓと、ソース領域２０８ｓを
囲むように配されたＰベース層（不純物濃度１０¹⁷〜１
０¹⁸cm^-3程度）２０５と、ソース領域２０８ｓとＰベー
ス層２０５とを短絡するためのＰ⁺ベースコンタクト領
域２０９を有している。図中、２０７，２１７はゲート
電極、２７１はゲート絶縁膜、２２０，２２１，２２
２，２２３は電極、２０４は局所酸化膜、２１０は層間
絶縁膜を示している。上記Ｐチャネル型ＬＤＭＯＳでは
ゲート電極２１７直下のＮベース層２１６表面、上記Ｎ
チャネル型ＬＤＭＯＳではゲート電極２０７直下のＰベ
ース層２０５表面がそれぞれチャネル領域となってい
る。図９の例と同様に、Ｐチャネル型ＬＤＭＯＳのＮベ
ース層２１６，ソース領域２１９ｓおよびＮチャネル型
ＬＤＭＯＳのＰベース層２０５，ソース領域２０８ｓ
は、それぞれゲート電極２１７，２０７の端部をマスク
端として自己整合的に形成されている。

【０００５】

【発明が解決しようとする課題】しかしながら、図９に
示したＣＭＯＳ出力部は、Ｐチャネル型ＬＤＭＯＳのド
レイン１１９dがＰ^-基板１０１と導通しているため、ド
レイン容量が大きくなって、高速動作に適さないという
問題がある。また、基板１０１の電位が変動するため、
上記基板１０１制御系ＣＭＯＳを併せて搭載する場合、
制御系ＣＭＯＳを基板電位から分離・独立したウエル内
に設ける必要がある。このため、複雑な構造とならざる
を得ず、プロセスコストの上昇を招くという問題があ
る。

【０００６】これに対して、図１０に示したＣＭＯＳ出
力部は、Ｐチャネル型ＬＤＭＯＳ、Ｎチャネル型ＬＤＭ
ＯＳがいずれもＮ^-ウエル２１２,２０２内に形成され、
基板２０１の電位と完全に分離されているので、上記の
ような問題はない。しかし、Ｎチャネル型ＬＤＭＯＳの
閾値を一般的な１Ｖ程度に設定する場合、Ｐベース層２
０５の表面濃度は１０¹⁷〜１０¹⁸cm^-3程度が必要となる
のに対し、Ｐチャネル型ＬＤＭＯＳのＰ^-ドレイン層２
１５の表面濃度は、Ｎ^-ベース層(不純物濃度１０¹⁷〜１
０¹⁸cm^-3程度)２１６との接合耐圧を確保するために、
１０¹⁶〜１０¹⁷cm^-3程度が必要となる。このため、Ｐベ
ース層２０５とＰドレイン層２１５とを同時に形成する
ことができず、各フォトリソグラフィ工程を必要とし、
工程が煩雑になるという問題がある。また、Ｐチャネル
型ＬＤＭＯＳのＮベース層２１６，ソース領域２１９ｓ
およびＮチャネル型ＬＤＭＯＳのＰベース層２０５，ソ
ース領域２０８ｓは、それぞれゲート電極２１７，２０
７の端部をマスク端として自己整合的に形成されている
ため、チャネル領域の不純物濃度プロファイルが急峻に
なって、表面濃度がばらつき易く、この結果、閾値がば
らつくという問題がある。例えば、図８は、Ｐチャネル
型ＬＤＭＯＳ側のチャネル領域（図１０におけるＢ−
Ｂ′線）に沿った不純物濃度プロファイルを示してい
る。図８から分かるように、Ｎベース層２１６には表面
濃度一定の領域が無い。このため、閾値が非常にばらつ
き易くなっている。加えて、Ｐチャネル型ＬＤＭＯＳで
は、チャネル領域にＮ^-ウエル２１２，Ｎベース層２１
６およびＰドレイン層２１５の多重拡散（三重拡散）が
なされている。このため、熱処理などのウエハプロセス
条件のばらつきの影響によって、さらに表面濃度がばら
つき、閾値がばらつくという問題がある。

【０００７】そこで、この発明の目的は、Ｐチャネル型
ＬＤＭＯＳとＮチャネル型ＬＤＭＯＳをいずれもウエル
内に設けて高速動作、構造簡素化を図るとともに、閾値
ばらつきを抑制することができる半導体装置を提供する
ことにある。また、工程を増加させることなく上記半導
体装置を製造できる半導体装置の製造方法を提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体装置は、Ｐ型またはＮ型の
うち一方の導電型を持つ半導体基板の表面に、Ｐ型また
はＮ型のうち他方の導電型を持ち、互いに離間して形成
された低不純物濃度の第１，第２のウエル領域と、上記
第１，第２のウエル領域の表面に、それぞれ形成された
中間濃度のＰ型不純物拡散層およびＮ型不純物拡散層
と、上記第１，第２のウエル領域上で、ゲート絶縁膜を
介して、それぞれ上記Ｐ型不純物拡散層とＮ型不純物拡
散層とにまたがって形成されたゲート電極と、上記第１
のウエル領域の上記ゲート電極の両側のＰ型不純物拡散
層，Ｎ型不純物拡散層の表面に、それぞれゲート電極を
マスクとして形成された高濃度のＮ型ソース領域，Ｎ型
ドレイン領域と、上記第２のウエル領域の上記ゲート電
極の両側のＰ型不純物拡散層，Ｎ型不純物拡散層の表面
に、それぞれゲート電極をマスクとして形成された高濃
度のＰ型ドレイン領域，Ｐ型ソース領域とを備え、上記
第１のウエル領域内で、上記Ｎ型不純物拡散層は、上記
ゲート電極の直下に上記Ｐ型不純物拡散層が表面濃度一
定の領域を持つように、上記ゲート電極のＮ型ソース領
域側の端部から所定の距離だけ離間し、かつ、上記第２
のウエル領域内で、上記Ｐ型不純物拡散層は、上記ゲー
ト電極の直下に上記Ｎ型不純物拡散層が表面濃度一定の
領域を持つように、上記ゲート電極のＰ型ソース領域側
の端部から所定の距離だけ離間していることを特徴とし
ている。

【０００９】また、請求項２に記載の半導体装置の製造
方法は、請求項１に記載の半導体装置を製造する方法で
あって、上記半導体基板の表面に、上記低不純物濃度の
第１，第２のウエル領域を、互いに離間した状態に形成
する工程と、フォトリソグラフィを行って、レジストを
マスクとして上記第１，第２のウエル領域の表面の一方
の側に所定のＰ型不純物をイオン注入して、上記中間濃
度のＰ型不純物拡散層を形成する工程と、フォトリソグ
ラフィを行って、レジストをマスクとして上記第１，第
２のウエル領域の表面の他方の側に所定のＮ型不純物を
イオン注入して、上記各ウエル領域内に上記中間濃度の
Ｎ型不純物拡散層を形成する工程と、上記第１，第２の
ウエル領域上に上記ゲート絶縁膜を形成し、続いて、上
記ゲート電極を所定の位置に形成する工程と、上記第１
のウエル領域の上記ゲート電極の両側のＰ型不純物拡散
層，Ｎ型不純物拡散層の表面に、それぞれ上記ゲート電
極をマスクとして所定のＮ型不純物をイオン注入して、
上記高濃度のＮ型ソース領域，Ｎ型ドレイン領域を形成
する工程と、上記第２のウエル領域の上記ゲート電極の
両側のＰ型不純物拡散層，Ｎ型不純物拡散層の表面に、
それぞれ上記ゲート電極をマスクとして所定のＰ型不純
物をイオン注入して、上記高濃度のＰ型ドレイン領域，
Ｐ型ソース領域を形成する工程とを有することを特徴と
している。

【００１０】

【作用】請求項１に記載の半導体装置では、Ｎチャネル
型ＬＤＭＯＳが第１の第１のウエル領域内、Ｐチャネル
型ＬＤＭＯＳが第２のウエル領域内にそれぞれ構成され
ている。したがって、図１１に示した従来例と同様に、
高速動作を行うことができ、また、同一半導体基板上に
制御系ＣＭＯＳを併せて搭載する場合に、電気的な分離
を考えなくても良く、全体の構造が簡単なもので済む。
しかも、本半導体装置では、第１のウエル領域内で、Ｎ
型不純物拡散層は、ゲート電極の直下に上記Ｐ型不純物
拡散層が表面濃度一定の領域を持つように、上記ゲート
電極のＮ型ソース領域側の端部から所定の距離だけ離間
している。また、第２のウエル領域内で、Ｐ型不純物拡
散層は、ゲート電極の直下に上記Ｎ型不純物拡散層が表
面濃度一定の領域を持つように、上記ゲート電極のＰ型
ソース領域側の端部から所定の距離だけ離間している。
したがって、上記第１のウエル領域内のＰ型不純物拡散
層のゲート電極直下の部分（Ｎチャネル型ＬＤＭＯＳの
チャネル領域）と、上記第２のウエル領域内のＮ型不純
物拡散層のゲート電極直下の部分（Ｐチャネル型ＬＤＭ
ＯＳのチャネル領域）とにおいて、それぞれ表面濃度一
定の領域が確保される。したがって、閾値のばらつきが
抑制される。また、本半導体装置では、上記Ｎチャネル
型ＬＤＭＯＳのチャネル領域、Ｐチャネル型ＬＤＭＯＳ
のチャネル領域とも、低不純物濃度のウエルと中間濃度
の不純物拡散層との二重拡散によって形成されている。
つまり、従来（三重拡散）に比して拡散数が少なく、こ
の結果、さらに閾値のばらつきが抑制される。

【００１１】また、請求項２に記載の半導体装置の製造
方法によれば、上記第１，第２のウエル領域の表面の一
方の側に中間濃度のＰ型不純物拡散層が同時に形成さ
れ、また、上記第１，第２のウエル領域の表面の他方の
側に中間濃度のＮ型不純物拡散層が同時に形成される。
したがって、工程数を増加させることなく、請求項１の
半導体装置が作製される。

【００１２】

【実施例】以下、この発明の半導体装置およびその製造
方法を実施例により詳細に説明する。

【００１３】図１は、この発明の一実施例のＣＭＯＳ出
力部の断面構造を示している。図において、左半分がＮ
チャネル型ＬＤＭＯＳ、右半分がＰチャネル型ＬＤＭＯ
Ｓに相当している。詳しくは、このＣＭＯＳ出力部は、
Ｐ型シリコン基板１の表面に、Ｎ型で低不純物濃度の第
１のウエルとしてのＮ^-ウエル２と、Ｎ型で低不純物濃
度の第２のウエルとしてのＮ^-ウエル１２を有してい
る。これらのＮ^-ウエル２，１２は、Ｐ^-分離領域３によ
って電気的および位置的に互いに分離されている。上記
Ｎ^-ウエル２の表面に、中間濃度のＰ型不純物拡散層と
してのＰベース層５と、中間濃度のＮ型不純物拡散層と
してのＮドレイン層６とが、互いに接する状態で形成さ
れている。また、Ｎ^-ウエル１２の表面に、中間濃度の
Ｐ型不純物拡散層としてのＰドレイン層１５と、中間濃
度のＮ型不純物拡散層としてのＮベース層１６とが、互
いに接する状態で形成されている。上記Ｎ^-ウエル２の
表面にはゲート酸化膜７１が形成され、このゲート酸化
膜７１上に、Ｐベース層５とＮドレイン層６との境界Ｊ
１をまたいでゲート電極７が設けられている。また、Ｎ
^-ウエル１２の表面にもゲート酸化膜７１が形成され、
このゲート酸化膜７１上に、Ｐドレイン層１５とＮベー
ス層１６との境界Ｊ２をまたいでゲート電極１７が設け
られている。ゲート電極７，１７の長さ（図において左
右方向、つまりチャネル方向の長さ）は、この例では
３.０μｍとなっている。Ｎ^-ウエル２内のＰベース層５
とＮドレイン層６との境界Ｊ１は、ゲート電極７の直下
にＰベース層５が表面濃度一定の領域を持つように、ゲ
ート電極７のＮ⁺ソース領域８ｓ側の端部から０.５〜
１.０μｍだけ右方に離間している。一方、Ｎ^-ウエル１
２内のＰドレイン層１５とＮベース層１６との境界Ｊ２
は、ゲート電極１７の直下にＮベース層１６が表面濃度
一定の領域を持つように、ゲート電極１７のＰ⁺ソース
領域１９ｓ側の端部から０.５〜１.０μｍだけ左方に離
間している。ゲート電極７の両側のＰベース層５，Ｎド
レイン層６の表面には、それぞれゲート電極７をマスク
として高濃度のＮ型ソース領域としてのＮ⁺ソース領域
８ｓ，高濃度のＮ型ドレイン領域としてのＮ⁺ドレイン
領域８ｄが形成されている。また、ゲート電極１７の両
側のＰドレイン層１５，Ｎベース層１６の表面には、そ
れぞれゲート電極１７をマスクとして高濃度のＰ型ドレ
イン領域としてのＰ⁺ドレイン領域１９ｄ，高濃度のＰ
型ソース領域としてのＰ⁺ソース領域１９ｓが形成され
ている。なお、４は局所酸化膜、１０は層間絶縁膜、２
０，２２はソース電極、２１，２３はドレイン電極を示
している。また、Ｐ⁺ベースコンタクト領域９はＮ⁺ソー
ス領域８ｓとＰベース層５とを短絡するためのものし、
Ｎ⁺ベースコンタクト領域１８はＰ⁺ソース領域１９ｓと
Ｎベース層とを短絡するためのものである。

【００１４】上記ＣＭＯＳ出力部は次のようにして作製
する。

【００１５】まず、図２(a)に示すように、Ｐ型シリ
コン基板１の表面を酸化して厚さ５０nm程度の酸化膜３
１を形成し、続いて、気相成長法により厚さ１００nmの
窒化膜３２を形成する。フォトリソグラフィを行って、
上記窒化膜３２，酸化膜３１のうち図１中に示したＮ^-
ウエル２，１２を形成すべき領域に存する部分をエッチ
ングして除去する。次に、図２(a)に示すように、残存
している窒化膜３２，酸化膜３１をマスクとして、基板
表面のうち上記Ｎ^-ウエル２，１２を形成すべき領域
に、Ｎ型不純物としてリン（図中、「-」印で示す）３
３，３３′をドーズ量２〜８×１０¹³cm^-2程度イオン注
入する。次に、図２(b)に示すように、熱処理を加えて
リン３３，３３′を破線３６，３７で示す範囲に拡散す
るとともに、上記Ｎ^-ウエル２，１２を形成すべき領域
に厚さ３００nm程度の酸化膜３５を形成する。次に、残
存していた窒化膜３２，酸化膜３１を除去し、露出した
基板表面に、Ｐ型不純物としてボロン（図中、「△」印
で示す）３４をドーズ量１０¹³cm^-2程度イオン注入す
る。続いて、図３(c)に示すように、温度１１５０℃，
１０〜２０時間程度の熱処理を加えることによって、Ｎ
チャネル型ＬＤＭＯＳ側，Ｐチャネル型ＬＤＭＯＳ側に
それぞれ拡散深さ４.０〜６.０μmのＮ^-ウエル領域２，
１２を形成するとともに、このＮ^-ウエル領域２，１２
の間にＰ^-分離領域３を形成する。なお、基板表面に
は、同時に酸化膜４０が全面に形成される。

【００１６】次に、図３(d)に示すように、酸化膜４
０を除去した後、酸化を行って厚さ５０nm以下の酸化膜
４１を形成し、続いて、気相成長法により厚さ１００nm
程度の窒化膜４２を形成する。フォトリソグラフィを行
って、上記窒化膜４２，酸化膜４１のうちＰ^-分離領域
３上に存する部分をエッチングして除去する。次に、上
記窒化膜４２，酸化膜４１をマスクとして局所酸化を行
って、図４(e)に示すように、Ｐ^-分離領域３上に厚さ１
μm程度の局所酸化膜４を形成する。

【００１７】次に、窒化膜４２，酸化膜４１を除去し
た後、酸化を行ってＮ^-ウエル２，１２の表面に厚さ３
０nm程度の酸化膜５１を形成する。続いて、フォトリソ
グラフィを行ってレジスト５３を設け、Ｎ^-ウエル２，
１２の左側部分にそれぞれＰ型不純物としてボロン（図
中、「△」印で示す）５２，５２′をドーズ量１０¹³cm
^-2程度イオン注入する。ボロン５２，５２′は、それぞ
れ図１中に示したＰベース層５，Ｐドレイン層１５を形
成するためのものである。ここでは、Ｐベース層５がゲ
ート電極（後工程で形成する）７の直下に表面濃度が一
定の領域を有するように、ボロン５２はゲート電極７の
左端よりも右側へ所定の距離(例えば０.５μm)だけ拡が
った範囲に注入する。また、Ｐドレイン層１５がＮベー
ス層１６のピーク濃度に影響を与えないように、ボロン
５２′はゲート電極１７の右端から左側へ所定の距離
(例えば１.０μm)だけ後退した範囲に注入する。

【００１８】次に、図４(f)に示すように、レジスト
５３を除去した後、再びフォトリソグラフィを行ってレ
ジスト６３を設け、Ｎ^-ウエル領域２，１２の右側部分
にそれぞれＮ型不純物としてリン（図中、「-」印で示
す）６１，６１′をドーズ量１０¹²〜１０¹³cm^-2程度イ
オン注入する。リン６１，６１′は、それぞれ図１中に
示したＮドレイン層６，Ｎベース層１６を形成するため
のものである。ここでは、Ｎドレイン層６がＰベース層
５のピーク濃度に影響を与えないように、リン６１はゲ
ート電極７の左端から右側へ所定の距離(例えば１.０μ
m)だけ後退した範囲に注入する。また、Ｎベース層１６
がゲート電極１７の直下に表面濃度が一定の領域を有す
るように、リン６１′はゲート電極１７の右端よりも左
側へ所定の距離(例えば０.５μm)だけ拡がった範囲に注
入する。

【００１９】次に、温度１１００℃，４時間程度の熱
処理を行う。これにより、図５(g)に示すように、Ｎ^-ウ
エル２内にＰベース層５，Ｎドレイン層６を形成すると
同時に、Ｎ^-ウエル１２内にＰドレイン層１５，Ｎベー
ス層１６を形成する。

【００２０】このように、Ｎ^-ウエル２，１２にＰベー
ス層５，Ｐドレイン層１５を形成するためのＰ型不純物
（ボロン）５２，５２′を同時にイオン注入し（工程
）、Ｎ^-ウエル２，１２にＮドレイン層６，Ｎベース
層１６を形成するためのＮ型不純物（リン）６１，６
１′を同時にイオン注入しているので（工程）、工程
数を増加させることなく、むしろ工程を簡素化すること
ができる。また、この工程でこれらの不純物５２，５
２′，６１，６１′同時に拡散しているので、さらに工
程を簡素化することができる。

【００２１】この後、酸化膜５１を除去し、代わりに厚
さ５０nm程度のゲート酸化膜７１を形成する。そして、
Ｎチャネル型ＬＤＭＯＳ側，Ｐチャネル型ＬＤＭＯＳ側
にそれぞれポリシリコン等からなるゲート電極７，１７
を、境界Ｊ１，Ｊ２をまたぐ所定の位置に形成する。

【００２２】次に、フォトリソグラフィを行ってレジ
スト７３を設け、このレジスト７３とゲート電極７とを
マスクとして、ゲート電極７の両側，ゲート電極１７の
右方に、Ｎ型不純物としてヒ素（図中、「-」で示す）
７２，７２′，７２″をドーズ量１０¹⁵cm^-2程度イオン
注入する。ここで、ヒ素７２，７２′，７２″は、それ
ぞれ図１中に示したＮ⁺ソース領域８ｓ，Ｎ⁺ドレイン領
域８ｄ，Ｎ⁺ベースコンタクト領域１８を形成するため
のものである。

【００２３】レジスト７３を除去した後、図５(h)に
示すように、再びフォトリソグラフィを行ってレジスト
８２を設け、このレジスト８２とゲート電極１７とをマ
スクとして、ゲート電極７の左方，ゲート電極１７の両
側に、Ｐ型不純物としてボロン（図中、「△」で示す）
８１，８１′，８１″をドーズ量１０¹⁵cm^-2程度イオン
注入する。ここで、ボロン８１，８１′，８１″は、そ
れぞれ図１中に示したＰ⁺ベースコンタクト層９，Ｐ⁺ド
レイン領域１９ｄ，Ｐ⁺ソース領域１９ｓを形成するた
めのものである。

【００２４】次に、図６(i)に示すように、アニール
処理を行って工程，で注入したヒ素７２，７２′，
７２″およびボロン８１，８１′，８１″を活性化し
て、Ｎ⁺ソース領域８ｓ，Ｎ⁺ドレイン領域８ｄ，Ｎ⁺ベ
ースコンタクト領域１８，Ｐ⁺ベースコンタクト層９，
Ｐ⁺ドレイン領域１９ｄ，Ｐ⁺ソース領域１９ｓを同時に
形成する。

【００２５】この後、周知の技術により、ＮＳＧ（ノ
ンドープ・シリケート・ガラス），ＰＳＧ（リン・シリ
ケート・ガラス），ＢＰＳＧ（ボロン・リン・シリケー
ト・ガラス）等からなる層間絶縁膜１０を全面に気相成
長する。そして、図１に示すように、層間絶縁膜１０お
よび酸化膜７１の所定の箇所にコンタクトホールを設け
て、各電極２０，２１，２２，２３を形成する（作製完
了）。

【００２６】このＣＭＯＳ出力部は、Ｎチャネル型ＬＤ
ＭＯＳがＮ^-ウエル２内、Ｐチャネル型ＬＤＭＯＳがＮ^-
ウエル１２にそれぞれ構成されている。したがって、図
１１に示した従来例と同様に、高速動作を行うことがで
きる。また、同一基板１上に制御系ＣＭＯＳを併せて搭
載する場合に、電気的な分離を考えなくても良く、全体
の構造を簡単なもので済ませることができる。

【００２７】しかも、このＣＭＯＳ出力部では、Ｎチャ
ネル型ＬＤＭＯＳのＰベース層５とＮドレイン層６との
境界Ｊ１は、ゲート電極７の直下にＰベース層５が表面
濃度一定の領域を持つように、ゲート電極７のＮ⁺ソー
ス領域８ｓ側の端部から０.５〜１.０μｍだけ離間して
いる。また、Ｐチャネル型ＬＤＭＯＳのＰドレイン層１
５とＮベース層１６との境界Ｊ２は、ゲート電極１７の
直下にＮベース層１６が表面濃度一定の領域を持つよう
に、ゲート電極１７のＰ⁺ソース領域１９ｓ側の端部か
ら０.５〜１.０μｍだけ離間している。したがって、Ｎ
チャネル型ＬＤＭＯＳ側のＰベース層５のゲート電極７
直下の部分（Ｎチャネル型ＬＤＭＯＳのチャネル領域）
と、Ｐチャネル型ＬＤＭＯＳ側のＮベース層１６のゲー
ト電極１７直下の部分（Ｐチャネル型ＬＤＭＯＳのチャ
ネル領域）とにおいて、それぞれ表面濃度一定の領域を
確保できる。例えば、図７は、Ｐチャネル型ＬＤＭＯＳ
側のチャネル領域（図１におけるＡ−Ａ′線）に沿った
不純物濃度プロファイルを示している。図７から分かる
ように、Ｎベース層２１６には表面濃度一定の領域が存
在する。したがって、従来に比して、閾値のばらつきを
抑制することができる。

【００２８】また、このＣＭＯＳ出力部では、上記Ｎチ
ャネル型ＬＤＭＯＳのチャネル領域はＮ^-ウエル２とＰ
ベース層５、Ｐチャネル型ＬＤＭＯＳのチャネル領域は
Ｎ^-ウエル１２とＮベース層１６との二重拡散によって
形成されている。つまり、従来（三重拡散）に比して拡
散数が少なく、この結果、さらに閾値のばらつきを抑制
することができる。

【００２９】また、Ｎチャネル型ＬＤＭＯＳ，Ｐチャネ
ル型ＬＤＭＯＳとも、チャネル領域の抵抗は、ベース層
５，１６の一定表面濃度(ピーク濃度領域)の部分が支配
的となる。この結果、ゲート電極長３.０μmの条件で、
Ｐチャネル型ＬＤＭＯＳでオン抵抗が〜５.０×１０^-3
Ω・cm²、Ｎチャネル型ＬＤＭＯＳでオン抵抗が〜３.０
×１０^-3Ω・cm²程度にすることができる。また、ソー
ス−ドレイン間耐圧を２４Ｖ以上にすることができる。

【００３０】

【発明の効果】以上より明らかなように、請求項１に記
載の半導体装置は、Ｎチャネル型ＬＤＭＯＳを第１の第
１のウエル領域内、Ｐチャネル型ＬＤＭＯＳを第２のウ
エル領域内にそれぞれ構成しているので、図１１に示し
た従来例と同様に、高速動作を行うことができ、また、
同一半導体基板上に制御系ＣＭＯＳを併せて搭載する場
合に全体の構造を簡単なもので済ませることができる。
しかも、第１のウエル領域内で、Ｎ型不純物拡散層は、
ゲート電極の直下に上記Ｐ型不純物拡散層が表面濃度一
定の領域を持つように、上記ゲート電極のＮ型ソース領
域側の端部から所定の距離だけ離間し、また、第２のウ
エル領域内で、Ｐ型不純物拡散層は、ゲート電極の直下
に上記Ｎ型不純物拡散層が表面濃度一定の領域を持つよ
うに、上記ゲート電極のＰ型ソース領域側の端部から所
定の距離だけ離間しているので、上記第１のウエル領域
内のＰ型不純物拡散層のゲート電極直下の部分（Ｎチャ
ネル型ＬＤＭＯＳのチャネル領域）と、上記第２のウエ
ル領域内のＮ型不純物拡散層のゲート電極直下の部分
（Ｐチャネル型ＬＤＭＯＳのチャネル領域）とにおい
て、それぞれ表面濃度一定の領域を確保できる。したが
って、閾値のばらつきを抑制することができる。また、
上記Ｎチャネル型ＬＤＭＯＳのチャネル領域、Ｐチャネ
ル型ＬＤＭＯＳのチャネル領域とも、低不純物濃度のウ
エルと中間濃度の不純物拡散層との二重拡散によって形
成されているので、従来（三重拡散）に比して、さらに
閾値のばらつきを抑制することができる。

【００３１】また、請求項２に記載の半導体装置の製造
方法によれば、上記第１，第２のウエル領域の表面の一
方の側に中間濃度のＰ型不純物拡散層が同時に形成さ
れ、また、上記第１，第２のウエル領域の表面の他方の
側に中間濃度のＮ型不純物拡散層が同時に形成される。
したがって、工程数を増加させることなく、請求項１の
半導体装置を作製することができる。

【図面の簡単な説明】

【図１】この発明の一実施例のＣＭＯＳ出力部の断面
構造を示す図である。

【図２】上記ＣＭＯＳ出力部の作製過程を説明する工
程図である。

【図３】上記ＣＭＯＳ出力部の作製過程を説明する工
程図である。

【図４】上記ＣＭＯＳ出力部の作製過程を説明する工
程図である。

【図５】上記ＣＭＯＳ出力部の作製過程を説明する工
程図である。

【図６】上記ＣＭＯＳ出力部の作製過程を説明する工
程図である。

【図７】上記ＣＭＯＳ出力部のチャネル領域の不純物
濃度プロファイルを示す図である。

【図８】従来のＣＭＯＳ出力部のチャネル領域の不純
物濃度プロファイルを示す図である。

【図９】従来のＣＭＯＳ出力部の断面構造を示す図で
ある。

【図１０】従来のＣＭＯＳ出力部の断面構造を示す図
である。

【符号の説明】

１Ｐ型シリコン基板２，１２Ｎ^-ウエル５Ｐベース層６Ｎドレイン層８ｄＮ⁺ドレイン領域８ｓＮ⁺ソース領域１５Ｐドレイン層１６Ｎベース層１９ｄＰ⁺ドレイン領域１９ｓＰ⁺ソース領域

Claims

【特許請求の範囲】

【請求項１】Ｐ型またはＮ型のうち一方の導電型を持
つ半導体基板の表面に、Ｐ型またはＮ型のうち他方の導
電型を持ち、互いに離間して形成された低不純物濃度の
第１，第２のウエル領域と、上記第１，第２のウエル領域の表面に、それぞれ形成さ
れた中間濃度のＰ型不純物拡散層およびＮ型不純物拡散
層と、上記第１，第２のウエル領域上で、ゲート絶縁膜を介し
て、それぞれ上記Ｐ型不純物拡散層とＮ型不純物拡散層
とにまたがって形成されたゲート電極と、上記第１のウエル領域の上記ゲート電極の両側のＰ型不
純物拡散層，Ｎ型不純物拡散層の表面に、それぞれゲー
ト電極をマスクとして形成された高濃度のＮ型ソース領
域，Ｎ型ドレイン領域と、上記第２のウエル領域の上記ゲート電極の両側のＰ型不
純物拡散層，Ｎ型不純物拡散層の表面に、それぞれゲー
ト電極をマスクとして形成された高濃度のＰ型ドレイン
領域，Ｐ型ソース領域とを備え、上記第１のウエル領域内で、上記Ｎ型不純物拡散層は、
上記ゲート電極の直下に上記Ｐ型不純物拡散層が表面濃
度一定の領域を持つように、上記ゲート電極のＮ型ソー
ス領域側の端部から所定の距離だけ離間し、かつ、上記
第２のウエル領域内で、上記Ｐ型不純物拡散層は、上記
ゲート電極の直下に上記Ｎ型不純物拡散層が表面濃度一
定の領域を持つように、上記ゲート電極のＰ型ソース領
域側の端部から所定の距離だけ離間していることを特徴
とする半導体装置。
【請求項２】請求項１に記載の半導体装置を製造する
方法であって、上記半導体基板の表面に、上記低不純物濃度の第１，第
２のウエル領域を、互いに離間した状態に形成する工程
と、フォトリソグラフィを行って、レジストをマスクとして
上記第１，第２のウエル領域の表面の一方の側に所定の
Ｐ型不純物をイオン注入して、上記中間濃度のＰ型不純
物拡散層を形成する工程と、フォトリソグラフィを行って、レジストをマスクとして
上記第１，第２のウエル領域の表面の他方の側に所定の
Ｎ型不純物をイオン注入して、上記各ウエル領域内に上
記中間濃度のＮ型不純物拡散層を形成する工程と、上記第１，第２のウエル領域上に上記ゲート絶縁膜を形
成し、続いて、上記ゲート電極を所定の位置に形成する
工程と、上記第１のウエル領域の上記ゲート電極の両側のＰ型不
純物拡散層，Ｎ型不純物拡散層の表面に、それぞれ上記
ゲート電極をマスクとして所定のＮ型不純物をイオン注
入して、上記高濃度のＮ型ソース領域，Ｎ型ドレイン領
域を形成する工程と、上記第２のウエル領域の上記ゲート電極の両側のＰ型不
純物拡散層，Ｎ型不純物拡散層の表面に、それぞれ上記
ゲート電極をマスクとして所定のＰ型不純物をイオン注
入して、上記高濃度のＰ型ドレイン領域，Ｐ型ソース領
域を形成する工程とを有することを特徴とする半導体装
置の製造方法。