JPH06337776A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPH06337776A JPH06337776A JP12763093A JP12763093A JPH06337776A JP H06337776 A JPH06337776 A JP H06337776A JP 12763093 A JP12763093 A JP 12763093A JP 12763093 A JP12763093 A JP 12763093A JP H06337776 A JPH06337776 A JP H06337776A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- frequency divider
- output
- pulse width
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 高精度の演算をすることができる乗算器を提
供する。 【構成】 パルス信号を発生するパルス発生手段１と、
このパルス信号をわずかに異なる二つの周波数に分周す
る第一の分周器４および第二の分周器５と、これら分周
器からの出力パルス信号幅を被乗算入力信号レベルに応
じて変位させる第一のパルス幅変換手段２および第二の
パルス幅変換手段３と、両パルス幅変換手段から出力さ
れるパルス信号との論理演算を行なって二つの被乗算入
力信号レベル間の積に比例する出力信号を得る論理演算
手段６，７，８，９とを有する。 【効果】 周波数の微調整をする必要がなく、周囲温度
の影響も受けない。
供する。 【構成】 パルス信号を発生するパルス発生手段１と、
このパルス信号をわずかに異なる二つの周波数に分周す
る第一の分周器４および第二の分周器５と、これら分周
器からの出力パルス信号幅を被乗算入力信号レベルに応
じて変位させる第一のパルス幅変換手段２および第二の
パルス幅変換手段３と、両パルス幅変換手段から出力さ
れるパルス信号との論理演算を行なって二つの被乗算入
力信号レベル間の積に比例する出力信号を得る論理演算
手段６，７，８，９とを有する。 【効果】 周波数の微調整をする必要がなく、周囲温度
の影響も受けない。
Description
【０００１】
【産業上の利用分野】本発明は入力信号レベルの積に比
例するディジタル出力信号を得る乗算器に関し、とくに
乗算精度の向上に関する。
例するディジタル出力信号を得る乗算器に関し、とくに
乗算精度の向上に関する。
【０００２】
【従来の技術】この種の乗算器としては、たとえば特開
平１−８１０８３号公報に示されたものが知られてい
る。この乗算器は図４に示すように、二つの入力信号の
各々の電圧値の積に比例した周波数のパルス信号を得る
ように構成されている。同図において、入力端子１１，
１２に与えられた被乗算入力信号はそれぞれパルス幅変
調器１３，１４内のコンパレータＯＰ１，ＯＰ２の
「−」端子に入力される。他方の「＋」端子には三角波
が入力されているので、「−」端子の入力信号レベルで
スライスされた三角波の幅をもつ矩形波、すなわちそれ
ぞれの被乗算入力信号レベルに比例したパルス幅のパル
ス信号が出力される。一般に、パルス幅変調器１３とパ
ルス幅変調器１４のパルス周波数は非同期となるように
選定する必要がある。コンパレータＯＰ１，ＯＰ２の出
力パルス信号はＥＸＯＲ論理演算回路１５によってそれ
ぞれのパルス信号のパルス幅の積の項が得られるので、
ＡＮＤ論理演算回路１６を用いてパルス発振器１７の出
力パルスとの論理積をとってパルス幅をパルス数に換算
する。ＥＸＯＲ論理演算回路１５の出力パルス幅には固
定分が含まれているので、１／２分周器１８から出力さ
れるパルス数との差をとるための出力端子２０が設けら
れている。
平１−８１０８３号公報に示されたものが知られてい
る。この乗算器は図４に示すように、二つの入力信号の
各々の電圧値の積に比例した周波数のパルス信号を得る
ように構成されている。同図において、入力端子１１，
１２に与えられた被乗算入力信号はそれぞれパルス幅変
調器１３，１４内のコンパレータＯＰ１，ＯＰ２の
「−」端子に入力される。他方の「＋」端子には三角波
が入力されているので、「−」端子の入力信号レベルで
スライスされた三角波の幅をもつ矩形波、すなわちそれ
ぞれの被乗算入力信号レベルに比例したパルス幅のパル
ス信号が出力される。一般に、パルス幅変調器１３とパ
ルス幅変調器１４のパルス周波数は非同期となるように
選定する必要がある。コンパレータＯＰ１，ＯＰ２の出
力パルス信号はＥＸＯＲ論理演算回路１５によってそれ
ぞれのパルス信号のパルス幅の積の項が得られるので、
ＡＮＤ論理演算回路１６を用いてパルス発振器１７の出
力パルスとの論理積をとってパルス幅をパルス数に換算
する。ＥＸＯＲ論理演算回路１５の出力パルス幅には固
定分が含まれているので、１／２分周器１８から出力さ
れるパルス数との差をとるための出力端子２０が設けら
れている。
【０００３】
【発明が解決しようとする課題】パルス幅変調器１３と
パルス幅変調器１４のパルス周波数を非同期となるよう
に選定する必要があるため、両周波数をわずかにずらす
ように設定しなければならない。しかし、上述した従来
の乗算器では二つのパルス幅変調器が独立してＣＲ発振
器を備えているため、発振周波数の差を安定に保つのが
困難であった。
パルス幅変調器１４のパルス周波数を非同期となるよう
に選定する必要があるため、両周波数をわずかにずらす
ように設定しなければならない。しかし、上述した従来
の乗算器では二つのパルス幅変調器が独立してＣＲ発振
器を備えているため、発振周波数の差を安定に保つのが
困難であった。
【０００４】本発明はこのような問題に鑑みてなされた
ものであり、簡単な回路を付加することにより周波数差
を安定化して高精度の演算をすることができる乗算器を
提供することを目的とする。
ものであり、簡単な回路を付加することにより周波数差
を安定化して高精度の演算をすることができる乗算器を
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明はパルス信号を発生するパルス発生手段と、
このパルス発生手段から出力されるパルス信号を１／Ｓ
（Ｓは自然数）に分周する第一の分周器と、前記パルス
信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然数）に分周
する第二の分周器と、前記第一の分周器からの出力パル
ス信号幅を第一の被乗算入力信号レベルに応じて変位さ
せる第一のパルス幅変換手段と、前記第二の分周器から
の出力パルス信号幅を第二の被乗算入力信号レベルに応
じて変位させる第二のパルス幅変換手段と、前記第一の
パルス幅変換手段と前記第二のパルス幅変換手段から出
力されるパルス信号との論理演算を行なって第一の被乗
算入力信号レベルと第二の被乗算入力信号レベルとの積
に比例する出力信号を得る論理演算手段とを備えたこと
を要旨とする。また、所定の時間経過すると前記第一の
分周器および前記第二の分周器をリセットする信号を出
力するタイミング手段を備えたことを要旨とする。
め、本発明はパルス信号を発生するパルス発生手段と、
このパルス発生手段から出力されるパルス信号を１／Ｓ
（Ｓは自然数）に分周する第一の分周器と、前記パルス
信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然数）に分周
する第二の分周器と、前記第一の分周器からの出力パル
ス信号幅を第一の被乗算入力信号レベルに応じて変位さ
せる第一のパルス幅変換手段と、前記第二の分周器から
の出力パルス信号幅を第二の被乗算入力信号レベルに応
じて変位させる第二のパルス幅変換手段と、前記第一の
パルス幅変換手段と前記第二のパルス幅変換手段から出
力されるパルス信号との論理演算を行なって第一の被乗
算入力信号レベルと第二の被乗算入力信号レベルとの積
に比例する出力信号を得る論理演算手段とを備えたこと
を要旨とする。また、所定の時間経過すると前記第一の
分周器および前記第二の分周器をリセットする信号を出
力するタイミング手段を備えたことを要旨とする。
【０００６】
【作用】本発明はこのような手段を講じたことにより、
共通のパルス発生手段から出力されるパルス信号を分周
することにより、分周されたパルス信号同士の周波数差
が安定するので精度の高い乗算ができる。
共通のパルス発生手段から出力されるパルス信号を分周
することにより、分周されたパルス信号同士の周波数差
が安定するので精度の高い乗算ができる。
【０００７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例における構成を示すブロ
ック図である。同図において、１１および１２は被乗算
入力信号の入力端子、１はパルス発生手段、２および３
はそれぞれ第一のパルス幅変換手段と第二のパルス幅変
換手段、４および５はそれぞれパルス発生手段１から出
力されるパルスを分周する第一の分周器と第二の分周
器、ＯＰ１およびＯＰ５は被乗算入力信号レベルに比例
するパルス幅のパルスを出力するコンパレータ、６はＥ
ＸＯＲ論理演算回路、７はＡＮＤ論理演算回路、８はＥ
ＸＯＲ論理演算回路６から出力されたパルスのパルス幅
をディジタル化するためのパルスを発振するパルス発振
器、９はこのパルスを１／２に分周する１／２分周器で
ある。
する。図１は本発明の一実施例における構成を示すブロ
ック図である。同図において、１１および１２は被乗算
入力信号の入力端子、１はパルス発生手段、２および３
はそれぞれ第一のパルス幅変換手段と第二のパルス幅変
換手段、４および５はそれぞれパルス発生手段１から出
力されるパルスを分周する第一の分周器と第二の分周
器、ＯＰ１およびＯＰ５は被乗算入力信号レベルに比例
するパルス幅のパルスを出力するコンパレータ、６はＥ
ＸＯＲ論理演算回路、７はＡＮＤ論理演算回路、８はＥ
ＸＯＲ論理演算回路６から出力されたパルスのパルス幅
をディジタル化するためのパルスを発振するパルス発振
器、９はこのパルスを１／２に分周する１／２分周器で
ある。
【０００８】次に、以上のように構成された装置の動作
について図２を参照して説明する。いま、入力端子１
１，１２から入力される被乗算入力信号の周波数が数１
０Ｈｚである場合を対象に説明する。パルス幅変換する
パルスの周波数は被乗算入力信号の周波数よりも十分大
きい必要があるので、たとえば、第一のパルス幅変換手
段２のパルス周波数を５０００Ｈｚとする。一方、乗算
の精度を高めるために第一のパルス幅変換手段２の出力
パルスの周波数と第二のパルス幅変換手段３の出力パル
スの周波数差が小さい方が望ましいので、たとえば、第
二のパルス幅変換手段３のパルス周波数を５００５Ｈｚ
とする。そのためにはパルス発生手段１１の出力パルス
周波数を５００５ｋＨｚとし、第一の分周器４の分周比
を１／１００１に、第二の分周器５の分周比を１／１０
００に設定する。分周器はディジタル回路を用いること
によって、最小１Ｈｚ単位で正確に分周比を設定するこ
とができるので、第一の分周器４と第二の分周器５の出
力パルスの周波数差を確実に所望の値に設定、維持する
ことができる。第一のパルス幅変換手段２と第二のパル
ス幅変換手段３の構成は、第一の分周器４と第二の分周
器５の分周比の違いによる周波数の違いだけであって、
動作は同じであるから第一のパルス幅変換手段２の動作
について説明する。第一の分周器４からの矩形波出力パ
ルスはオペアンプＯＰ２、抵抗器Ｒ１、コンデンサＣ１
による積分器で積分されて三角波に変換される。オペア
ンプＯＰ３、抵抗器Ｒ２，Ｒ３による反転増幅器は三角
波の振幅中心を接地電位にずらす。オペアンプＯＰ４、
抵抗器Ｒ４、コンデンサＣ２による積分器によって抽出
された振幅中心の変動が抵抗器Ｒ５を介してフィードバ
ックされ、三角波のレベルが安定に維持される。
について図２を参照して説明する。いま、入力端子１
１，１２から入力される被乗算入力信号の周波数が数１
０Ｈｚである場合を対象に説明する。パルス幅変換する
パルスの周波数は被乗算入力信号の周波数よりも十分大
きい必要があるので、たとえば、第一のパルス幅変換手
段２のパルス周波数を５０００Ｈｚとする。一方、乗算
の精度を高めるために第一のパルス幅変換手段２の出力
パルスの周波数と第二のパルス幅変換手段３の出力パル
スの周波数差が小さい方が望ましいので、たとえば、第
二のパルス幅変換手段３のパルス周波数を５００５Ｈｚ
とする。そのためにはパルス発生手段１１の出力パルス
周波数を５００５ｋＨｚとし、第一の分周器４の分周比
を１／１００１に、第二の分周器５の分周比を１／１０
００に設定する。分周器はディジタル回路を用いること
によって、最小１Ｈｚ単位で正確に分周比を設定するこ
とができるので、第一の分周器４と第二の分周器５の出
力パルスの周波数差を確実に所望の値に設定、維持する
ことができる。第一のパルス幅変換手段２と第二のパル
ス幅変換手段３の構成は、第一の分周器４と第二の分周
器５の分周比の違いによる周波数の違いだけであって、
動作は同じであるから第一のパルス幅変換手段２の動作
について説明する。第一の分周器４からの矩形波出力パ
ルスはオペアンプＯＰ２、抵抗器Ｒ１、コンデンサＣ１
による積分器で積分されて三角波に変換される。オペア
ンプＯＰ３、抵抗器Ｒ２，Ｒ３による反転増幅器は三角
波の振幅中心を接地電位にずらす。オペアンプＯＰ４、
抵抗器Ｒ４、コンデンサＣ２による積分器によって抽出
された振幅中心の変動が抵抗器Ｒ５を介してフィードバ
ックされ、三角波のレベルが安定に維持される。
【０００９】コンパレータＯＰ１の「＋」端子に入力さ
れた三角波は、「−」端子に入力されている被乗算入力
信号レベルでスライスされるので、被乗算入力信号レベ
ルに比例するパルス幅を有する矩形波パルス信号が得ら
れる。被乗算入力信号レベルが０電位のときコンパレー
タ出力パルスのデューティ比が１になるようにコンパレ
ータを調節して、被乗算入力信号レベルが＋電位である
ときデューティ比が１よりも大きく、被乗算入力信号レ
ベルが−電位であるときデューティ比が１より小さくな
るようにする。
れた三角波は、「−」端子に入力されている被乗算入力
信号レベルでスライスされるので、被乗算入力信号レベ
ルに比例するパルス幅を有する矩形波パルス信号が得ら
れる。被乗算入力信号レベルが０電位のときコンパレー
タ出力パルスのデューティ比が１になるようにコンパレ
ータを調節して、被乗算入力信号レベルが＋電位である
ときデューティ比が１よりも大きく、被乗算入力信号レ
ベルが−電位であるときデューティ比が１より小さくな
るようにする。
【００１０】次に、ＥＸＯＲ論理演算回路６、ＡＮＤ論
理演算回路７、パルス発振器８、１／２分周器９から構
成されている論理演算手段の動作について説明する。第
一のパルス幅変換手段２の出力信号は２値化されている
ので、いま、ハイレベルであるという命題をＡ、同様に
第二のパルス幅変換手段３の出力信号がハイレベルであ
るという命題をＢと表わすことにする。入力がＡとＢの
ＥＸＯＲ論理演算回路６の出力を論理記号で表現すると
理演算回路７、パルス発振器８、１／２分周器９から構
成されている論理演算手段の動作について説明する。第
一のパルス幅変換手段２の出力信号は２値化されている
ので、いま、ハイレベルであるという命題をＡ、同様に
第二のパルス幅変換手段３の出力信号がハイレベルであ
るという命題をＢと表わすことにする。入力がＡとＢの
ＥＸＯＲ論理演算回路６の出力を論理記号で表現すると
【００１１】
【数１】 となる。図２（ａ）に示すように第一の分周器４の出力
パルス信号の１周期を２ｔa とするとき、第一のパルス
幅変換手段２は被乗算入力信号レベルに応じてパルス幅
Ｔa （＝ｔa ＋τa ）のパルス信号に変換する。ここ
で、τa は入力端子１１の被乗算入力信号レベルに比例
する値である。一方、図２（ｂ）に示すように第二の分
周器５の出力パルス信号の１周期を２ｔb とするとき、
第二のパルス幅変換手段３は被乗算入力信号レベルに応
じてパルス幅Ｔb （＝ｔb ＋τb ）のパルス信号に変換
する。ここで、τb は入力端子１２の被乗算入力信号レ
ベルに比例する値である。ここで、パルス周期２ｔa と
パルス周期２ｔb とは等しくない非常に近い値に設定さ
れている。パルス発振器８から出力されるパルスの単位
時間当りのパルス数をＦとすると（図２（ｃ）参照）、
ＡＮＤ論理演算回路７から出力されるパルス数Ｐは全期
間に対するＥＸＯＲ論理演算回路６の出力が真である期
間の割合を乗じた値であるから、
パルス信号の１周期を２ｔa とするとき、第一のパルス
幅変換手段２は被乗算入力信号レベルに応じてパルス幅
Ｔa （＝ｔa ＋τa ）のパルス信号に変換する。ここ
で、τa は入力端子１１の被乗算入力信号レベルに比例
する値である。一方、図２（ｂ）に示すように第二の分
周器５の出力パルス信号の１周期を２ｔb とするとき、
第二のパルス幅変換手段３は被乗算入力信号レベルに応
じてパルス幅Ｔb （＝ｔb ＋τb ）のパルス信号に変換
する。ここで、τb は入力端子１２の被乗算入力信号レ
ベルに比例する値である。ここで、パルス周期２ｔa と
パルス周期２ｔb とは等しくない非常に近い値に設定さ
れている。パルス発振器８から出力されるパルスの単位
時間当りのパルス数をＦとすると（図２（ｃ）参照）、
ＡＮＤ論理演算回路７から出力されるパルス数Ｐは全期
間に対するＥＸＯＲ論理演算回路６の出力が真である期
間の割合を乗じた値であるから、
【００１２】
【数２】 第１項は定数であってパルス発振器８の単位時間当りの
パルス数Ｆの１／２、第２項はｔa ，ｔb が既知の定数
であるから２つの被乗算入力信号レベルの積に比例した
パルス数を表わす。
パルス数Ｆの１／２、第２項はｔa ，ｔb が既知の定数
であるから２つの被乗算入力信号レベルの積に比例した
パルス数を表わす。
【００１３】したがって、図２（ｄ）に示す如き１／２
分周器９の出力パルス数（１／２）ＦからＰT を減ずる
ことによって Ｐ＝（１／２）Ｆ−ＰT ＝（τa ・τb ）Ｆ／２ｔa ・ｔb （３） が得られるので、２つの被乗算入力信号レベルの積に比
例したパルス数を得ることができる。
分周器９の出力パルス数（１／２）ＦからＰT を減ずる
ことによって Ｐ＝（１／２）Ｆ−ＰT ＝（τa ・τb ）Ｆ／２ｔa ・ｔb （３） が得られるので、２つの被乗算入力信号レベルの積に比
例したパルス数を得ることができる。
【００１４】したがって、以上のような実施例の構成に
よれば、２つのパルス幅変換手段２，３へ供給するパル
スの周波数を分周器によって正確に設定、維持すること
ができるので、正確な乗算結果を求めることができる。
よれば、２つのパルス幅変換手段２，３へ供給するパル
スの周波数を分周器によって正確に設定、維持すること
ができるので、正確な乗算結果を求めることができる。
【００１５】図３は本発明の他の実施例であって、タイ
ミング回路１０を追加して所定のタイミングで第一の分
周器４および第二の分周器５をリセットするようになっ
ている。分周器をアナログ回路で構成する場合に両分周
器の出力パルスの周波数差が整数値にならないことがあ
り得るが、本実施例によれば所定のタイミングで第一の
分周器４および第二の分周器５をリセットするので、同
期ずれを防止することができる。
ミング回路１０を追加して所定のタイミングで第一の分
周器４および第二の分周器５をリセットするようになっ
ている。分周器をアナログ回路で構成する場合に両分周
器の出力パルスの周波数差が整数値にならないことがあ
り得るが、本実施例によれば所定のタイミングで第一の
分周器４および第二の分周器５をリセットするので、同
期ずれを防止することができる。
【００１６】また、Ｄ−Ａコンバータを用いて上述の回
路を構成することもでき、図１の実施例と同様の効果を
得ることができる。さらに、スイッチドキャパシタ回路
などによるＬＳＩ化をすることにより小型化が可能にな
る。
路を構成することもでき、図１の実施例と同様の効果を
得ることができる。さらに、スイッチドキャパシタ回路
などによるＬＳＩ化をすることにより小型化が可能にな
る。
【００１７】
【発明の効果】以上説明したように本発明によれば、パ
ルス幅変調された二つのパルスが長時間かけてまんべん
なく混合されるので、高精度の乗算結果を得ることがで
きる。また、ディジタル的な分周を採用しているので、
周波数の微調整をする必要がなく、周囲温度の影響も受
けない乗算器を実現することができる。
ルス幅変調された二つのパルスが長時間かけてまんべん
なく混合されるので、高精度の乗算結果を得ることがで
きる。また、ディジタル的な分周を採用しているので、
周波数の微調整をする必要がなく、周囲温度の影響も受
けない乗算器を実現することができる。
【図１】本発明の一実施例における構成を示すブロック
図である。
図である。
【図２】図１の実施例のタイミングチャートである。
【図３】本発明の他の実施例における構成を示すブロッ
ク図である。
ク図である。
【図４】従来例の構成を示すブロック図である。
１ パルス発生手段 ２ 第一のパルス幅変換手段 ３ 第二のパルス幅変換手段 ４ 第一の分周器 ５ 第二の分周器 ６ ＥＸＯＲ論理演算回路 ７ ＡＮＤ論理演算回路 ８ パルス発振器 ９ １／２分周器 １０ タイミング回路
Claims (2)
- 【請求項１】 パルス信号を発生するパルス発生手段
と、このパルス発生手段から出力されるパルス信号を１
／Ｓ（Ｓは自然数）に分周する第一の分周器と、前記パ
ルス信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然数）に
分周する第二の分周器と、前記第一の分周器からの出力
パルス信号幅を第一の被乗算入力信号レベルに応じて変
位させる第一のパルス幅変換手段と、前記第二の分周器
からの出力パルス信号幅を第二の被乗算入力信号レベル
に応じて変位させる第二のパルス幅変換手段と、前記第
一のパルス幅変換手段と前記第二のパルス幅変換手段か
ら出力されるパルス信号との論理演算を行なって第一の
被乗算入力信号レベルと第二の被乗算入力信号レベルと
の積に比例する出力信号を得る論理演算手段とを備えた
ことを特徴とする乗算器。 - 【請求項２】 所定の時間経過すると前記第一の分周器
および前記第二の分周器をリセットする信号を出力する
タイミング手段を備えたことを特徴とする請求項１記載
の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127630A JP2539157B2 (ja) | 1993-05-31 | 1993-05-31 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127630A JP2539157B2 (ja) | 1993-05-31 | 1993-05-31 | 乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06337776A true JPH06337776A (ja) | 1994-12-06 |
| JP2539157B2 JP2539157B2 (ja) | 1996-10-02 |
Family
ID=14964848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5127630A Expired - Fee Related JP2539157B2 (ja) | 1993-05-31 | 1993-05-31 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2539157B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101879A (ja) * | 1984-10-23 | 1986-05-20 | Toshiba Corp | 乗算回路 |
| JPS6481083A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Multiplier |
| JPH0497620A (ja) * | 1990-08-15 | 1992-03-30 | Tokico Ltd | 位相同期回路 |
-
1993
- 1993-05-31 JP JP5127630A patent/JP2539157B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101879A (ja) * | 1984-10-23 | 1986-05-20 | Toshiba Corp | 乗算回路 |
| JPS6481083A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Multiplier |
| JPH0497620A (ja) * | 1990-08-15 | 1992-03-30 | Tokico Ltd | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2539157B2 (ja) | 1996-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6380811B1 (en) | Signal generator, and method | |
| US3995222A (en) | Sinusoidal waveform generator | |
| JP2539157B2 (ja) | 乗算器 | |
| JPH0376494B2 (ja) | ||
| JPH07280857A (ja) | パルス幅測定回路 | |
| JPS61277211A (ja) | 周波数変換装置 | |
| EP0559499B1 (en) | A multiplier circuit and method of operation therefor | |
| EP1263128A2 (en) | Sinusoid synthesis | |
| JPS6156651B2 (ja) | ||
| US6298106B1 (en) | Frequency synthesiser | |
| JPS6014518A (ja) | パルス幅補正回路 | |
| JP3047423B2 (ja) | 周波数変換回路 | |
| JP2800452B2 (ja) | サイン波形発生器 | |
| JPH0646415B2 (ja) | 乗算回路 | |
| JP2823300B2 (ja) | 直交発振回路 | |
| JP2541109B2 (ja) | Ｐｌｌ方式オフセット周波数合成回路 | |
| JPH08265112A (ja) | デユーテイ比補正回路 | |
| JPH08107338A (ja) | 周波数変換回路 | |
| SU1167606A1 (ru) | Генератор нормального случайного сигнала с заданным энергетическим спектром | |
| JP2001251189A (ja) | Ａ／ｄ変換器及び半導体圧力センサ装置 | |
| JPS62209925A (ja) | Ｄ／ａコンバ−タ | |
| JPS5948429B2 (ja) | 演算回路 | |
| SU744569A1 (ru) | Умножитель частоты | |
| JPH0727880A (ja) | 高分解能時間計測装置 | |
| SU432674A1 (ru) | Преобразователь число-импульсного кода в напряжение постоянного тока |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080708 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20090708 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 13 Free format text: PAYMENT UNTIL: 20090708 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20100708 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20100708 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100708 Year of fee payment: 14 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 14 Free format text: PAYMENT UNTIL: 20100708 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110708 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |