JPH06338520A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH06338520A JPH06338520A JP5216255A JP21625593A JPH06338520A JP H06338520 A JPH06338520 A JP H06338520A JP 5216255 A JP5216255 A JP 5216255A JP 21625593 A JP21625593 A JP 21625593A JP H06338520 A JPH06338520 A JP H06338520A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 MESFETのドレイン電極とソース電極による散
乱パラメータの反射係数を等しくしてFET スイッチ等の
設計の自由度を増し、設計時間を短縮する。 【構成】 櫛歯状の第１電極部Sa,Sa と矩形状の第２電
極部Sb,Sb を有するソース電極Ｓ、及び櫛歯状の第１電
極部Da,Da と矩形状の第２電極部Db,Db を有するドレイ
ン電極Ｄからなり、これらソース電極Ｓ及びドレイン電
極Ｄを同一上面形状、同一上面面積とする。
乱パラメータの反射係数を等しくしてFET スイッチ等の
設計の自由度を増し、設計時間を短縮する。 【構成】 櫛歯状の第１電極部Sa,Sa と矩形状の第２電
極部Sb,Sb を有するソース電極Ｓ、及び櫛歯状の第１電
極部Da,Da と矩形状の第２電極部Db,Db を有するドレイ
ン電極Ｄからなり、これらソース電極Ｓ及びドレイン電
極Ｄを同一上面形状、同一上面面積とする。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型トランジスタ
に関し、更に詳述すれば携帯電話機の如き移動体通信機
のアンテナを受信状態又は送信状態に切換えるスイッチ
に適した電界効果型トランジスタを提案するものであ
る。
に関し、更に詳述すれば携帯電話機の如き移動体通信機
のアンテナを受信状態又は送信状態に切換えるスイッチ
に適した電界効果型トランジスタを提案するものであ
る。
【０００２】
【従来の技術】図11は高周波用ICであるハイブリッドな
MIC(Microwave Integrated Circuits：マイクロ波集積
回路) を１チップ化したMMIC(Monolithic Microwave In
tegrated Circuits ：モノリシックマイクロ波集積回
路) の能動素子として作製された従来のMESFETのレイア
ウトパターンである。ソース電極Ｓは互いに対向し平行
に配置されてなる第１電極部Sa,Sa と、第１電極部Sa,S
a の間に跨がる第２電極部Sbと、この第２電極部Sbから
第１電極部Sa,Sa に平行して櫛歯状に延出する第３電極
部Sc,Sc,Scとから構成されている。この第３電極部Sc,S
c,Scの間及び外方に配置された第３電極部Sc,Sc と第１
電極部Sa,Sa との間には、第１電極部Sa,Saに平行して
延出する櫛歯状のドレイン電極Ｄが配置されている。そ
してドレイン電極Ｄとソース電極Ｓとが互いに隣り合う
間に、ドレイン電極Ｄに平行して延出する櫛歯状のゲー
ト電極Ｇが配置されている。このように、ソース電極Ｓ
とドレイン電極Ｄの上面形状、上面面積は異なってい
る。
MIC(Microwave Integrated Circuits：マイクロ波集積
回路) を１チップ化したMMIC(Monolithic Microwave In
tegrated Circuits ：モノリシックマイクロ波集積回
路) の能動素子として作製された従来のMESFETのレイア
ウトパターンである。ソース電極Ｓは互いに対向し平行
に配置されてなる第１電極部Sa,Sa と、第１電極部Sa,S
a の間に跨がる第２電極部Sbと、この第２電極部Sbから
第１電極部Sa,Sa に平行して櫛歯状に延出する第３電極
部Sc,Sc,Scとから構成されている。この第３電極部Sc,S
c,Scの間及び外方に配置された第３電極部Sc,Sc と第１
電極部Sa,Sa との間には、第１電極部Sa,Saに平行して
延出する櫛歯状のドレイン電極Ｄが配置されている。そ
してドレイン電極Ｄとソース電極Ｓとが互いに隣り合う
間に、ドレイン電極Ｄに平行して延出する櫛歯状のゲー
ト電極Ｇが配置されている。このように、ソース電極Ｓ
とドレイン電極Ｄの上面形状、上面面積は異なってい
る。
【０００３】図12は斯かるMESFETの要部断面模式図であ
る。図12中、１はGaAs半導体基板である。２はこの半導
体基板１にSi等の不純物がドープされたｎ型半導体層で
ある。３，４はこの両側に設けられた夫々ソース、ドレ
インであり、該ソース３、ドレイン４はｎ型半導体層２
より高濃度にSi等の不純物がドープされたｎ+ 型半導体
層からなる。これらソース３とドレイン４の間に位置す
るｎ型半導体層２が動作層2aとなる。
る。図12中、１はGaAs半導体基板である。２はこの半導
体基板１にSi等の不純物がドープされたｎ型半導体層で
ある。３，４はこの両側に設けられた夫々ソース、ドレ
インであり、該ソース３、ドレイン４はｎ型半導体層２
より高濃度にSi等の不純物がドープされたｎ+ 型半導体
層からなる。これらソース３とドレイン４の間に位置す
るｎ型半導体層２が動作層2aとなる。
【０００４】Ｇはゲート電極であり、ソース３とゲート
電極Ｇとの間の抵抗値を低減して素子特性を向上させる
ために、この図に示すようにゲート電極Ｇをソース３に
近付けた、所謂オフセットゲート電極にしている。即
ち、ソース電極Ｓとゲート電極Ｇとの離間距離と、ドレ
イン電極Ｄとゲート電極Ｇとの離間距離とは等しくな
く、ゲート電極Ｇは動作層2aに対して非対称に形成され
ている。
電極Ｇとの間の抵抗値を低減して素子特性を向上させる
ために、この図に示すようにゲート電極Ｇをソース３に
近付けた、所謂オフセットゲート電極にしている。即
ち、ソース電極Ｓとゲート電極Ｇとの離間距離と、ドレ
イン電極Ｄとゲート電極Ｇとの離間距離とは等しくな
く、ゲート電極Ｇは動作層2aに対して非対称に形成され
ている。
【０００５】図13は、例えば携帯用通信機に用いるMESF
ETを用いたFET スイッチの回路構成図である。
ETを用いたFET スイッチの回路構成図である。
【０００６】高周波信号を送受信する図示しないアンテ
ナと接続される送受信信号端子ＴTRはMESFETからなるト
ランジスタＱ1 を介して送信信号端子ＴT と接続され、
送信信号端子ＴT はMESFETからなるトランジスタＱ2 を
介して接地される。また、送受信信号端子ＴTRはMESFET
からなるトランジスタＱ3 を介して受信信号端子ＴRと
接続され、受信信号端子ＴR はMESFETからなるトランジ
スタＱ4 を介して接地される。
ナと接続される送受信信号端子ＴTRはMESFETからなるト
ランジスタＱ1 を介して送信信号端子ＴT と接続され、
送信信号端子ＴT はMESFETからなるトランジスタＱ2 を
介して接地される。また、送受信信号端子ＴTRはMESFET
からなるトランジスタＱ3 を介して受信信号端子ＴRと
接続され、受信信号端子ＴR はMESFETからなるトランジ
スタＱ4 を介して接地される。
【０００７】ゲート信号入力端子TG1 は、ゲート抵抗Ｒ
2 を介してトランジスタＱ2 のゲートと、ゲート抵抗Ｒ
3 を介してトランジスタＱ3 のゲートと接続される。ゲ
ート信号入力端子TG2 は、ゲート抵抗Ｒ4 を介してトラ
ンジスタＱ4 のゲートと、ゲート抵抗Ｒ1 を介してトラ
ンジスタＱ1 のゲートと接続される。これらのトランジ
スタＱ1 及びＱ3 は同一素子構造となっており、トラン
ジスタＱ2 及びＱ4 は同一素子構造となっている。
2 を介してトランジスタＱ2 のゲートと、ゲート抵抗Ｒ
3 を介してトランジスタＱ3 のゲートと接続される。ゲ
ート信号入力端子TG2 は、ゲート抵抗Ｒ4 を介してトラ
ンジスタＱ4 のゲートと、ゲート抵抗Ｒ1 を介してトラ
ンジスタＱ1 のゲートと接続される。これらのトランジ
スタＱ1 及びＱ3 は同一素子構造となっており、トラン
ジスタＱ2 及びＱ4 は同一素子構造となっている。
【０００８】次にこのFET スイッチの動作を説明する。
ゲート信号入力端子TG1 に例えば−0.5 Ｖのゲート電圧
Ｖg を与え、ゲート信号入力端子TG2 に０Ｖのゲート電
圧＃Ｖg を与えると、トランジスタＱ1 ，Ｑ4 が共にオ
ンし、トランジスタＱ2 ，Ｑ 3 が共にオフして、高周波
信号の送信状態になり、送信信号端子ＴT に与えられた
高周波信号がトランジスタＱ1 を介して送受信信号端子
ＴTRへ出力される。またゲート信号入力端子TG1 に例え
ば０Ｖのゲート電圧Ｖg を与え、ゲート信号入力端子TG
2 に−0.5 Ｖのゲート電圧＃Ｖg を与えると、トランジ
スタＱ1 ，Ｑ4が共にオフし、トランジスタＱ2 ，Ｑ3
が共にオンして高周波信号の受信状態になり、送受信信
号端子ＴTRに入力された高周波信号がトランジスタＱ3
を介して受信信号端子ＴR へ出力される。
ゲート信号入力端子TG1 に例えば−0.5 Ｖのゲート電圧
Ｖg を与え、ゲート信号入力端子TG2 に０Ｖのゲート電
圧＃Ｖg を与えると、トランジスタＱ1 ，Ｑ4 が共にオ
ンし、トランジスタＱ2 ，Ｑ 3 が共にオフして、高周波
信号の送信状態になり、送信信号端子ＴT に与えられた
高周波信号がトランジスタＱ1 を介して送受信信号端子
ＴTRへ出力される。またゲート信号入力端子TG1 に例え
ば０Ｖのゲート電圧Ｖg を与え、ゲート信号入力端子TG
2 に−0.5 Ｖのゲート電圧＃Ｖg を与えると、トランジ
スタＱ1 ，Ｑ4が共にオフし、トランジスタＱ2 ，Ｑ3
が共にオンして高周波信号の受信状態になり、送受信信
号端子ＴTRに入力された高周波信号がトランジスタＱ3
を介して受信信号端子ＴR へ出力される。
【０００９】このように、高周波信号の送信時及び受信
時には、FET スイッチの信号経路は対称となり、FET ス
イッチ内における高周波信号の伝送特性に差が生じない
ようにしている。
時には、FET スイッチの信号経路は対称となり、FET ス
イッチ内における高周波信号の伝送特性に差が生じない
ようにしている。
【００１０】
【発明が解決しようとする課題】ところで、高周波用IC
であるハイブリッドなMIC 及びこれを１チップ化したMM
ICの設計には、散乱パラメータ (Ｓパラメータ) が用い
られるが、従来のMESFETでは前述したようにソース電極
とドレイン電極の構造が同一でなく、非対称であるの
で、ソース電極からの反射量を示す散乱パラメータの反
射係数Ｓ11及びドレイン電極からの反射量を示す散乱パ
ラメータの反射係数Ｓ22が相異する。そのためFET スイ
ッチを設計する場合には、送信時及び受信時に高周波信
号の伝送経路の特性が同じになるようにソース電極及び
ドレイン電極による反射係数を考慮する必要があり、設
計上種々の制約をうけるという問題がある。
であるハイブリッドなMIC 及びこれを１チップ化したMM
ICの設計には、散乱パラメータ (Ｓパラメータ) が用い
られるが、従来のMESFETでは前述したようにソース電極
とドレイン電極の構造が同一でなく、非対称であるの
で、ソース電極からの反射量を示す散乱パラメータの反
射係数Ｓ11及びドレイン電極からの反射量を示す散乱パ
ラメータの反射係数Ｓ22が相異する。そのためFET スイ
ッチを設計する場合には、送信時及び受信時に高周波信
号の伝送経路の特性が同じになるようにソース電極及び
ドレイン電極による反射係数を考慮する必要があり、設
計上種々の制約をうけるという問題がある。
【００１１】本発明は斯かる問題に鑑み、ソース電極及
びドレイン電極による反射係数が等しい電界効果型トラ
ンジスタを提供することを目的とする。
びドレイン電極による反射係数が等しい電界効果型トラ
ンジスタを提供することを目的とする。
【００１２】
【課題を解決するための手段】第１発明に係る電界効果
型トランジスタは、オーミック性のソース電極及びドレ
イン電極と、ゲート電極とを備える電界効果型トランジ
スタにおいて、前記ソース電極及びドレイン電極を、同
一上面形状、同一上面面積に構成したことを特徴とす
る。
型トランジスタは、オーミック性のソース電極及びドレ
イン電極と、ゲート電極とを備える電界効果型トランジ
スタにおいて、前記ソース電極及びドレイン電極を、同
一上面形状、同一上面面積に構成したことを特徴とす
る。
【００１３】第２発明に係る電界効果型トランジスタ
は、第１発明の前記ゲート電極の単位ゲート電極を前記
ソース電極とドレイン電極間にこれらと等距離に離間し
て配置すると共に、動作層を前記単位ゲート電極に対し
て対称に形成したことを特徴とする。
は、第１発明の前記ゲート電極の単位ゲート電極を前記
ソース電極とドレイン電極間にこれらと等距離に離間し
て配置すると共に、動作層を前記単位ゲート電極に対し
て対称に形成したことを特徴とする。
【００１４】
【作用】第１発明においては、ドレイン電極及びソース
電極を、同一上面形状、同一上面面積にしているので、
夫々の電極による散乱パラメータの反射係数がほぼ等し
くなる。よって、ドレイン電極及びソース電極による反
射係数の差をほとんど考慮することく、FET を用いて回
路を設計でき、設計の自由度が増す。
電極を、同一上面形状、同一上面面積にしているので、
夫々の電極による散乱パラメータの反射係数がほぼ等し
くなる。よって、ドレイン電極及びソース電極による反
射係数の差をほとんど考慮することく、FET を用いて回
路を設計でき、設計の自由度が増す。
【００１５】第２発明においては、前記ソース電極及び
ドレイン電極を前記ゲート電極の単位ゲート電極から夫
々等距離に離間して配置し、動作層を前記単位ゲート電
極に対して対称に形成しているので、ゲート電極に対す
るソース電極とドレイン電極の夫々の電極による散乱パ
ラメータの反射係数の差がより少なくなる。
ドレイン電極を前記ゲート電極の単位ゲート電極から夫
々等距離に離間して配置し、動作層を前記単位ゲート電
極に対して対称に形成しているので、ゲート電極に対す
るソース電極とドレイン電極の夫々の電極による散乱パ
ラメータの反射係数の差がより少なくなる。
【００１６】
【実施例】以下、本発明をその実施例を示す図面により
詳述する。図１は本発明に係る電界効果型トランジスタ
たるMESFETの第１実施例のレイアウトパターンである。
詳述する。図１は本発明に係る電界効果型トランジスタ
たるMESFETの第１実施例のレイアウトパターンである。
【００１７】ソース電極Ｓは櫛歯状に形成された第１電
極部Sa,Sa(長さ50μm 、幅10μm 、膜厚0.5 μm)とこの
各第１電極部Sa,Sa の先端部から離隔 (15μm)し、且つ
同一線上に対向して夫々形成された矩形状第２電極部S
b,Sb(長さ50μm 、幅10μm 、膜厚0.5 μm)とにより構
成されている。ドレイン電極Ｄは、櫛歯状に形成された
第１電極部Da,Da(長さ50μm 、幅10μm 、膜厚0.5 μm)
と、この第１電極部Da,Da の先端部から離隔 (15μm)
し、且つ同一線上に対向して夫々形成された矩形状の第
２電極部Db,Db(長さ50μm 、幅10μm 、膜厚0.5 μm)と
により構成されている。
極部Sa,Sa(長さ50μm 、幅10μm 、膜厚0.5 μm)とこの
各第１電極部Sa,Sa の先端部から離隔 (15μm)し、且つ
同一線上に対向して夫々形成された矩形状第２電極部S
b,Sb(長さ50μm 、幅10μm 、膜厚0.5 μm)とにより構
成されている。ドレイン電極Ｄは、櫛歯状に形成された
第１電極部Da,Da(長さ50μm 、幅10μm 、膜厚0.5 μm)
と、この第１電極部Da,Da の先端部から離隔 (15μm)
し、且つ同一線上に対向して夫々形成された矩形状の第
２電極部Db,Db(長さ50μm 、幅10μm 、膜厚0.5 μm)と
により構成されている。
【００１８】即ち、ソース電極Ｓとドレイン電極Ｄは同
一上面形状、同一上面面積で形成されている。そして第
１電極部Sa,Sa と第２電極部Db,Db とは夫々交互に等間
隔（３μm)離間して配置され、また、第１電極部Da,Da
と第２電極部Sb,Sb も同様に夫々交互に等間隔（３μm)
離間して配置されている。
一上面形状、同一上面面積で形成されている。そして第
１電極部Sa,Sa と第２電極部Db,Db とは夫々交互に等間
隔（３μm)離間して配置され、また、第１電極部Da,Da
と第２電極部Sb,Sb も同様に夫々交互に等間隔（３μm)
離間して配置されている。
【００１９】ゲート電極Ｇは、その第１電極部Ga (長さ
60μm 、幅５μm 、膜厚0.5 μm)がソース電極Ｓの第１
電極部Sa,Sa と第２電極部Sb,Sb との間、及びドレイン
電極Ｄの第１電極部Da,Da と第２電極部Db,Db との間に
延在されると共に、第１電極部Gaと接続された単位ゲー
ト電極たる第２電極部Gb,Gb,… (ゲート長0.5 μm 、ゲ
ート幅50μm 、膜厚0.5 μm)が、第１電極部Sa,Sa と第
２電極部Db,Db とが夫々対向している間の中央、及び第
１電極部Da,Da と第２電極部Sb,Sb とが夫々対向してい
る間の中央に配置されている。
60μm 、幅５μm 、膜厚0.5 μm)がソース電極Ｓの第１
電極部Sa,Sa と第２電極部Sb,Sb との間、及びドレイン
電極Ｄの第１電極部Da,Da と第２電極部Db,Db との間に
延在されると共に、第１電極部Gaと接続された単位ゲー
ト電極たる第２電極部Gb,Gb,… (ゲート長0.5 μm 、ゲ
ート幅50μm 、膜厚0.5 μm)が、第１電極部Sa,Sa と第
２電極部Db,Db とが夫々対向している間の中央、及び第
１電極部Da,Da と第２電極部Sb,Sb とが夫々対向してい
る間の中央に配置されている。
【００２０】ソース電極Ｓの各第１電極部Sa,Sa と、対
応する各第２電極部Sb,Sb とは、夫々ゲート電極Ｇの第
１電極部Gaと絶縁された状態で、第１電極部Gaの上方に
配置されたブリッジ部材Ｂ, Ｂ (長さ20μm 、幅７μm
、膜厚0.5 μm)により電気的に接続されている。ドレ
イン電極Ｄの各第１電極部Da,Da と各第２電極部Db,Db
も、夫々ゲート電極Ｇの第１電極部Gaと絶縁された状態
で、第１電極部Gaの上方に配置されたブリッジ部材Ｂ,
Ｂ (長さ20μm 、幅７μm 、膜厚0.5 μm)により電気的
に接続されている。
応する各第２電極部Sb,Sb とは、夫々ゲート電極Ｇの第
１電極部Gaと絶縁された状態で、第１電極部Gaの上方に
配置されたブリッジ部材Ｂ, Ｂ (長さ20μm 、幅７μm
、膜厚0.5 μm)により電気的に接続されている。ドレ
イン電極Ｄの各第１電極部Da,Da と各第２電極部Db,Db
も、夫々ゲート電極Ｇの第１電極部Gaと絶縁された状態
で、第１電極部Gaの上方に配置されたブリッジ部材Ｂ,
Ｂ (長さ20μm 、幅７μm 、膜厚0.5 μm)により電気的
に接続されている。
【００２１】なお、図中に一点鎖線で取囲んだ部分は動
作層領域Ｃ, Ｃ, …であり、ゲート電極Ｇの第２電極部
Gb,Gb,…に対して対称に形成されている。
作層領域Ｃ, Ｃ, …であり、ゲート電極Ｇの第２電極部
Gb,Gb,…に対して対称に形成されている。
【００２２】このようにソース電極Ｓとドレイン電極Ｄ
とを同一上面面積、同一上面形状にすれば、ソース電極
Ｓによる散乱パラメータの反射係数とドレイン電極Ｄに
よる散乱パラメータの反射係数とをほぼ等しくできる。
とを同一上面面積、同一上面形状にすれば、ソース電極
Ｓによる散乱パラメータの反射係数とドレイン電極Ｄに
よる散乱パラメータの反射係数とをほぼ等しくできる。
【００２３】更に上述のように、単位ゲート電極たる第
２電極部Gb,Gb,…を、第１電極部Sa,Sa と第２電極部D
b,Db 、及び第１電極部Da,Da と第２電極部Sb,Sb から
夫々等距離に離隔して配置し、且つ動作層領域Ｃ, Ｃ,
…を第２電極部Gb,Gb,…に対して対称に形成すれば、ゲ
ート電極Ｇに対するソース電極Ｓとドレイン電極Ｄとの
特性差及びゲート電極Ｇのソース電極Ｓ側及びドレイン
電極Ｄ側の動作層相互の特性差がより少なくなる。
２電極部Gb,Gb,…を、第１電極部Sa,Sa と第２電極部D
b,Db 、及び第１電極部Da,Da と第２電極部Sb,Sb から
夫々等距離に離隔して配置し、且つ動作層領域Ｃ, Ｃ,
…を第２電極部Gb,Gb,…に対して対称に形成すれば、ゲ
ート電極Ｇに対するソース電極Ｓとドレイン電極Ｄとの
特性差及びゲート電極Ｇのソース電極Ｓ側及びドレイン
電極Ｄ側の動作層相互の特性差がより少なくなる。
【００２４】図２は図13に示すFET スイッチのトランジ
スタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 に本実施例のMESFETを用い
た模式的構成図であり、図１及び図13における構成部分
と同一構成部分には同一符号を付している。
スタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 に本実施例のMESFETを用い
た模式的構成図であり、図１及び図13における構成部分
と同一構成部分には同一符号を付している。
【００２５】トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 たる
MESFETは前述したようにソース電極Ｓ及びドレイン電極
Ｄが同一上面形状、同一上面面積として形成されている
ので、散乱パラメータの反射係数Ｓ11，Ｓ22がほぼ等し
くなる。そのため、MMICのチップ内にMESFETをこのソー
ス電極Ｓ及びドレイン電極Ｄによる反射係数の違いをほ
とんど考慮することなく配置でき、FET スイッチの設計
の自由度が増す。
MESFETは前述したようにソース電極Ｓ及びドレイン電極
Ｄが同一上面形状、同一上面面積として形成されている
ので、散乱パラメータの反射係数Ｓ11，Ｓ22がほぼ等し
くなる。そのため、MMICのチップ内にMESFETをこのソー
ス電極Ｓ及びドレイン電極Ｄによる反射係数の違いをほ
とんど考慮することなく配置でき、FET スイッチの設計
の自由度が増す。
【００２６】また、この例ではソース電極Ｓ及びドレイ
ン電極Ｄをゲート電極Ｇの単位ゲート電極から夫々等距
離に離間して配置し、動作層をこの単位ゲート電極に対
して対称に形成してあるので、反射係数Ｓ11，Ｓ22の差
がより等しくなるので、設計の自由度がより増加する。
ン電極Ｄをゲート電極Ｇの単位ゲート電極から夫々等距
離に離間して配置し、動作層をこの単位ゲート電極に対
して対称に形成してあるので、反射係数Ｓ11，Ｓ22の差
がより等しくなるので、設計の自由度がより増加する。
【００２７】斯かるFET スイッチは高周波信号の送信時
及び受信時における高周波信号の伝送経路が対称的に形
成されており、しかも夫々のMESFETの特性が等しくなる
ようにしてあるので、送信時及び受信時における高周波
信号の伝送特性に差が生じることがない。
及び受信時における高周波信号の伝送経路が対称的に形
成されており、しかも夫々のMESFETの特性が等しくなる
ようにしてあるので、送信時及び受信時における高周波
信号の伝送特性に差が生じることがない。
【００２８】次に、本発明に係る電界効果型トランジス
タの第２実施例を説明する。図３は本実施例に係るMESF
ETのレイアウトパターンである。尚、図１における構成
部分と対応する部分には同符号を付している。
タの第２実施例を説明する。図３は本実施例に係るMESF
ETのレイアウトパターンである。尚、図１における構成
部分と対応する部分には同符号を付している。
【００２９】ソース電極Ｓは、矩形状に形成された第１
電極部Sa (長さ100 μm 、幅30μm、膜厚0.5 μm)と、
この第１電極部Saと互いに平行に等ピッチで配置され、
且つ第１電極部Saと同一長を有する矩形状の第２電極部
Sb,Sb(長さ100 μm 、幅10μm 、膜厚0.5 μm)とにより
構成されている。ドレイン電極Ｄはソース電極Ｓと同一
上面形状、同一上面面積であって、第１電極部Da、及び
第２電極部Db,Db とにより構成されている。このドレイ
ン電極Ｄとソース電極Ｓはそれらの第２電極部Db,Db 及
び第１電極部Da、第１電極部Sa及び第２電極部Sb,Sb と
が夫々交互に等間隔（３μm)離間して配置されている。
電極部Sa (長さ100 μm 、幅30μm、膜厚0.5 μm)と、
この第１電極部Saと互いに平行に等ピッチで配置され、
且つ第１電極部Saと同一長を有する矩形状の第２電極部
Sb,Sb(長さ100 μm 、幅10μm 、膜厚0.5 μm)とにより
構成されている。ドレイン電極Ｄはソース電極Ｓと同一
上面形状、同一上面面積であって、第１電極部Da、及び
第２電極部Db,Db とにより構成されている。このドレイ
ン電極Ｄとソース電極Ｓはそれらの第２電極部Db,Db 及
び第１電極部Da、第１電極部Sa及び第２電極部Sb,Sb と
が夫々交互に等間隔（３μm)離間して配置されている。
【００３０】ゲート電極Ｇは、単位ゲート電極たる第１
電極部Ga,Ga,… (ゲート長0.5 μm、ゲート幅50μm 、
膜厚0.5 μm)を櫛歯状に有し、この第１電極部Ga,Ga,…
は第１実施例と同様に、前記ソース電極Ｓの第１電極部
Sa及び第２電極部Sb,Sb とドレイン電極Ｄの第１電極部
Da及び第２電極部Db,Db とが相隣している各間の中央に
夫々配置されている。ソース電極Ｓの第１電極部Saと第
２電極部Sb,Sb 、及びドレイン電極Ｄの第１電極部Daと
第２電極部Db,Db は、第１実施例と同様に夫々各別のブ
リッジ部材Ｂ, Ｂ (長さ50μm 、幅７μm 、膜厚0.5 μ
m)により電気的に接続されている。
電極部Ga,Ga,… (ゲート長0.5 μm、ゲート幅50μm 、
膜厚0.5 μm)を櫛歯状に有し、この第１電極部Ga,Ga,…
は第１実施例と同様に、前記ソース電極Ｓの第１電極部
Sa及び第２電極部Sb,Sb とドレイン電極Ｄの第１電極部
Da及び第２電極部Db,Db とが相隣している各間の中央に
夫々配置されている。ソース電極Ｓの第１電極部Saと第
２電極部Sb,Sb 、及びドレイン電極Ｄの第１電極部Daと
第２電極部Db,Db は、第１実施例と同様に夫々各別のブ
リッジ部材Ｂ, Ｂ (長さ50μm 、幅７μm 、膜厚0.5 μ
m)により電気的に接続されている。
【００３１】また、図中に一点鎖線で示した動作層注入
領域Ｃ, Ｃ, …も第１実施例と同様に、ゲート電極Ｇの
単位ゲート電極たる第１電極部Ga,Ga,…に対して対称に
形成されている。
領域Ｃ, Ｃ, …も第１実施例と同様に、ゲート電極Ｇの
単位ゲート電極たる第１電極部Ga,Ga,…に対して対称に
形成されている。
【００３２】このように第１の実施例と同様にソース電
極Ｓとドレイン電極Ｄとを同一上面面積、同一上面形状
にすることによりソース電極Ｓによる散乱パラメータの
反射係数と、ドレイン電極Ｄによる散乱パラメータの反
射係数とをほぼ等しくでき、更にソース電極Ｓ及びドレ
イン電極Ｄをゲート電極Ｇの単位ゲート電極から夫々等
距離に離間して配置し、動作層をこの単位ゲート電極に
対して対称に形成すれば、これら両ソース電極Ｓ、ドレ
イン電極Ｄによる散乱パラメータの反射係数をより等し
くできる。
極Ｓとドレイン電極Ｄとを同一上面面積、同一上面形状
にすることによりソース電極Ｓによる散乱パラメータの
反射係数と、ドレイン電極Ｄによる散乱パラメータの反
射係数とをほぼ等しくでき、更にソース電極Ｓ及びドレ
イン電極Ｄをゲート電極Ｇの単位ゲート電極から夫々等
距離に離間して配置し、動作層をこの単位ゲート電極に
対して対称に形成すれば、これら両ソース電極Ｓ、ドレ
イン電極Ｄによる散乱パラメータの反射係数をより等し
くできる。
【００３３】図４は、図13に示すFET スイッチのトラン
ジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 に本実施例のMESFETを用
いた模式的構成図であり、図３及び図13における構成部
分と同一構成部分には同一符号を付している。尚、トラ
ンジスタＱ1 とＱ2 のドレイン電極Ｄ、及びトランジス
タＱ3 とＱ4 のドレイン電極Ｄは夫々共通にできるの
で、夫々一つのドレイン電極Ｄで構成している。
ジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 に本実施例のMESFETを用
いた模式的構成図であり、図３及び図13における構成部
分と同一構成部分には同一符号を付している。尚、トラ
ンジスタＱ1 とＱ2 のドレイン電極Ｄ、及びトランジス
タＱ3 とＱ4 のドレイン電極Ｄは夫々共通にできるの
で、夫々一つのドレイン電極Ｄで構成している。
【００３４】トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 たる
MESFETは第１の実施例と同様にソース電極Ｓ及びドレイ
ン電極Ｄによる散乱パラメータの反射係数Ｓ11，Ｓ22が
ほぼ等しいので、FET スイッチの設計の自由度が増す。
MESFETは第１の実施例と同様にソース電極Ｓ及びドレイ
ン電極Ｄによる散乱パラメータの反射係数Ｓ11，Ｓ22が
ほぼ等しいので、FET スイッチの設計の自由度が増す。
【００３５】またFET スイッチは高周波信号の送信時及
び受信時における高周波信号の伝送経路が対称的に形成
されており、しかも夫々のMESFETの特性が等しいので、
送信時及び受信時における高周波信号の伝送特性に差が
生じることがない。
び受信時における高周波信号の伝送経路が対称的に形成
されており、しかも夫々のMESFETの特性が等しいので、
送信時及び受信時における高周波信号の伝送特性に差が
生じることがない。
【００３６】更には、トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，
Ｑ4 を、そのオン状態を図５に示すように、オン抵抗Ｒ
ONと、ドレイン電極Ｄ側の接地容量Ｃeon と、ソース電
極Ｓ側の接地容量Ｃeon とを用いた等価回路で表し、ま
たオフ状態を図６に示すようにオフ容量Ｃoff と、ゲー
ト抵抗Ｒg と、ドレイン電極Ｄ側の接地容量Ｃeoffと、
ソース電極Ｓ側の接地容量Ｃeoffとを用いた等価回路で
表わすことにより、正確に等価回路のシミュレーション
を行なうことができる。
Ｑ4 を、そのオン状態を図５に示すように、オン抵抗Ｒ
ONと、ドレイン電極Ｄ側の接地容量Ｃeon と、ソース電
極Ｓ側の接地容量Ｃeon とを用いた等価回路で表し、ま
たオフ状態を図６に示すようにオフ容量Ｃoff と、ゲー
ト抵抗Ｒg と、ドレイン電極Ｄ側の接地容量Ｃeoffと、
ソース電極Ｓ側の接地容量Ｃeoffとを用いた等価回路で
表わすことにより、正確に等価回路のシミュレーション
を行なうことができる。
【００３７】その場合、ドレイン電極Ｄ側の接地容量Ｃ
D 及びソース電極Ｓ側の接地容量Ｃ S はドレイン電極Ｄ
とソース電極Ｓとが非対称で面積が異なっている場合
は、オン状態の接地容量を示す図７に破線で示すように
容量値が異なる接地容量となるが、本発明のようにドレ
イン電極Ｄとソース電極Ｓとを対称とし、面積を等しく
している場合は実線で示す如くドレイン電極Ｄ側の接地
容量ＣD とソース電極Ｓ側の接地容量ＣS の容量値は等
しくなる。
D 及びソース電極Ｓ側の接地容量Ｃ S はドレイン電極Ｄ
とソース電極Ｓとが非対称で面積が異なっている場合
は、オン状態の接地容量を示す図７に破線で示すように
容量値が異なる接地容量となるが、本発明のようにドレ
イン電極Ｄとソース電極Ｓとを対称とし、面積を等しく
している場合は実線で示す如くドレイン電極Ｄ側の接地
容量ＣD とソース電極Ｓ側の接地容量ＣS の容量値は等
しくなる。
【００３８】そのためドレイン電極Ｄ側接地容量及びソ
ース電極Ｓ側接地容量の計算が容易になって、接地容量
を容易に見積もることができ、等価回路の正確なシミュ
レーションを行なうことができる。またゲート幅1000μ
m 以上の範囲では、実線で示すドレイン電極Ｄ側接地容
量ＣD とソース電極Ｓ側接地容量ＣS とを加えた全接地
容量は、破線で示すドレイン電極Ｄ側接地容量ＣD とソ
ース電極Ｓ側接地容量ＣS とを加えた全接地容量より小
さくなる。これにより、ドレイン電極Ｄ側及びソース電
極Ｓ側の接地容量を等しくすることにより伝送される高
周波信号の挿入損失を低減できる。
ース電極Ｓ側接地容量の計算が容易になって、接地容量
を容易に見積もることができ、等価回路の正確なシミュ
レーションを行なうことができる。またゲート幅1000μ
m 以上の範囲では、実線で示すドレイン電極Ｄ側接地容
量ＣD とソース電極Ｓ側接地容量ＣS とを加えた全接地
容量は、破線で示すドレイン電極Ｄ側接地容量ＣD とソ
ース電極Ｓ側接地容量ＣS とを加えた全接地容量より小
さくなる。これにより、ドレイン電極Ｄ側及びソース電
極Ｓ側の接地容量を等しくすることにより伝送される高
周波信号の挿入損失を低減できる。
【００３９】更にまた、トランジスタＱ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 によりFET スイッチを構成し、FET スイッチ
内のワイヤのインダクタンスとFET スイッチの接地容量
との共振を利用する場合においてワイヤのインダクタン
スを含めたFET スイッチの等価回路は図８に示すように
表わすことができる。
Ｑ3 ，Ｑ4 によりFET スイッチを構成し、FET スイッチ
内のワイヤのインダクタンスとFET スイッチの接地容量
との共振を利用する場合においてワイヤのインダクタン
スを含めたFET スイッチの等価回路は図８に示すように
表わすことができる。
【００４０】この図８ではトランジスタＱ1 ，Ｑ4 がオ
ン状態であり、トランジスタＱ2 ，Ｑ3 がオフ状態であ
る。この等価回路をより単純化して表わすと図９に示す
ように抵抗ＲとインダクタンスＬ1 とＬ2 と抵抗Ｒとの
直列回路と、インダクタンスＬ1 とＬ2 との接続部をFE
T スイッチの接地容量Ｃで接地した等価回路となる。そ
して入力電圧Ｅ1 と出力電圧Ｅ2 との関係は、ワイヤの
インダクタンスＬ1 ，Ｌ2 をＬ1 ＝Ｌ2 ＝Ｌとすると、
ン状態であり、トランジスタＱ2 ，Ｑ3 がオフ状態であ
る。この等価回路をより単純化して表わすと図９に示す
ように抵抗ＲとインダクタンスＬ1 とＬ2 と抵抗Ｒとの
直列回路と、インダクタンスＬ1 とＬ2 との接続部をFE
T スイッチの接地容量Ｃで接地した等価回路となる。そ
して入力電圧Ｅ1 と出力電圧Ｅ2 との関係は、ワイヤの
インダクタンスＬ1 ，Ｌ2 をＬ1 ＝Ｌ2 ＝Ｌとすると、
【００４１】
【数１】
【００４２】となる。そしてこの(1) 式によりシミュレ
ーションをした場合は図10に示すような特性曲線が得ら
れる。図10は横軸をスイッチの接地容量Ｃとし、縦軸を
スイッチの出力電圧Ｅ2 としている。ここで、ワイヤの
インダクタンスは実験的に求めたインダクタンス値約0.
8nH とすれば、1.9GHz帯では接地容量ＣがＣ＝0.6PF の
付近で出力電圧Ｅ2 が最も大きく高周波信号を最も効率
良く伝達できることが分かる。そのため、この特性を利
用して最適な挿入損失(insertionloss) になるように設
計することができる。
ーションをした場合は図10に示すような特性曲線が得ら
れる。図10は横軸をスイッチの接地容量Ｃとし、縦軸を
スイッチの出力電圧Ｅ2 としている。ここで、ワイヤの
インダクタンスは実験的に求めたインダクタンス値約0.
8nH とすれば、1.9GHz帯では接地容量ＣがＣ＝0.6PF の
付近で出力電圧Ｅ2 が最も大きく高周波信号を最も効率
良く伝達できることが分かる。そのため、この特性を利
用して最適な挿入損失(insertionloss) になるように設
計することができる。
【００４３】そして、このように共振特性を利用して等
価回路のシミュレーションを正確に行なう場合にも接地
容量の見積もりが重要となるが、本発明のようにドレイ
ン電極とソース電極とを対称に配置し、同一面積にする
ことにより、FET スイッチの等価回路のシミュレーショ
ンを正確に行なうことができる。
価回路のシミュレーションを正確に行なう場合にも接地
容量の見積もりが重要となるが、本発明のようにドレイ
ン電極とソース電極とを対称に配置し、同一面積にする
ことにより、FET スイッチの等価回路のシミュレーショ
ンを正確に行なうことができる。
【００４４】尚、前述した第１、第２実施例ではソース
電極Ｓ及びドレイン電極Ｄの第２電極部Sb及びDbを夫々
２本としたが、これは一例であり適宜の数に容易に増加
させることができる。
電極Ｓ及びドレイン電極Ｄの第２電極部Sb及びDbを夫々
２本としたが、これは一例であり適宜の数に容易に増加
させることができる。
【００４５】また、本実施例ではMESFETについて説明し
たが、本発明は電極形状、電極面積及び動作層とゲート
電極とを対称的にするものであるから、それ以外の例え
ばHEMT(High Electron Mobility Transistor：高電子移
動度トランジスタ) 及びヘテロ接合バイポーラトランジ
スタ等の一般的なトランジスタにも同様に適用できるの
は勿論である。
たが、本発明は電極形状、電極面積及び動作層とゲート
電極とを対称的にするものであるから、それ以外の例え
ばHEMT(High Electron Mobility Transistor：高電子移
動度トランジスタ) 及びヘテロ接合バイポーラトランジ
スタ等の一般的なトランジスタにも同様に適用できるの
は勿論である。
【００４６】
【発明の効果】以上詳述したように本発明は、ソースと
ドレインの両電極を同一上面形状、同一上面面積にした
ので、ソース電極及びドレイン電極による散乱パラメー
タの夫々の反射係数Ｓ11，Ｓ22とがほぼ等しい電界効果
型トランジスタを提供できる。このため、この電界効果
型トランジスタによりFET スイッチを設計する場合は、
ソース電極及びドレイン電極による反射係数の差をほと
んど考慮することなくレイアウトパターンを設計でき
る。
ドレインの両電極を同一上面形状、同一上面面積にした
ので、ソース電極及びドレイン電極による散乱パラメー
タの夫々の反射係数Ｓ11，Ｓ22とがほぼ等しい電界効果
型トランジスタを提供できる。このため、この電界効果
型トランジスタによりFET スイッチを設計する場合は、
ソース電極及びドレイン電極による反射係数の差をほと
んど考慮することなくレイアウトパターンを設計でき
る。
【００４７】特に、ソース電極とドレイン電極をゲート
電極の単位ゲート電極から夫々等距離に離間して配置
し、動作層を前記単位ゲート電極に対して対称に形成し
た場合、ゲート電極に対するソース電極とドレイン電極
の夫々の電極による散乱パラメータの反射係数の差がよ
り少なくなり、且つ反射係数Ｓ11とＳ22とがより等しい
電界効果型トランジスタを提供できる。この結果、さら
に設計の自由度が増し、設計時間を短縮できることにな
る。更には電界効果型トランジスタの等価回路シミュレ
ーション及び電界効果型トランジスタを用いたスイッチ
の等価回路シミュレーションを短時間で正確に行なうこ
とができる。更にまた、ドレイン電極側の接地容量とソ
ース電極側の接地容量とを加えた全接地容量が低下する
から、伝送する高周波信号の挿入損失が低減し、高周波
信号の伝送効率を高め得る等の優れた効果を奏する。
電極の単位ゲート電極から夫々等距離に離間して配置
し、動作層を前記単位ゲート電極に対して対称に形成し
た場合、ゲート電極に対するソース電極とドレイン電極
の夫々の電極による散乱パラメータの反射係数の差がよ
り少なくなり、且つ反射係数Ｓ11とＳ22とがより等しい
電界効果型トランジスタを提供できる。この結果、さら
に設計の自由度が増し、設計時間を短縮できることにな
る。更には電界効果型トランジスタの等価回路シミュレ
ーション及び電界効果型トランジスタを用いたスイッチ
の等価回路シミュレーションを短時間で正確に行なうこ
とができる。更にまた、ドレイン電極側の接地容量とソ
ース電極側の接地容量とを加えた全接地容量が低下する
から、伝送する高周波信号の挿入損失が低減し、高周波
信号の伝送効率を高め得る等の優れた効果を奏する。
【図１】本発明に係る電界効果型トランジスタの第１実
施例の各電極のレイアウトパターンである。
施例の各電極のレイアウトパターンである。
【図２】FET スイッチのトランジスタＱ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 に第１実施例の電界効果型トランジスタを用
いた模式的構成図である。
Ｑ3 ，Ｑ4 に第１実施例の電界効果型トランジスタを用
いた模式的構成図である。
【図３】本発明に係る電界効果型トランジスタの第２実
施例の各電極のレイアウトパターンである。
施例の各電極のレイアウトパターンである。
【図４】FET スイッチのトランジスタＱ1 ，Ｑ2 ，
Ｑ3 ，Ｑ4 に第２実施例の電界効果型トランジスタを用
いた模式的構成図である。
Ｑ3 ，Ｑ4 に第２実施例の電界効果型トランジスタを用
いた模式的構成図である。
【図５】オン状態にあるトランジスタの等価回路図であ
る。
る。
【図６】オフ状態にあるトランジスタの等価回路図であ
る。
る。
【図７】オン状態のMESFETにおけるゲート幅に対する接
地容量を示す曲線図である。
地容量を示す曲線図である。
【図８】FET スイッチの等価回路図である。
【図９】単純化したFET スイッチの等価回路図である。
【図１０】(1) 式によりシミュレーションした場合の接
地容量と出力電圧との関係を示す曲線図である。
地容量と出力電圧との関係を示す曲線図である。
【図１１】従来のMESFETにおける各電極のレイアウトパ
ターンである。
ターンである。
【図１２】従来のMESFETの要部断面模式図である。
【図１３】従来のMESFETを用いたFET スイッチの回路構
成図である。
成図である。
Ｓ ソース電極 Sa 第１電極部 Sb 第２電極部 Ｄ ドレイン電極 Da 第１電極部 Db 第２電極部 Ｇ ゲート電極 Ga 第１電極部 (第２実施例の単位ゲート電極) Gb 第２電極部 (第１実施例の単位ゲート電極) Ｂ ブリッジ部材 Ｃ 動作層領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｅ (72)発明者 西川 円 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (2)
- 【請求項１】 オーミック性のソース電極及びドレイン
電極と、ゲート電極とを備える電界効果型トランジスタ
において、前記ソース電極とドレイン電極を、同一上面
形状、同一上面面積に構成したことを特徴とする電界効
果型トランジスタ。 - 【請求項２】 前記ゲート電極の単位ゲート電極を前記
ソース電極とドレイン電極間にこれらと等距離に離間し
て配置すると共に、動作層を前記単位ゲート電極に対し
て対称に形成したことを特徴とする請求項１記載の電界
効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216255A JPH06338520A (ja) | 1992-11-12 | 1993-08-31 | 電界効果型トランジスタ |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30239192 | 1992-11-12 | ||
| JP7566893 | 1993-04-01 | ||
| JP5-75668 | 1993-04-01 | ||
| JP4-302391 | 1993-04-01 | ||
| JP5216255A JPH06338520A (ja) | 1992-11-12 | 1993-08-31 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338520A true JPH06338520A (ja) | 1994-12-06 |
Family
ID=27301904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5216255A Pending JPH06338520A (ja) | 1992-11-12 | 1993-08-31 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338520A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
| WO2010070824A1 (ja) * | 2008-12-19 | 2010-06-24 | 株式会社アドバンテスト | 半導体装置、半導体装置の製造方法およびスイッチ回路 |
| JP2014197654A (ja) * | 2013-03-07 | 2014-10-16 | 株式会社東芝 | 半導体装置 |
| JP2023049404A (ja) * | 2021-09-29 | 2023-04-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
-
1993
- 1993-08-31 JP JP5216255A patent/JPH06338520A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007535140A (ja) * | 2004-02-25 | 2007-11-29 | クリー インコーポレイテッド | 熱スペーサを有する半導体デバイス |
| JP2012069966A (ja) * | 2004-02-25 | 2012-04-05 | Cree Inc | 熱スペーサを有する半導体デバイス |
| WO2010070824A1 (ja) * | 2008-12-19 | 2010-06-24 | 株式会社アドバンテスト | 半導体装置、半導体装置の製造方法およびスイッチ回路 |
| US8466566B2 (en) | 2008-12-19 | 2013-06-18 | Advantest Corporation | Semiconductor device, method for manufacturing of semiconductor device, and switching circuit |
| JP2014197654A (ja) * | 2013-03-07 | 2014-10-16 | 株式会社東芝 | 半導体装置 |
| JP2023049404A (ja) * | 2021-09-29 | 2023-04-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| US12464800B2 (en) | 2021-09-29 | 2025-11-04 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device |
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