JPH06310662A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06310662A JPH06310662A JP5093036A JP9303693A JPH06310662A JP H06310662 A JPH06310662 A JP H06310662A JP 5093036 A JP5093036 A JP 5093036A JP 9303693 A JP9303693 A JP 9303693A JP H06310662 A JPH06310662 A JP H06310662A
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- Japan
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- frequency signal
- conductor
- circuit
- capacitor
- fet
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Links
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- 239000004020 conductor Substances 0.000 claims abstract description 77
- 239000003990 capacitor Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000001902 propagating effect Effects 0.000 abstract description 3
- 230000009977 dual effect Effects 0.000 description 17
- 230000010355 oscillation Effects 0.000 description 15
- 239000012212 insulator Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
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Landscapes
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Semiconductor Integrated Circuits (AREA)
- Waveguides (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 高密度に集積化しても、一方の回路から放射
した高周波信号電力が、相隣する他方の回路に伝播しな
いようにする。 【構成】 半導体基板10に集積化された回路を区分する
位置に、MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4 ，Ｃ10
を配置する。MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6，Ｃ4 ，
Ｃ10の一方の導体ＢをボンディングワイヤＷE を介して
接地する構成にする。
した高周波信号電力が、相隣する他方の回路に伝播しな
いようにする。 【構成】 半導体基板10に集積化された回路を区分する
位置に、MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4 ，Ｃ10
を配置する。MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6，Ｃ4 ，
Ｃ10の一方の導体ＢをボンディングワイヤＷE を介して
接地する構成にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に、マイク
ロ波用トランジスタ等の能動素子と、整合回路、MIM キ
ャパシタ等の受動回路とを、マイクロストリップ線路を
介して集積化した回路を形成している半導体装置に関す
るものである。
ロ波用トランジスタ等の能動素子と、整合回路、MIM キ
ャパシタ等の受動回路とを、マイクロストリップ線路を
介して集積化した回路を形成している半導体装置に関す
るものである。
【０００２】
【従来の技術】図２は、例えば携帯電話機に使用される
ダウンコンバータIC（集積回路）の回路図である。高周
波信号RFが入力される高周波信号入力端子１はキャパシ
タＣ1を介して接地され、キャパシタＣ2 とインダクタ
ンスＬ1 との直列回路を介してFET ２のゲートと接続さ
れる。FET ２のゲートは抵抗Ｒ1 を介して接地される。
電源端子３は、抵抗Ｒ2 とFET ２と抵抗Ｒ3 との直列回
路を介して接地され、抵抗Ｒ3 にはキャパシタＣ3 が並
列接続される。また電源端子３は抵抗Ｒ4 とデュアルゲ
ートFET ４と抵抗Ｒ5 との直列回路を介して接地され、
抵抗Ｒ5 にはキャパシタＣ4 が並列接続される。
ダウンコンバータIC（集積回路）の回路図である。高周
波信号RFが入力される高周波信号入力端子１はキャパシ
タＣ1を介して接地され、キャパシタＣ2 とインダクタ
ンスＬ1 との直列回路を介してFET ２のゲートと接続さ
れる。FET ２のゲートは抵抗Ｒ1 を介して接地される。
電源端子３は、抵抗Ｒ2 とFET ２と抵抗Ｒ3 との直列回
路を介して接地され、抵抗Ｒ3 にはキャパシタＣ3 が並
列接続される。また電源端子３は抵抗Ｒ4 とデュアルゲ
ートFET ４と抵抗Ｒ5 との直列回路を介して接地され、
抵抗Ｒ5 にはキャパシタＣ4 が並列接続される。
【０００３】FET ２のドレインは、キャパシタＣ5 を介
してデュアルゲートFET ４の第１ゲートと接続され、キ
ャパシタＣ6 を介して接地される。デュアルゲートFET
４の第１ゲートはインダクタンスＬ2 を介して接地され
る。局部発振周波数信号LOが入力される局部発振周波数
信号入力端子５は、キャパシタＣ7 を介してデュアルゲ
ートFET ４の第２ゲートと接続され、キャパシタＣ8 を
介して接地される。デュアルゲートFET ４の第２ゲート
はインダクタンスＬ3 を介して接地される。
してデュアルゲートFET ４の第１ゲートと接続され、キ
ャパシタＣ6 を介して接地される。デュアルゲートFET
４の第１ゲートはインダクタンスＬ2 を介して接地され
る。局部発振周波数信号LOが入力される局部発振周波数
信号入力端子５は、キャパシタＣ7 を介してデュアルゲ
ートFET ４の第２ゲートと接続され、キャパシタＣ8 を
介して接地される。デュアルゲートFET ４の第２ゲート
はインダクタンスＬ3 を介して接地される。
【０００４】デュアルゲートFET ４のドレインはキャパ
シタＣ9 を介して中間周波数信号IFを出力する中間周波
数信号出力端子６と接続され、更にキャパシタＣ10を介
して接地される。このダウンコンバータICは、高周波信
号入力端子１に高周波信号RFを入力し、局部発振周波数
信号入力端子５に局部発振周波数信号LOを入力すると、
中間周波数信号出力端子６から中間周波数信号IFが出力
される。
シタＣ9 を介して中間周波数信号IFを出力する中間周波
数信号出力端子６と接続され、更にキャパシタＣ10を介
して接地される。このダウンコンバータICは、高周波信
号入力端子１に高周波信号RFを入力し、局部発振周波数
信号入力端子５に局部発振周波数信号LOを入力すると、
中間周波数信号出力端子６から中間周波数信号IFが出力
される。
【０００５】図３は、図２に示す高周波ミキサ回路を半
導体基板に集積化したチップの構成を示す模式的上面図
である。半導体基板10は正方形状をしており、その端縁
Ｋ1と端縁Ｋ3 との交点位置には高周波信号入力端子１
が、端縁Ｋ3 と端縁Ｋ2 との交点位置には中間周波数信
号出力端子６が、端縁Ｋ1 と端縁Ｋ4 との交点位置には
局部発振周波数信号入力端子５が夫々配置されている。
端縁Ｋ3 側には、高周波信号入力端子１と中間周波数信
号出力端子６とが対向する間の中間に電源端子３が配置
されている。
導体基板に集積化したチップの構成を示す模式的上面図
である。半導体基板10は正方形状をしており、その端縁
Ｋ1と端縁Ｋ3 との交点位置には高周波信号入力端子１
が、端縁Ｋ3 と端縁Ｋ2 との交点位置には中間周波数信
号出力端子６が、端縁Ｋ1 と端縁Ｋ4 との交点位置には
局部発振周波数信号入力端子５が夫々配置されている。
端縁Ｋ3 側には、高周波信号入力端子１と中間周波数信
号出力端子６とが対向する間の中間に電源端子３が配置
されている。
【０００６】半導体基板10の端縁Ｋ1 側には、キャパシ
タＣ1 , Ｃ3 Ｃ6 を形成する適宜幅寸法で長寸の一側導
体Ｂ1 が端縁Ｋ1 に沿って配置されている。一側導体Ｂ
1 の上面には図示しない絶縁物を介してキャパシタ
Ｃ1 , Ｃ3 , Ｃ6 を形成する長方形の他側導体Ａ1 , Ａ
3 , Ａ6 がその順序で適宜間隔を離隔して配置されてい
る。
タＣ1 , Ｃ3 Ｃ6 を形成する適宜幅寸法で長寸の一側導
体Ｂ1 が端縁Ｋ1 に沿って配置されている。一側導体Ｂ
1 の上面には図示しない絶縁物を介してキャパシタ
Ｃ1 , Ｃ3 , Ｃ6 を形成する長方形の他側導体Ａ1 , Ａ
3 , Ａ6 がその順序で適宜間隔を離隔して配置されてい
る。
【０００７】また端縁Ｋ4 側及び端縁Ｋ2 側に跨がって
一側導体Ｂ1 と同幅寸法でＬ字状に形成され、キャパシ
タＣ8 , Ｃ4 , Ｃ10を形成する一側導体Ｂ2 が端縁Ｋ4
及び端縁Ｋ2 に沿って配置されている。一側導体Ｂ2 上
には、図示しない絶縁物を介してキャパシタＣ8 , Ｃ4
を形成する長方形の他側導体Ａ8 , Ａ4 が端縁Ｋ4 に沿
って配置されており、キャパシタＣ10を形成する長方形
の他側導体Ａ10が端縁Ｋ2 に沿って配置されている。こ
れにより、キャパシタＣ1 , Ｃ3 , Ｃ6 , Ｃ8, Ｃ4 ,
Ｃ10は、絶縁物を介して導体を対向させた導体積層構造
のMIM(Metal Insulated Metal)キャパシタが形成されて
いる。
一側導体Ｂ1 と同幅寸法でＬ字状に形成され、キャパシ
タＣ8 , Ｃ4 , Ｃ10を形成する一側導体Ｂ2 が端縁Ｋ4
及び端縁Ｋ2 に沿って配置されている。一側導体Ｂ2 上
には、図示しない絶縁物を介してキャパシタＣ8 , Ｃ4
を形成する長方形の他側導体Ａ8 , Ａ4 が端縁Ｋ4 に沿
って配置されており、キャパシタＣ10を形成する長方形
の他側導体Ａ10が端縁Ｋ2 に沿って配置されている。こ
れにより、キャパシタＣ1 , Ｃ3 , Ｃ6 , Ｃ8, Ｃ4 ,
Ｃ10は、絶縁物を介して導体を対向させた導体積層構造
のMIM(Metal Insulated Metal)キャパシタが形成されて
いる。
【０００８】高周波信号入力端子１は、キャパシタＣ2
とインダクタンスＬ1 との直列回路を介してFET ２のゲ
ートと接続され、直接にキャパシタＣ1 の他側導体Ａ1
と接続される。FET ２のゲートは抵抗Ｒ1 を介して一側
導体Ｂ1 と接続される。電源端子３は抵抗Ｒ2 と、FET
２と、抵抗Ｒ3 との直列回路を介して一側導体Ｂ1 と接
続され、FET ２のソースは、直接に他側導体Ａ3 と接続
される。FET ２のドレインは、直接に他側導体Ａ6 と接
続され、キャパシタＣ5 とインダクタンスＬ2との直列
回路を介して一側導体Ｂ1 と接続される。
とインダクタンスＬ1 との直列回路を介してFET ２のゲ
ートと接続され、直接にキャパシタＣ1 の他側導体Ａ1
と接続される。FET ２のゲートは抵抗Ｒ1 を介して一側
導体Ｂ1 と接続される。電源端子３は抵抗Ｒ2 と、FET
２と、抵抗Ｒ3 との直列回路を介して一側導体Ｂ1 と接
続され、FET ２のソースは、直接に他側導体Ａ3 と接続
される。FET ２のドレインは、直接に他側導体Ａ6 と接
続され、キャパシタＣ5 とインダクタンスＬ2との直列
回路を介して一側導体Ｂ1 と接続される。
【０００９】キャパシタＣ5 とインダクタンスＬ2 との
接続部はデュアルゲートFET ４の第１ゲートと接続され
る。デュアルゲートFET ４の第２ゲートは、インダクタ
ンスＬ3 を介して他側導体Ｂ1 と接続され、キャパシタ
Ｃ7 を介して局部発振周波数信号入力端子５及び他側導
体Ａ8 と接続される。電源端子３は、抵抗Ｒ4 とデュア
ルゲートFET ４と抵抗Ｒ5 との直列回路を介して他側導
体Ｂ2 と接続される。デュアルゲートFET ４のドレイン
はキャパシタＣ9 を介して中間周波数信号出力端子６と
接続されるとともに他側導体Ａ10と接続される。デュア
ルゲートFET ４のソースは他側導体Ａ4 と接続される。
接続部はデュアルゲートFET ４の第１ゲートと接続され
る。デュアルゲートFET ４の第２ゲートは、インダクタ
ンスＬ3 を介して他側導体Ｂ1 と接続され、キャパシタ
Ｃ7 を介して局部発振周波数信号入力端子５及び他側導
体Ａ8 と接続される。電源端子３は、抵抗Ｒ4 とデュア
ルゲートFET ４と抵抗Ｒ5 との直列回路を介して他側導
体Ｂ2 と接続される。デュアルゲートFET ４のドレイン
はキャパシタＣ9 を介して中間周波数信号出力端子６と
接続されるとともに他側導体Ａ10と接続される。デュア
ルゲートFET ４のソースは他側導体Ａ4 と接続される。
【００１０】このように構成された半導体基板10は図示
しないパッケージに収納されて、高周波信号入力端子
１、電源端子３、中間周波数信号出力端子６及び局部発
振周波数信号入力端子５がボンディングワイヤＷより、
夫々の端子と対応する図示しないインナリードと接続さ
れ、一側導体Ｂ1 ，Ｂ2 は、半導体基板10の下面側に形
成された下面接地電極を接続するパッケージの接地部と
ボンディングワイヤＷE, ＷE により接続して半導体装
置を構成する。
しないパッケージに収納されて、高周波信号入力端子
１、電源端子３、中間周波数信号出力端子６及び局部発
振周波数信号入力端子５がボンディングワイヤＷより、
夫々の端子と対応する図示しないインナリードと接続さ
れ、一側導体Ｂ1 ，Ｂ2 は、半導体基板10の下面側に形
成された下面接地電極を接続するパッケージの接地部と
ボンディングワイヤＷE, ＷE により接続して半導体装
置を構成する。
【００１１】
【発明が解決しようとする課題】前述したように、半導
体基板に、FET 等の能動素子及びMIM キャパシタ、イン
ダクタンス等からなる受動回路を、マイクロストリップ
線路を介して高密度に集積化した回路を形成すると、相
隣する受動回路相互間及びマイクロストリップ線路相互
間の間隔が狭くなって結合度が増す。そのため集積化さ
れた一部の回路から放射される高周波信号電力が集積化
された他の回路に伝播する不都合が生じるという問題が
ある。
体基板に、FET 等の能動素子及びMIM キャパシタ、イン
ダクタンス等からなる受動回路を、マイクロストリップ
線路を介して高密度に集積化した回路を形成すると、相
隣する受動回路相互間及びマイクロストリップ線路相互
間の間隔が狭くなって結合度が増す。そのため集積化さ
れた一部の回路から放射される高周波信号電力が集積化
された他の回路に伝播する不都合が生じるという問題が
ある。
【００１２】本発明はかかる問題に鑑み、半導体基板に
能動素子及び受動回路を集積化した回路を形成しても、
集積化した回路から放射される高周波信号電力を、集積
化された他の回路に伝播するのを抑制できる半導体装置
を提供することを目的とする。
能動素子及び受動回路を集積化した回路を形成しても、
集積化した回路から放射される高周波信号電力を、集積
化された他の回路に伝播するのを抑制できる半導体装置
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板に、マイクロ波用トランジスタ等の能動
素子と、整合回路、MIM キャパシタ等からなる受動回路
とをマイクロストリップ線路を介して集積化された回路
を形成している半導体装置において、前記能動素子及び
受動回路を集積化した回路を区分する位置に、前記MIM
キャパシタを配置しており、該MIM キャパシタの一方の
導体を接地すべく構成していることを特徴とする。
は、半導体基板に、マイクロ波用トランジスタ等の能動
素子と、整合回路、MIM キャパシタ等からなる受動回路
とをマイクロストリップ線路を介して集積化された回路
を形成している半導体装置において、前記能動素子及び
受動回路を集積化した回路を区分する位置に、前記MIM
キャパシタを配置しており、該MIM キャパシタの一方の
導体を接地すべく構成していることを特徴とする。
【００１４】
【作用】半導体基板に、能動素子及び受動回路を集積化
した回路を形成する集積化した回路を区分する位置に、
MIM キャパシタを配置して、MIM キャパシタの一方の導
体を接地すると、集積化した回路が接地導体により分離
される。分離された一方の回路から放射する高周波信号
電力は接地導体に吸収されて他の一方の回路に伝播し難
くなる。よって、一方の回路から、他の一方の回路へ高
周波信号電力が伝播するのを抑制できる。
した回路を形成する集積化した回路を区分する位置に、
MIM キャパシタを配置して、MIM キャパシタの一方の導
体を接地すると、集積化した回路が接地導体により分離
される。分離された一方の回路から放射する高周波信号
電力は接地導体に吸収されて他の一方の回路に伝播し難
くなる。よって、一方の回路から、他の一方の回路へ高
周波信号電力が伝播するのを抑制できる。
【００１５】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体装置のチップの構成
を示す模式的上面図である。この半導体装置には図２に
示したダウンコンバータ回路を集積した回路が形成され
ている。半導体基板10は正方形状をしており、端縁Ｋ1
と端縁Ｋ3 との交点位置には高周波信号RFが入力される
高周波信号入力端子１が、端縁Ｋ2 と端縁Ｋ3 との交点
位置には中間周波数信号IFを出力する中間周波数信号出
力端子６が、端縁Ｋ1 と端縁Ｋ4 との交点位置には局部
発振周波数信号LOが入力される局部発振周波数信号入力
端子５が夫々配置されている。
述する。図１は本発明に係る半導体装置のチップの構成
を示す模式的上面図である。この半導体装置には図２に
示したダウンコンバータ回路を集積した回路が形成され
ている。半導体基板10は正方形状をしており、端縁Ｋ1
と端縁Ｋ3 との交点位置には高周波信号RFが入力される
高周波信号入力端子１が、端縁Ｋ2 と端縁Ｋ3 との交点
位置には中間周波数信号IFを出力する中間周波数信号出
力端子６が、端縁Ｋ1 と端縁Ｋ4 との交点位置には局部
発振周波数信号LOが入力される局部発振周波数信号入力
端子５が夫々配置されている。
【００１６】端縁Ｋ3 側には、高周波信号入力端子１と
中間周波数信号出力端子６とが対向する間の中間に電源
端子３が配置されている。端縁Ｋ3 と端縁Ｋ4 との間の
中央位置には、適宜幅寸法でＬ字状に形成され、キャパ
シタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4，Ｃ8 ，Ｃ10を形成するそ
れらに共通の一側導体Ｂを、その長辺側を端縁Ｋ3 、Ｋ
4 に平行させるとともに端縁Ｋ1 とＫ2 とに跨がって配
置されている。
中間周波数信号出力端子６とが対向する間の中間に電源
端子３が配置されている。端縁Ｋ3 と端縁Ｋ4 との間の
中央位置には、適宜幅寸法でＬ字状に形成され、キャパ
シタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4，Ｃ8 ，Ｃ10を形成するそ
れらに共通の一側導体Ｂを、その長辺側を端縁Ｋ3 、Ｋ
4 に平行させるとともに端縁Ｋ1 とＫ2 とに跨がって配
置されている。
【００１７】一側導体Ｂの短辺側は端縁Ｋ2 に沿って端
縁Ｋ4 に達する長さで配置されている。一側導体Ｂ上に
は、図示しない絶縁物を介してキャパシタＣ1 ，Ｃ3 ，
Ｃ6，Ｃ4 ，Ｃ10を形成する長方形の他側導体Ａ1 ，Ａ
3 ，Ａ6 ，Ａ4 がその順序で適宜間隔を離隔して端縁Ｋ
1 側から配置されており、他側導体Ａ4 と端縁Ｋ2 との
間には、キャパシタＣ10を形成するＬ字状の他側導体Ａ
10の一部が適宜間隔を離隔して配置されている。他側導
体Ａ1 ，Ａ3 ，Ａ6 ，Ａ4 ，Ａ10はともに同幅寸法で形
成され、一側導体Ｂの幅寸法より若干狭い寸法となって
いる。
縁Ｋ4 に達する長さで配置されている。一側導体Ｂ上に
は、図示しない絶縁物を介してキャパシタＣ1 ，Ｃ3 ，
Ｃ6，Ｃ4 ，Ｃ10を形成する長方形の他側導体Ａ1 ，Ａ
3 ，Ａ6 ，Ａ4 がその順序で適宜間隔を離隔して端縁Ｋ
1 側から配置されており、他側導体Ａ4 と端縁Ｋ2 との
間には、キャパシタＣ10を形成するＬ字状の他側導体Ａ
10の一部が適宜間隔を離隔して配置されている。他側導
体Ａ1 ，Ａ3 ，Ａ6 ，Ａ4 ，Ａ10はともに同幅寸法で形
成され、一側導体Ｂの幅寸法より若干狭い寸法となって
いる。
【００１８】端縁Ｋ2 に沿っている一側導体Ｂ上には、
図示しない絶縁物を介して他側導体Ａ10の一部、及び長
方形の他側導体Ａ8 が適宜間隔を離隔して配置されてい
る。つまり、一側導体Ｂと他側導体Ａ1 ，Ａ3 ，Ａ6 ，
Ａ4 ，Ａ10，Ａ8 とがMIM キャパシタＣ1 ，Ｃ3 ，
Ｃ6 ，Ｃ4 ，Ｃ10，Ｃ8 の対向電極となっている。
図示しない絶縁物を介して他側導体Ａ10の一部、及び長
方形の他側導体Ａ8 が適宜間隔を離隔して配置されてい
る。つまり、一側導体Ｂと他側導体Ａ1 ，Ａ3 ，Ａ6 ，
Ａ4 ，Ａ10，Ａ8 とがMIM キャパシタＣ1 ，Ｃ3 ，
Ｃ6 ，Ｃ4 ，Ｃ10，Ｃ8 の対向電極となっている。
【００１９】半導体基板10に配置されている高周波信号
入力端子は、直接にキャパシタＣ1の他側導体Ａ1 と接
続され、キャパシタＣ2 と、インダクタンスＬ1 との直
列回路を介してFET ２のゲートと接続される。FET ２の
ゲートは抵抗Ｒ1 を介してMIM キャパシタに共通の一側
導体Ｂと接続される。電源端子３は抵抗Ｒ2 とFET ２と
の直列回路を介して他側導体Ａ3 と接続され、FET ２と
一側導体Ａ3 との接続部は抵抗Ｒ3 を介して一側導体Ｂ
と接続される。FET ２のドレインは他側導体Ａ 6 と接続
される。また、電源端子３は、抵抗Ｒ4 を介して他側導
体Ａ10と接続され、FET ４のドレインはキャパシタＣ9
を介して中間周波数信号出力端子６と接続される。
入力端子は、直接にキャパシタＣ1の他側導体Ａ1 と接
続され、キャパシタＣ2 と、インダクタンスＬ1 との直
列回路を介してFET ２のゲートと接続される。FET ２の
ゲートは抵抗Ｒ1 を介してMIM キャパシタに共通の一側
導体Ｂと接続される。電源端子３は抵抗Ｒ2 とFET ２と
の直列回路を介して他側導体Ａ3 と接続され、FET ２と
一側導体Ａ3 との接続部は抵抗Ｒ3 を介して一側導体Ｂ
と接続される。FET ２のドレインは他側導体Ａ 6 と接続
される。また、電源端子３は、抵抗Ｒ4 を介して他側導
体Ａ10と接続され、FET ４のドレインはキャパシタＣ9
を介して中間周波数信号出力端子６と接続される。
【００２０】これらのキャパシタＣ2 ，Ｃ9 、抵抗
Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 、インダクタンスＬ1 及びFET
２は、MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4 ，Ｃ10に
より区分された半導体基板10の一面側に集積化されてい
る。
Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 、インダクタンスＬ1 及びFET
２は、MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4 ，Ｃ10に
より区分された半導体基板10の一面側に集積化されてい
る。
【００２１】局部発振周波数信号入力端子５は、直接に
他側導体Ａ8 と接続され、キャパシタＣ7 を介してデュ
アルゲートFET ４の一側ゲートと接続される。デュアル
ゲートFET ４の第２ゲートはインダクタンスＬ3 を介し
て一側導体Ｂと接続される。デュアルゲートFET ４の第
１ゲートはインダクタンスＬ2 を介して一側導体Ｂと接
続され、キャパシタＣ5 を介して他側導体Ａ6 と接続さ
れる。他側導体Ａ10はデュアルゲートFET ４と抵抗Ｒ5
との直列回路を介して一側導体Ｂと接続される。FET ４
のソースは他側導体Ａ4 と接続される。
他側導体Ａ8 と接続され、キャパシタＣ7 を介してデュ
アルゲートFET ４の一側ゲートと接続される。デュアル
ゲートFET ４の第２ゲートはインダクタンスＬ3 を介し
て一側導体Ｂと接続される。デュアルゲートFET ４の第
１ゲートはインダクタンスＬ2 を介して一側導体Ｂと接
続され、キャパシタＣ5 を介して他側導体Ａ6 と接続さ
れる。他側導体Ａ10はデュアルゲートFET ４と抵抗Ｒ5
との直列回路を介して一側導体Ｂと接続される。FET ４
のソースは他側導体Ａ4 と接続される。
【００２２】これらのインダクタンスＬ2 ，Ｌ3 、キャ
パシタＣ5 ，Ｃ7 、抵抗Ｒ5 及びデュアルゲートFET ４
は、MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4 ，Ｃ10によ
り区分された半導体基板10の他の一面側に集積化されて
いる。これにより、高周波信号入力端子１側の集積回路
と局部発振周波数信号入力端子５側の集積回路とを分離
した状態となっている。
パシタＣ5 ，Ｃ7 、抵抗Ｒ5 及びデュアルゲートFET ４
は、MIM キャパシタＣ1 ，Ｃ3 ，Ｃ6 ，Ｃ4 ，Ｃ10によ
り区分された半導体基板10の他の一面側に集積化されて
いる。これにより、高周波信号入力端子１側の集積回路
と局部発振周波数信号入力端子５側の集積回路とを分離
した状態となっている。
【００２３】このようにして集積化した回路が形成され
た半導体基板10は、図示しないパッケージに収納され
て、高周波信号入力端子１、電源端子３、中間周波数信
号出力端子６及び局部発振周波数信号入力端子５が、そ
れらの端子と対応するパッケージ内の図示しないインナ
リードとボンディングワイヤＷにより接続される。また
MIM キャパシタの一側導体Ｂは、半導体基板10の下面側
に形成された図示しない下面接地電極を接続するパッケ
ージ内の接地部とボンディングワイヤＷE により接続さ
れる。それにより一側導体Ｂを接地導体と兼用した状態
にして半導体装置を構成する。これにより、高周波信号
入力端子１側の回路と、局部発振周波数信号入力端子５
側の回路とが接地導体によって分離されることになる。
た半導体基板10は、図示しないパッケージに収納され
て、高周波信号入力端子１、電源端子３、中間周波数信
号出力端子６及び局部発振周波数信号入力端子５が、そ
れらの端子と対応するパッケージ内の図示しないインナ
リードとボンディングワイヤＷにより接続される。また
MIM キャパシタの一側導体Ｂは、半導体基板10の下面側
に形成された図示しない下面接地電極を接続するパッケ
ージ内の接地部とボンディングワイヤＷE により接続さ
れる。それにより一側導体Ｂを接地導体と兼用した状態
にして半導体装置を構成する。これにより、高周波信号
入力端子１側の回路と、局部発振周波数信号入力端子５
側の回路とが接地導体によって分離されることになる。
【００２４】そのため、局部発振周波数信号入力端子５
側の集積回路から信号電力が放射された場合、放射され
た高周波信号電力が高周波信号入力端子１側の集積回路
に伝播する途中でMIM キャパシタの一側導体である接地
導体に吸収されて、高周波信号入力端子１側の集積回路
に伝播され難くなり、高周波信号電力の伝播を大幅に抑
制できる。また、接地導体は、MIM キャパシタの一側導
体を兼用するので、集積回路のパターン面積が増大しな
い。
側の集積回路から信号電力が放射された場合、放射され
た高周波信号電力が高周波信号入力端子１側の集積回路
に伝播する途中でMIM キャパシタの一側導体である接地
導体に吸収されて、高周波信号入力端子１側の集積回路
に伝播され難くなり、高周波信号電力の伝播を大幅に抑
制できる。また、接地導体は、MIM キャパシタの一側導
体を兼用するので、集積回路のパターン面積が増大しな
い。
【００２５】更に、MIM キャパシタの他側導体と兼用し
ている接地導体が半導体基板を二分するように配置して
いるため、半導体基板の中央側に位置している接地すべ
き部分を短距離で接地できる。またMIM キャパシタを分
散配置していないからボンディングワイヤの本数を最小
限にできる。更にまた直流計測時の接地プロービング箇
所を減少させ得る。
ている接地導体が半導体基板を二分するように配置して
いるため、半導体基板の中央側に位置している接地すべ
き部分を短距離で接地できる。またMIM キャパシタを分
散配置していないからボンディングワイヤの本数を最小
限にできる。更にまた直流計測時の接地プロービング箇
所を減少させ得る。
【００２６】なお、本実施例ではMIM キャパシタの下層
側の一側導体を接地導体としたが、上層側の他側導体を
接地導体にすることもできる。また半導体基板にはダウ
ンコンバータ回路を集積化した回路を示したが、それは
例示であり、ダウンコンバータ回路に何ら限定されるも
のではない。
側の一側導体を接地導体としたが、上層側の他側導体を
接地導体にすることもできる。また半導体基板にはダウ
ンコンバータ回路を集積化した回路を示したが、それは
例示であり、ダウンコンバータ回路に何ら限定されるも
のではない。
【００２７】
【発明の効果】以上詳述したように、本発明の半導体装
置は、半導体基板に、集積化して形成した回路を区分す
る位置に、MIM キャパシタを配置して、MIM キャパシタ
を形成する一方の導体を接地する構成にしたので、集積
化した回路を接地導体により分離できる。そのため、分
離した一方の回路から放出される信号電力は接地導体に
吸収されて、他の一方の回路に伝播し難くなり、伝播量
を大幅に抑制できる。またMIM キャパシタの一方の導体
を接地導体と兼用するので、集積化した回路の占有面積
が増大することがない。更に接地導体を分散配置してい
ないから接地導体を接地するボンディングワイヤの本数
を減少させ得る等の優れた効果を奏する。
置は、半導体基板に、集積化して形成した回路を区分す
る位置に、MIM キャパシタを配置して、MIM キャパシタ
を形成する一方の導体を接地する構成にしたので、集積
化した回路を接地導体により分離できる。そのため、分
離した一方の回路から放出される信号電力は接地導体に
吸収されて、他の一方の回路に伝播し難くなり、伝播量
を大幅に抑制できる。またMIM キャパシタの一方の導体
を接地導体と兼用するので、集積化した回路の占有面積
が増大することがない。更に接地導体を分散配置してい
ないから接地導体を接地するボンディングワイヤの本数
を減少させ得る等の優れた効果を奏する。
【図１】本発明に係る半導体装置におけるチップの模式
的上面図である。
的上面図である。
【図２】ダウンコンバータICの回路図である。
【図３】従来の半導体装置におけるチップの模式的上面
図である。
図である。
１ 高周波信号入力端子 ２ シングルゲートFET ３ 電源端子 ４ デュアルゲートFET ５ 局部発振周波数信号入力端子 ６ 中間周波数信号出力端子 Ｃ1 ，Ｃ3 ，Ｃ4 ，Ｃ6 ，Ｃ8 ，Ｃ10 MIM キャパシタ Ａ1 ，Ａ3 ，Ａ4 ，Ａ6 ，Ａ8 ，Ａ10 他側導体 Ｂ 一側導体 Ｗ，ＷE ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｄ 7/00 Ｆ 7350−5Ｊ (72)発明者 宇田 尚典 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目18番地 三洋 電機株式会社内
Claims (1)
- 【請求項１】 半導体基板に、マイクロ波用トランジス
タ等の能動素子と、整合回路、MIM キャパシタ等からな
る受動回路とをマイクロストリップ線路を介して集積化
された回路を形成している半導体装置において、前記能
動素子及び受動回路を集積化した回路を区分する位置
に、前記MIM キャパシタを配置しており、該MIM キャパ
シタの一方の導体を接地すべく構成していることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093036A JPH06310662A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5093036A JPH06310662A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310662A true JPH06310662A (ja) | 1994-11-04 |
Family
ID=14071275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093036A Pending JPH06310662A (ja) | 1993-04-20 | 1993-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329707B1 (en) * | 1999-04-08 | 2001-12-11 | Nec Corporation | Twin transistor device with improved collector-base isolation |
| US6437426B1 (en) | 1999-01-27 | 2002-08-20 | Nec Corporation | Semiconductor integrated circuit having an improved grounding structure |
| KR102730756B1 (ko) * | 2024-04-03 | 2024-11-18 | 주식회사 웨이비스 | 반도체 소자 |
-
1993
- 1993-04-20 JP JP5093036A patent/JPH06310662A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437426B1 (en) | 1999-01-27 | 2002-08-20 | Nec Corporation | Semiconductor integrated circuit having an improved grounding structure |
| US6329707B1 (en) * | 1999-04-08 | 2001-12-11 | Nec Corporation | Twin transistor device with improved collector-base isolation |
| KR102730756B1 (ko) * | 2024-04-03 | 2024-11-18 | 주식회사 웨이비스 | 반도체 소자 |
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