JPH06338524A - 電荷転送装置 - Google Patents

Abstract

(57)【要約】 【目的】高感度で、低使用電圧で且つ構造の簡単な電荷
転送装置を提供する。 【構成】電荷転送装置はｎ型半導体基板１０１の表面に
形成された高抵抗のｐ型ウェル層１０２を有する。ウェ
ル層１０２の表面には、ｎ型電荷転送チャネル層１０３
ａと、ｎ型電荷蓄積チャネル層１０３ｂと、ｎ型電荷排
出チャネル層１１５と、ｎ型電荷排出ドレイン層１０８
が連続的に形成される。蓄積チャネル層１０３ｂの表面
には、電荷検出トランジスタのｐ型電荷感知チャネル層
１１１が形成される。感知チャネル層１１１は転送チャ
ネル１０３ａ層及び排出チャネル層１１５のいずれとも
接触しないように配置される。電荷がない状態の蓄積チ
ャネル層１０３ｂの電位は、排出ドレイン層１０８の電
位より高く設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷結合装置（以下Ｃ
ＣＤと略記する）の原理を用いた電荷転送装置に関し、
特に、電荷検出部を改良した電荷転送装置に関する。

【０００２】

【従来の技術】近年、ビデオカメラや電子スチルカメラ
等の撮像システムとして、ＣＣＤによる電荷転送装置を
用いた固体撮像システムが使用されている。この固体撮
像システムは、光を電気信号（信号電荷）に変換する光
電変換部、この信号電荷を転送する電荷転送部及び転送
されてきた信号電荷を検出し電圧信号に変換して取り出
す電荷検出部とからなる。この、電荷転送部及び電荷検
出部とを備えてなるのが電荷転送装置である。

【０００３】電荷転送装置に設けられる電荷検出部の１
つとして、電荷転送部の最終段に隣接して配置されるフ
ローティング・ディフュージョン・アンプ（以下ＦＤＡ
と略記する）が知られている。ＦＤＡは電荷転送部の出
力端と電荷排出用ドレイン（リセットドレイン）との間
に設けられたフローティング拡散層（以下ＦＤ層と略記
する）を有する。電荷転送部からＦＤ層に信号電荷が転
送されてくると、信号電荷はＦＤ層に一旦蓄積され、こ
れによりＦＤ層の電位が変化する。ＦＤ層の電位変化は
配線により、ソースフォロア回路のドライバートランジ
スタのゲート電極に伝達され、トランジスタのゲート電
位を変化させる。ソースフォロア回路はゲート電位の変
化を増幅して電圧信号を出力し、これにより信号電荷を
検出する。電荷検出／信号出力の終了後、ＦＤ層内の信
号電荷はリセットゲートの開放により電荷排出用ドレイ
ンから排出される。

【０００４】図１４は、従来のＦＤＡ型の電荷検出部、
特にソースフォロワ回路の一例を示す概略図である。半
導体基板２１０の表面には、ＦＤ層２１１及びリセット
ドレイン２１２が形成される。半導体基板２１０上には
ＳｉＯ₂ 膜２３０を介してＣＣＤの転送電極２１３、出
力ゲート電極２１４及びリセットゲート電極２１５が配
置される。ＦＤ層２１１はトランジスタ２２１のゲート
電極に電気的に接続される。トランジスタ２２１のソー
スは負荷トランジスタ２２２のドレインと接続されて初
段のソースフォロワ回路が形成される。また、トランジ
スタ２２１のソースはトランジスタ２２３のゲート電極
に接続される。トランジスタ２２３のソースは負荷トラ
ンジスタ２２４のドレインと接続されて出力段のソース
フォロワ回路が形成される。負荷ＭＯＳトランジスタ２
２２、２２４のゲート電極はともに接地される。

【０００５】このような構造のＦＤＡ型の電荷検出部で
は、ＦＤ層からソースフォロア回路のドライバートラン
ジスタのゲート電極までの配線に起因する寄生容量が大
きくなる。このため、蓄積電荷当たりの電位変化が大き
く取れず、高感度に電荷検出を行うことが難しい。ま
た、信号電荷の排出に伴うリセットゲートのｋＴＣノイ
ズを減少させることが困難である。

【０００６】図１５にリセットゲート電極２１５の電圧
Ｖ_RSの波形と、出力電圧Ｖ_out の波形とを示す。図のよ
うに、出力電圧Ｖ_out の波形には、常時、雑音が含まれ
ている。この雑音の性状としては、リセットゲート電極
２１５がオンの状態である期間Ｔ２１においてはリセッ
トゲート電極２１５から発生する熱雑音が支配的であ
り、リセットゲート電極２１５がオフで信号電荷がＦＤ
層２１１に注入される期間Ｔ２２ではトランジスタ２２
１の熱雑音が支配的となる。なお、期間Ｔ２ｂは信号電
荷がない場合に、期間Ｔ２ｗは信号電荷がある場合に対
応する。

【０００７】ＦＤＡを低雑音化する手段として、ソース
フォロワ回路の負荷用のデプレッション型ＭＯＳトラン
ジスタ２２２、２２４の定電流を少なくすることが考え
られる。しかしながら、ソースフォロワの定電流を少な
くするとソースフォロワの相互コンダクタンスが低くな
り、ＦＤＡは高速に応答することができなくなる。それ
ゆえ、速応答の確保の必要性から、ＦＤＡの低雑音化は
極めて困難となる。また、負荷ＭＯＳトランジスタ２２
２、２２４の定電流を少なくすることができないため、
ＦＤＡの低消費電力化ができないという不都合もある。

【０００８】ＦＤＡ型の電荷検出部の上記問題点を解決
するため、特開昭６４−１７４６９に開示されるような
電荷検出部を有する電荷転送装置が開発されている。こ
の公報に開示の電荷転送装置は、電荷転送部の最終段に
隣接して配置された電荷検出用ＭＯＳトランジスタの埋
め込みチャネル層を利用している。

【０００９】この構造では、フローティング拡散層とソ
ースフォロア回路のドライバートランジスタとを接続す
るためのコンタクト領域及び配線がないので、電荷検出
部の寄生容量を小さくできる。このため、蓄積電荷当た
りの電位変化が大きく取れ、高感度に電荷検出を行うこ
とが可能となる。また、フローティングゲート及びコン
トロールゲートの補助により蓄積された信号電荷を完全
に排出できるので、リセットゲートにより発生するｋＴ
Ｃノイズをなくすことができる。

【００１０】しかし反面、この構造では、松長らによる
"A Highly Sensitive On-Chip Charge Detector for CC
D Area Image Sensor"、IEEE JOURNAL OF SOLID-STATE
CIRCUITS, Vol.26, No.4, April 1991) に示されるよう
に、一般的に使用されているＣＣＤの電源電圧（例え
ば、１５Ｖ）よりも大きい電源電圧（例えば、−８０
Ｖ）がコントロールゲートの操作に必要となる。また、
フローティングゲート及びコントロールゲートの２層の
ゲートを使用するため、出力検出部の構造及びその製造
プロセスが複雑になる。

【００１１】

【発明が解決しようとする課題】従って、本発明の目的
は、信号電荷の高感度出力が得られ、低電圧で使用で
き、且つ構造の簡単な電荷転送装置を提供することであ
る。本発明の他の目的は、Ｓ／Ｎ（信号／雑音）比向上
及び消費電力の省力化を図ったＦＤＡを備えた電荷転送
装置を提供することである。

【００１２】

【課題を解決するための手段】本発明の第１の視点に係
る電荷転送装置は、表面を有する第１導電型半導体基板
と、前記基板の前記表面に形成された高抵抗の第２導電
型ウェル層と、前記ウェル層の表面に形成された第１導
電型電荷転送チャネル層と、前記転送チャネル層に接続
するように前記基板の前記表面に形成された第１導電型
電荷蓄積チャネル層と、前記蓄積チャネル層に接続する
ように前記基板の前記表面に形成された第１導電型電荷
排出チャネル層と、前記排出チャネル層に接続するよう
に前記基板の前記表面に形成された第１導電型電荷排出
ドレイン層と、前記転送チャネル層と蓄積チャネル層と
の接続部上に、絶縁膜を介して配設された出力ゲート電
極と、前記蓄積チャネル層上に形成された被覆絶縁膜
と、前記排出チャネル層上に絶縁膜を介して配設された
リセットゲート電極と、前記蓄積チャネル層と積重ね状
態となるように前記基板内に形成された、電荷検出トラ
ンジスタの第２導電型電荷感知チャネル層と、前記感知
チャネル層を挟んで対向するよう前記基板の前記表面に
形成された、前記電荷検出トランジスタの第２導電型ソ
ース層及びドレイン層と、を具備し、前記蓄積チャネル
層が、前記転送チャネル層に隣接して前記被覆絶縁膜に
接触する第１表面部分と、前記排出チャネル層に隣接し
て前記被覆絶縁膜に接触する第２表面部分と、を有す
る。

【００１３】本発明の第２の視点に係る電荷転送装置
は、表面を有する第１導電型半導体基板と、前記基板の
前記表面に形成された高抵抗の第２導電型ウェル層と、
前記ウェル層の表面に形成された第１導電型電荷転送チ
ャネル層と、前記転送チャネル層に接続するように前記
基板の前記表面に形成された第１導電型電荷蓄積チャネ
ル層と、前記蓄積チャネル層に接続するように前記基板
の前記表面に形成された第１導電型電荷排出チャネル層
と、前記排出チャネル層に接続するように前記基板の前
記表面に形成された第１導電型電荷排出ドレイン層と、
前記転送チャネル層と蓄積チャネル層との接続部上に、
絶縁膜を介して配設された出力ゲート電極と、前記蓄積
チャネル層上に形成された被覆絶縁膜と、前記排出チャ
ネル層上に絶縁膜を介して配設されたリセットゲート電
極と、前記蓄積チャネル層と積重ね状態となるように前
記基板内に形成された、電荷検出トランジスタの第２導
電型電荷感知チャネル層と、前記感知チャネル層を挟ん
で対向するよう前記基板の前記表面に形成された、前記
電荷検出トランジスタの第２導電型ソース層及びドレイ
ン層と、を具備し、電荷がない状態の前記蓄積チャネル
層の電位が、前記排出ドレイン層の電位より高く設定さ
れる。

【００１４】本発明の第３の視点に係る電荷転送装置
は、半導体基板上にゲート絶縁膜を介して複数の転送電
極を配列してなる電荷結合素子と、前記電荷結合素子の
出力端に隣接して設けられ前記素子により転送された信
号電荷を一時蓄積するための浮遊拡散層と、前記浮遊拡
散層に発生する電圧信号を増幅して出力するための増幅
手段であって、駆動トランジスタ及びこの駆動トランジ
スタの電流を制御するための負荷トランジスタからなる
増幅手段と、を具備し、前記増幅手段に与えられる前記
電荷結合素子より転送された信号電荷が前記浮遊拡散層
に流入変化する期間を包含する期間とそれ以外の期間と
で、前記負荷トランジスタのゲートに異なる電圧を印加
し、関連する前記駆動トランジスタの相互コンダクタン
スを制御する。

【００１５】

【作用】本発明の第１の視点に係る電荷転送装置におい
ては、蓄積チャネル層が転送チャネル層及び排出チャネ
ル層に隣接して被覆絶縁膜と接触する表面を有する。こ
れにより、感知チャネル層と出力ゲート電極との間及び
感知チャネル層とリセットゲート電極との間のカップリ
ング容量を小さくすることができる。このため、信号電
荷当たりの電位変化を大きく取ることができ、信号電荷
による電流電圧変換ゲインの大きい、すなわち高感度の
電荷検出部を提供できる。

【００１６】本発明の第２の視点に係る電荷転送装置に
おいては、電荷がない状態の蓄積チャネル層の電位が、
排出ドレイン層の電位より高く設定される。すなわち、
所謂不完全排出モードによる信号電荷の検出を可能とす
ることにより、蓄積チャネル層内の電位の凹凸及び電位
のポケットに起因する検出誤差を回避することができ
る。これにより、信号電荷の排出を補助するためのコン
トロールゲート、フローティングゲートを蓄積チャネル
層上に設ける必要がなくなる。このため、装置の構造及
び製造プロセスが簡易となると共に、コントロールゲー
ト用の高電圧電源も不要となる。

【００１７】本発明の第３の視点に係る電荷転送装置に
おいては、信号電荷が浮遊拡散層に流入変化する期間を
包含する期間とそれ以外の期間とで、ソースフォロワ回
路の負荷トランジスタのゲートに異なる電圧を印加し、
駆動トランジスタの相互コンダクタンスを制御する。す
なわち、入力信号の情報が変化する瞬間のようなＦＤＡ
の速応性が要求される期間のみソースフォロワ回路のバ
イアス電流を大きくし、ＦＤＡの速応性が要求されない
期間はソースフォロワ回路のバイアス電流を小さくして
雑音及び消費電力を低減するような制御が可能となる。
これにより、必要な高速応答性を損なうことなくＦＤＡ
の低雑音化と省消費電力化を図ることができ、電荷転送
装置の低雑音化と省消費電力化を図ることができる。

【００１８】好ましくは、少なくとも電圧信号がフィー
ドスルーレベルから信号レベルに向かって変化を始める
時点から電圧信号が十分に信号レベルに到達する時点ま
での期間を包含する期間において負荷トランジスタのゲ
ートに与える電圧を高くして速応性を確保し、それ以外
の速応性を重視しなくて良い期間はゲートに与える電圧
を低くして消費電流を低く押さえる。

【００１９】

【実施例】図１（ａ）は本発明の実施例に係る電荷転送
装置の平面図、図１（ｂ）、（ｃ）はそれぞれ図１
（ａ）のＩＢ−ＩＢ、ＩＣ−ＩＣ線断面図である。図２
（ａ）は図１（ｂ）の電荷転送装置の電荷検出部を拡大
して示す断面図である。

【００２０】この電荷転送装置は、ｎ型半導体基板すな
わちｎ型基板１０１上に形成される。基板１０１には、
低不純物濃度すなわち高抵抗のｐ- 型ウェル層１０２
（不純物濃度１×１０¹²〜１×１０¹⁷ｃｍ^-3）が形成さ
れる。本実施例において、接地電位に対し、基板１０１
には例えば＋１０Ｖの、ウェル層１０２には０Ｖのバイ
アス電圧が付与される。

【００２１】高抵抗ウェル層１０２の表面には、間隔を
おいて複数のｐ型層１２３が形成された電荷転送ｎ型チ
ャネル層１０３ａ（不純物濃度１×１０¹⁴〜１×１０¹⁹
ｃｍ^-3）がＩＢ−ＩＢ線方向に沿って形成される。ウェ
ル層１０２の表面にはまた、電荷転送ｎ型チャネル層１
０３ａに続いて、電荷蓄積ｎ+ 型チャネル層１０３ｂ
（不純物濃度１×１０¹⁷〜１×１０²¹ｃｍ^-3）、電荷排
出ｎ型チャネル層１１５（不純物濃度１×１０¹⁴〜１×
１０¹⁹ｃｍ^-3）、電荷排出ｎ+ 型ドレイン層１０８（不
純物濃度１×１０¹⁷〜１×１０²¹ｃｍ^-3）がＩＢ−ＩＢ
線方向に沿って順に形成される。

【００２２】電荷転送ｎ型チャネル層１０３ａ及びｐ型
層１２３の上には絶縁膜１２１を介して複数対の第１及
び第２の電荷転送電極１０４、１０５が配設される。電
荷蓄積ｎ+ 型チャネル層１０３ｂに隣接して、電荷転送
ｎ型チャネル層１０３ａ上には、絶縁膜１２１を介して
出力ゲート電極１０６が配設される。電荷排出ｎ型チャ
ネル層１１５上には、絶縁膜１２１を介してリセットゲ
ート電極１０７が形成される。電荷排出ｎ+ ドレイン層
１０８には排出配線１０９が接続される。

【００２３】電荷蓄積ｎ+ 型チャネル層１０３ｂ表面に
は、電荷検出用ＰＭＯＳトランジスタのｐ型チャネル層
１１１が形成される。ウェル層１０２の表面には、ＩＣ
−ＩＣ線方向に沿って、ｐ型チャネル層１１１の両側
に、電荷検出用ＰＭＯＳトランジスタのソース／ドレイ
ン層１１７、１１８が形成される。ソース／ドレイン層
１１７には電源ＶDD用配線１１２が、ソース／ドレイン
層１１８には出力Ｖｏ用配線１１３が接続される。

【００２４】図２（ａ）図示の如く、ｐ型チャネル層１
１１は、電荷転送及び電荷排出ｎ型チャネル層１０３
ａ、１１５に接触しないように電荷蓄積ｎ+ 型チャネル
層１０３ｂ内に形成される。すなわち、ｎ+ 型チャネル
層１０３ｂが、ｐ型チャネル層１１１とｎ型チャネル層
１０３ａとの間及びｐ型チャネル層１１１とｎ型チャネ
ル層１１５との間で露出した表面を有し、絶縁膜１２１
と接触する構造となっている。

【００２５】上記の構成における電荷転送装置の動作に
ついて以下に説明する。まず、制御信号φ１及びφ２で
２相駆動される第１及び第２転送電極１０４、１０５に
より、信号電荷が出力ゲート電極１０６の電位を越えて
電荷蓄積ｎ+ 型チャネル層１０３ｂへ転送されここに一
時的に蓄積される。この転送は、リセットゲート電極１
０７に“Ｌ“レベルの駆動電圧Ｖ_RGが、出力ゲート電極
１０６に所定の定電圧Ｖ_OGが印加された状態で行われ
る。

【００２６】チャネル層１０３ｂへ転送された信号電荷
は、図１（ｃ）図示の電荷検出用ＰＭＯＳトランジスタ
のチャネル１１１の電位を変調させる。このため、配線
１１３に出力される電圧Ｖｏが信号電荷の量に応じて変
化し、この変化を測定することにより信号電荷量が検出
される。出力電圧変化の測定後、リセットゲート電極１
０７に“Ｈ“レベルの駆動電圧Ｖ_RGが印加され、後述の
一定残留電荷を残して信号電荷が電荷排出ドレイン１０
８へ排出される。

【００２７】次に、図２（ａ）の断面図の各部分に対応
する電位分布を示す図２（ｂ）〜図２（ｄ）を参照し
て、この実施例の信号電荷の検出に関して説明する。図
２（ｂ）は電荷蓄積ｎ+ 型チャネル層１０３ｂに電荷が
ない状態の電位分布を示す。この状態において、電荷蓄
積チャネル層１０３ｂの電位Ｐ１ｏは電荷排出ドレイン
層１０８の電位Ｐｄｒより高くなるように設定される。
この電位の高低関係は、ドレイン層１０８の電位を調整
するか、チャネル層１０３ｂの不純物濃度を調整する
か、或いはその両方を調整することにより設定可能とな
る。本実施例においては、電荷蓄積チャネル層１０３ｂ
の不純物濃度を１×１０¹⁷〜１×１０²¹ｃｍ^-3と大きく
することにより電位を高くしている。

【００２８】図２（ｂ）図示の状態において、チャネル
層１０３ｂ内の電位分布は一定となっていない。特に、
電荷転送ｎ型チャネル層１０３ａ側に形成される電位の
ポケットＤＰは信号電荷の排出に悪影響を及ぼす可能性
がある。

【００２９】図２（ｃ）は、電荷蓄積ｎ+ 型チャネル層
１０３ｂに信号電荷或いは他の意図的に付与された電荷
が一旦蓄積され、その後排出された後の電位分布を示
す。電荷蓄積チャネル層１０３ｂには、チャネル層１０
３ｂの電位Ｐ１ｒを電荷排出ドレイン層１０８の電位Ｐ
ｄｒと同一にする分、すなわち図に斜線を付した部分に
対応する個数の電子の総電荷量が残留する。すなわち、
電位のポケットＤＰが残留電荷により埋められるよう
に、電荷がない状態におけるチャネル層１０３ｂ内の電
位の凸凹が平坦化される。また、本実施例によれば、チ
ャネル層１１１の両側においてチャネル層１０３ｂの露
出した表面が絶縁膜１２１と接触しているため、チャネ
ル層１０３ｂの電位Ｐ１ｒは平坦化されて電位分布がこ
の領域内で均一に決まる。

【００３０】図２（ｄ）は、図２（ｃ）図示の状態の後
に、電荷蓄積ｎ+ 型チャネル層１０３ｂに信号電荷が蓄
積された信号電荷検出時の電位分布を示す。電荷蓄積チ
ャネル層１０３ｂの電位分布が図２（ｃ）の状態となっ
たところに、信号電荷がチャネル層１０３ｂに転送され
てきて蓄積されると、図２（ｄ）図示の如く、チャネル
層１０３ｂは電位Ｐｌｔを有するようになる。この時、
信号電荷の流入による電位変化分ΔＰ１＝Ｐ１ｒ−Ｐ１
ｔは、流入信号電荷の総量、すなわち図に斜線を付した
部分に対応する個数の電子の総電荷量となる。

【００３１】換言すると、チャネル層１０３ｂへの新た
な流入信号電荷の全てが、チャネル層１０３ｂの電位の
変化として現れ、電荷検出用ＰＭＯＳトランジスタのチ
ャネル１１１の電位を変調させる。従って、配線１１３
に出力される電圧がＶｏが全流入信号電荷の量に応じて
変化し、この変化を測定することにより信号電荷量が検
出される。

【００３２】信号電荷が検出された後、リセットゲート
が開かれて、信号電荷が排出されると、チャネル層１０
３ｂの電位は図２（ｃ）の状態に戻る。本明細書では、
このように、リセット時に、常に一定量の電荷をチャネ
ル層１０３ｂに残した状態で、信号電荷を排出する態様
を不完全排出モードとして言及する。

【００３３】本実施例によれば、特開昭６４−１７４６
９に開示の電荷転送装置と比較して、次のような利点が
得られる。まず、ｐ型チャネル層１１１が、ｎ型チャネ
ル層１０３ａ、１１５に接触しないように形成されてい
るため、チャネル層１１１と出力ゲート電極１０６との
間、及びチャネル層１１１とリセットゲート電極１０７
との間のカップリング容量を小さくすることができる。
このため、信号電荷当たりの電位変化を大きく取ること
ができ、信号電荷による電流電圧変換ゲインの大きい、
すなわち高感度の電荷検出部を提供できる。

【００３４】また、不完全排出モードによる信号電荷の
検出を可能とすることにより、電荷蓄積ｎ型チャネル層
１０３ｂ内の電位の凹凸及び電位のポケットＤＰに起因
する検出誤差を回避することができる。すなわち、信号
電荷の排出を補助するためのコントロールゲート、フロ
ーティングゲートをチャネル層１０３ｂ上に設ける必要
がなくなる。このため、装置の構造及び製造プロセスが
簡易となると共に、コントロールゲート用の高電圧電源
も不要となる。

【００３５】図３（ａ）は本発明の別の実施例に係る電
荷転送装置の電荷検出部を拡大して示す断面図である。
この実施例は、電荷がない状態の電荷蓄積チャネル層１
０３ｘの電位Ｐ２ｏが電荷排出ドレイン層１０８の電位
Ｐｄｒより低く設定されている点を除いて、図１
（ａ）、（ｂ）、（ｃ）及び図２（ａ）図示の実施例と
同一に構成される。

【００３６】図３（ａ）の断面図の各部分に対応する電
位分布を示す図３（ｂ）〜図３（ｄ）を参照して、この
実施例を説明する。図３（ｂ）は電荷蓄積ｎ型チャネル
層１０３ｘの部分に電荷がない状態の電位分布を示す。
この状態において、電荷蓄積チャネル層１０３ｘの電位
Ｐ２ｏは電荷排出ドレイン層１０８の電位Ｐｄｒより低
くなるように設定される。この電位の高低関係は、ドレ
イン層１０８の電位を調整するか、チャネル層１０３ｂ
の不純物濃度を調整するか、或いはその両方を調整する
ことにより設定可能となる。本実施例においては、電荷
蓄積チャネル層１０３ｘの不純物濃度を１×１０¹⁵〜１
×１０¹⁹ｃｍ^-3と先の実施例のチャネル層１０３ｂより
も小さくすることにより、チャネル層１０３ｘの電位を
低くしている。

【００３７】図３（ｃ）は、電荷蓄積ｎ+ 型チャネル層
１０３ｘに信号電荷が蓄積された信号電荷検出時の電位
分布を示す。信号電荷がチャネル層１０３ｘに転送され
てきて蓄積されると、チャネル層１０３ｘは電位Ｐ２ｔ
を有するようになり、電荷検出用ＰＭＯＳトランジスタ
のチャネル１１１の電位を変調させる。従って、配線１
１３に出力される電圧がＶｏが信号電荷の量に応じて変
化し、この変化を測定することにより信号電荷量が検出
される。

【００３８】図３（ｄ）は、リセットゲートが開かれ
て、信号電荷が排出された後の電位分布を示す。チャネ
ル層１０３ｘに蓄積された電荷は基本的に全て電荷排出
ドレイン層１０８に排出され、チャネル層１０３ｘの電
位はもとのＰ２ｏに戻る。但し、チャネル層１０３ｘの
電位のポケットＤＰには、不安定残留電荷が残る可能性
がある。本明細書では、このように、リセット時に、実
質的に全ての信号電荷を排出する態様を完全排出モード
として言及する。

【００３９】図３（ａ）図示の実施例によれば、チャネ
ル層１１１と出力ゲート電極１０６との間、及びチャネ
ル層１１１とリセットゲート電極１０７との間のカップ
リング容量を小さくすることができ、高感度の電荷検出
部を提供できる。また、信号電荷の排出を補助するため
のコントロールゲート、フローティングゲートを省略し
てあるため、装置の構造及び製造プロセスが簡易となる
と共に、コントロールゲート用の高電圧電源も不要とな
る。

【００４０】図４（ａ）は本発明の更に別の実施例に係
る電荷転送装置の平面図、図４（ｂ）、（ｃ）はそれぞ
れ図４（ａ）のＩＸＢ−ＩＸＢ、ＩＸＣ−ＩＸＣ線断面
図である。図５（ａ）は図４（ｂ）の電荷転送装置の電
荷検出部を拡大して示す断面図である。

【００４１】この実施例は、電荷がない状態の電荷蓄積
チャネル層１０３ｘの電位Ｐ３ｏが電荷排出ドレイン層
１０８の電位Ｐｄｒより低く設定されている点、及び信
号電荷の排出を補助するためのコントロールゲート、フ
ローティングゲートを設けている点を除いて、図１
（ａ）、（ｂ）、（ｃ）及び図２（ａ）図示の実施例と
同一に構成される。

【００４２】この実施例にあっては、電荷蓄積チャネル
層１０３ｘ及びチャネル層１１１上に絶縁膜１２１を介
してフローティングゲート電極１２０ａが配設される。
また、フローティングゲート電極１２０ａ上に絶縁膜１
１４を介してコントロールゲート電極１２０ｂが配設さ
れる。コントロールゲート電極１２０ｂには、負の高電
圧が印加可能で、電圧が印加されないフローティングゲ
ート電極１２０ａを介して、電荷蓄積チャネル層１０３
ｘに作用するようになっている。

【００４３】図５（ａ）の断面図の各部分に対応する電
位分布を示す図５（ｂ）〜図５（ｄ）を参照して、この
実施例を説明する。図５（ｂ）は、コントロールゲート
電極１２０ｂに電圧が印加されず、且つ電荷蓄積ｎ型チ
ャネル層１０３ｘの部分に電荷がない状態の電位分布を
示す。この状態において、電荷蓄積チャネル層１０３ｘ
の電位Ｐ３ｏは電荷排出ドレイン層１０８の電位Ｐｄｒ
より低くなるように設定される。本実施例においては、
電荷蓄積チャネル層１０３ｘの不純物濃度を１×１０¹⁵
〜１×１０¹⁹ｃｍ^-3に設定することにより電位を低くし
ている。

【００４４】図５（ｂ）図示の状態において、チャネル
層１０３ｘ内の電位分布は一定となっていない。特に、
電荷転送ｎ型チャネル層１０３ａ側に形成される電位の
ポケットＤＰは信号電荷の排出に悪影響を及ぼす可能性
がある。

【００４５】図５（ｃ）は、コントロールゲート電極１
２０ｂに負の電圧が印加された状態の電位分布を示す。
印加電圧の影響により、チャネル層１０３ｂの電位は電
位Ｐ３ｒに変化する。この時、電位のポケットＤＰは消
滅し、電荷転送ｎ型チャネル層１０３ａ側から電荷蓄積
ｎ型チャネル層１０３ｘへ電位が連続的つながる。コン
トロールゲート電極１２０ｂへの負の電圧の印加は、信
号電荷の排出時、すなわちリセット時に電位のポケット
ＤＰに不安定残留電荷が残るのを防止するためのもので
ある。従って、同電圧の印加はリセット時のみ行えばよ
いが、本実施例では、操作を簡単にするため、コントロ
ールゲート電極１２０ｂには常に負の電圧を印加してい
る。

【００４６】図５（ｄ）は、コントロールゲート電極１
２０ｂに負の電圧が印加され、且つ電荷蓄積ｎ型チャネ
ル層１０３ｘに信号電荷が蓄積された信号電荷検出時の
電位分布を示す。信号電荷がチャネル層１０３ｘに転送
されてきて蓄積されると、チャネル層１０３ｘは電位Ｐ
３ｔを有するようになり、電荷検出用ＰＭＯＳトランジ
スタのチャネル１１１の電位を変調させる。従って、配
線１１３に出力される電圧がＶｏが全流入信号電荷の量
に応じて変化し、この変化を測定することにより信号電
荷量が検出される。

【００４７】信号電荷が検出された後、リセットゲート
が開かれて、信号電荷が排出されると、チャネル層１０
３ｘの電位は図５（ｃ）の状態に戻る。すなわち、この
実施例は完全排出モードで操作される。

【００４８】図５（ａ）図示の実施例によれば、チャネ
ル層１１１と出力ゲート電極１０６との間、及びチャネ
ル層１１１とリセットゲート電極１０７との間のカップ
リング容量を小さくすることができ、高感度の電荷検出
部を提供できる。また、コントロールゲート及びフロー
ティングゲートにより、チャネル層１０３ｘに不安定残
留電荷が残るのを防止することができる。

【００４９】図６（ａ）は本発明の更に別の実施例に係
る電荷転送装置の電荷検出部を拡大して示す断面図であ
る。この実施例は、ｐ型チャネル層１３１が、ｎ型チャ
ネル層１０３ａからｎ型チャネル層１１５まで完全に延
在するように形成されている点を除いて、図１（ａ）、
（ｂ）、（ｃ）及び図２（ａ）図示の実施例と同一に構
成される。

【００５０】図６（ａ）の断面図の各部分に対応する電
位分布を示す図６（ｂ）〜図６（ｄ）を参照して、この
実施例の信号電荷の検出に関して説明する。図６（ｂ）
は電荷蓄積ｎ+ 型チャネル層１０３ｂに電荷がない状態
の電位分布を示す。この状態において、電荷蓄積チャネ
ル層１０３ｂの電位Ｐ４ｏは電荷排出ドレイン層１０８
の電位Ｐｄｒより高くなるように設定される。この電位
の高低関係は、ドレイン層１０８の電位を調整するか、
チャネル層１０３ｂの不純物濃度を調整するか、或いは
その両方を調整することにより設定可能となる。本実施
例においては、電荷蓄積チャネル層１０３ｂの不純物濃
度を１×１０¹⁷〜１×１０²¹ｃｍ^-3と大きくすることに
より電位を高くしている。

【００５１】図６（ｂ）図示の状態において、チャネル
層１０３ｂ内の電位分布は一定となっていない。特に、
電荷転送ｎ型チャネル層１０３ａ側に形成される電位の
ポケットＤＰは信号電荷の排出に悪影響を及ぼす可能性
がある。

【００５２】図６（ｃ）は、電荷蓄積ｎ+ 型チャネル層
１０３ｂに信号電荷或いは他の意図的に付与された電荷
が一旦蓄積され、その後排出された後の電位分布を示
す。電荷蓄積チャネル層１０３ｂには、チャネル層１０
３ｂの電位Ｐ４ｒを電荷排出ドレイン層１０８の電位Ｐ
ｄｒと同一にする分、すなわち図に斜線を付した部分に
対応する個数の電子の総電荷量が残留する。すなわち、
電位のポケットＤＰが残留電荷により埋められるよう
に、電荷がない状態におけるチャネル層１０３ｂ内の電
位の凸凹が均される。

【００５３】図６（ｄ）は、図６（ｃ）図示の状態の後
に、電荷蓄積ｎ+ 型チャネル層１０３ｂに信号電荷が蓄
積された信号電荷検出時の電位分布を示す。電荷蓄積チ
ャネル層１０３ｂの電位分布が図６（ｃ）の状態となっ
たところに、信号電荷がチャネル層１０３ｂに転送され
てきて蓄積されると、図６（ｄ）図示の如く、チャネル
層１０３ｂは電位Ｐ４ｔを有するようになる。この時、
信号電荷の流入による電位変化分ΔＰ４＝Ｐ４ｒ−Ｐ４
ｔは、流入信号電荷の総量、すなわち図に斜線を付した
部分に対応する個数の電子の総電荷量となる。

【００５４】換言すると、チャネル層１０３ｂへの新た
な流入信号電荷の全てが、チャネル層１０３ｂの電位の
変化として現れ、電荷検出用ＰＭＯＳトランジスタのチ
ャネル１３１の電位を変調させる。従って、配線１１３
に出力される電圧がＶｏが全流入信号電荷の量に応じて
変化し、この変化を測定することにより信号電荷量が検
出される。

【００５５】信号電荷が検出された後、リセットゲート
が開かれて、信号電荷が排出されると、チャネル層１０
３ｂの電位は図６（ｃ）の状態に戻る。すなわち、この
実施例は不完全排出モードで操作される。

【００５６】図６（ａ）図示の実施例によれば、信号電
荷の排出を補助するためのコントロールゲート及びフロ
ーティングゲートを省略し、不完全排出モードにより信
号電荷の検出を可能とした。このため、装置の構造及び
製造プロセスが簡易となると共に、コントロールゲート
用の高電圧電源も不要となる。

【００５７】図７（ａ）は本発明の更に別の実施例に係
る電荷転送装置の電荷検出部を拡大して示す断面図であ
る。この実施例は、信号電荷の排出を補助するためのコ
ントロールゲート及びフローティングゲートを設けてい
る点を除いて、図６（ａ）図示の実施例と同一に構成さ
れる。

【００５８】コントロールゲート及びフローティングゲ
ートは、図４（ａ）及び（ｃ）図示の配置と同じ配置で
形成される。すなわち、電荷蓄積チャネル層１０３ｂ及
びチャネル層１３１上に絶縁膜１２１を介してフローテ
ィングゲート電極１２０ａが配設される。また、フロー
ティングゲート電極１２０ａ上に絶縁膜１１４を介して
コントロールゲート電極１２０ｂが配設される。コント
ロールゲート電極１２０ｂには、負の高電圧が印加可能
で、電圧が印加されないフローティングゲート電極１２
０ａを介して、電荷蓄積チャネル層１０３ｂに作用する
ようになっている。

【００５９】図７（ａ）の断面図の各部分に対応する電
位分布を示す図７（ｂ）〜図７（ｄ）を参照して、この
実施例を説明する。図７（ｂ）は、コントロールゲート
電極１２０ｂに電圧が印加されず、且つ電荷蓄積ｎ型チ
ャネル層１０３ｂの部分に電荷がない状態の電位分布を
示す。この状態において電荷蓄積チャネル層１０３ｂの
電位Ｐ５ｏは電荷排出ドレイン層１０８の電位Ｐｄｒよ
り高くなるように設定される。本実施例においては、電
荷蓄積チャネル層１０３ｂの不純物濃度を１×１０¹⁷〜
１×１０²¹ｃｍ^-3と大きくすることにより電位を高くし
ている。

【００６０】図７（ｃ）は、コントロールゲート電極１
２０ｂに負の電圧が印加され、且つ電荷蓄積ｎ+ 型チャ
ネル層１０３ｂに信号電荷或いは他の意図的に付与され
た電荷が一旦蓄積され、その後排出された後の電位分布
を示す。電荷蓄積チャネル層１０３ｂには、チャネル層
１０３ｂの電位Ｐ５ｒを電荷排出ドレイン層１０８の電
位Ｐｄｒと同一にする分、すなわち図に斜線を付した部
分に対応する個数の電子の総電荷量が残留する。

【００６１】図７（ｄ）は、図７（ｃ）図示の状態の後
に、電荷蓄積ｎ+ 型チャネル層１０３ｂに信号電荷が蓄
積された信号電荷検出時の電位分布を示す。信号電荷が
チャネル層１０３ｂに転送されてきて蓄積されると、チ
ャネル層１０３ｂは電位Ｐ５ｔを有するようになる。チ
ャネル層１０３ｂの電位の変化により、電荷検出用ＰＭ
ＯＳトランジスタのチャネル１３１の電位が変調する。
従って、配線１１３に出力される電圧がＶｏが信号電荷
の量に応じて変化し、この変化を測定することにより信
号電荷量が検出される。

【００６２】信号電荷が検出された後、リセットゲート
が開かれて、信号電荷が排出されると、チャネル層１０
３ｂの電位は図７（ｃ）の状態に戻る。すなわち、この
実施例は不完全排出モードで操作される。

【００６３】図７（ａ）図示の実施例によれば、不完全
排出モードにより信号電荷の検出を可能としたため、コ
ントロールゲートは低電圧で操作でき、高電圧電源が不
要となる。

【００６４】図８は本発明の更に別の実施例に係る電荷
転送装置の電荷検出部を拡大して示す断面図である。こ
の実施例は、電荷検出用ＰＭＯＳトランジスタのｐ型チ
ャネル層１４１の形成位置が異なる点を除いて、図１
（ａ）、（ｂ）、（ｃ）及び図２（ａ）図示の実施例と
同一に構成される。

【００６５】この実施例にあっては、電荷転送ｎ型チャ
ネル層１０３ａと、電荷排出ｎ型チャネル層１１５との
間に形成された電荷蓄積ｎ+ 型チャネル層１０３ｂは、
上表面全体が絶縁膜１２１に接触する。ｎ+ 型チャネル
層１０３ｂの下に接触して高抵抗のｐ- 型ウェル層１０
２（不純物濃度１×１０¹²〜１×１０¹⁷ｃｍ^-3）内に電
荷感知ｐ型チャネル層１４１（不純物濃度１×１０¹⁴〜
１×１０¹⁸ｃｍ^-3）が形成される。ｐ型チャネル層１４
１は、電荷転送及び電荷排出ｎ型チャネル層１０３ａ、
１１５に接触しないように配置される。ｐ型チャネル層
１４１は、高加速度のイオン注入装置を用いて形成する
ことができる。

【００６６】電荷がない状態の電荷蓄積チャネル層１０
３ｂの電位は、図２（ａ）図示実施例と同様、電荷排出
ドレイン層１０８の電位より高くなるように設定され
る。すなわち、この実施例は不完全排出モードで操作さ
れ、その際の態様は、図２（ｂ）〜図２（ｄ）に示す態
様と実質的に同じとなる。

【００６７】図８図示の実施例によれば、チャネル層１
１１と出力ゲート電極１０６との間、及びチャネル層１
１１とリセットゲート電極１０７との間のカップリング
容量を小さくすることができ、高感度の電荷検出部を提
供できる。また、信号電荷の排出を補助するためのコン
トロールゲート、フローティングゲートが省略できるた
め、装置の構造及び製造プロセスが簡易となると共に、
コントロールゲート用の高電圧電源も不要となる。

【００６８】図９は本発明の更に別の実施例に係る電荷
転送装置の電荷検出部を拡大して示す断面図である。こ
の実施例は、ｐ- 型ウェル層が分割されている点、及び
電荷検出用ＰＭＯＳトランジスタのｐ型チャネル層１５
１の形成位置が異なる点を除いて、図１（ａ）、
（ｂ）、（ｃ）及び図２（ａ）図示の実施例と同一に構
成される。

【００６９】この実施例にあっては、高抵抗のｐ- 型ウ
ェル層（不純物濃度１×１０¹²〜１×１０¹⁷ｃｍ^-3）は
電荷転送ｎ型チャネル層１０３ａの下に配置された第１
部分１０２ａと、電荷排出ｎ+ 型ドレイン層の下に配置
された第２部分１０２ｂとに分割される。ウエル層の部
分１０２ａ、１０２ｂの間には、これらと接触せず、周
囲がｎ型領域で包囲されるように電荷感知ｐ型チャネル
層１５１（不純物濃度１×１０¹⁴〜１×１０¹⁸ｃｍ^-3）
が形成される。ｐ型チャネル層１５１は両側で、電荷転
送ｎ型チャネル層１０３ａと、電荷排出ｎ型チャネル層
１１５とに接触する。電荷蓄積ｎ+ 型チャネル層１０３
ｂは電荷感知ｐ型チャネル層１５１の表面に形成され、
その上表面全体が絶縁膜１２１に接触する。

【００７０】電荷がない状態の電荷蓄積チャネル層１０
３ｂの電位は、図６（ａ）図示実施例と同様、電荷排出
ドレイン層１０８の電位より高くなるように設定され
る。すなわち、この実施例は不完全排出モードで操作さ
れ、その際の態様は、図６（ｂ）〜図６（ｄ）に示す態
様と実質的に同じとなる。

【００７１】図９図示の実施例によれば、ｐ型チャネル
層１５１が図８図示実施例のｐ型チャネル層１４１より
形成しやすいという利点がある。また、信号電荷の排出
を補助するためのコントロールゲート、フローティング
ゲートが省略できるため、装置の構造及び製造プロセス
が簡易となると共に、コントロールゲート用の高電圧電
源も不要となる。

【００７２】図１０は本発明の更に別の実施例に係る電
荷転送装置の電荷検出部を示す図である。この実施例
は、図１乃至図９図示の実施例と異なり、ＦＤＡ型の電
荷検出部の改良に関する。

【００７３】半導体基板２１０の表面には、ＦＤ層２１
１及びリセットドレイン２１２が形成される。半導体基
板２１０上にはＳｉＯ₂ 膜２３０を介してＣＣＤの転送
電極２１３、出力ゲート電極２１４及びリセットゲート
電極２１５が配置される。ＦＤ層２１１はトランジスタ
２２１のゲート電極に電気的に接続される。トランジス
タ２２１のソースはデプレッション型の負荷ＭＯＳトラ
ンジスタ２２２のドレインと接続されて初段のソースフ
ォロワ回路が形成される。また、トランジスタ２２１の
ソースは出力段駆動トランジスタ２２３のゲート電極に
接続される。トランジスタ２２３のソースはデプレッシ
ョン型の負荷ＭＯＳトランジスタ２２４のドレインと接
続されて出力段のソースフォロワ回路が形成される。負
荷ＭＯＳトランジスタ２２２、２２４のゲート電極２２
５、２２６には、それぞれ独立の制御信号Ｖ_cont、Ｖ_G
を与えることができるように構成される。

【００７４】次に、上記出力段のソースフォロワ回路の
動作点に関して説明する。ここで、制御信号Ｖ_G の電圧
は一定（例えば、０Ｖあるいは１〜２Ｖ）で、電源電圧
Ｖ_DDは、例えば１５Ｖのような電圧であるとする。

【００７５】図１１は、上記出力段のソースフォロワ回
路の動作点を示す図である。ここで、曲線２３１は、図
１０に示す出力段駆動トランジスタ２２３の出力電圧に
対するドレイン電流特性を示す。また、曲線２３４ａ、
２３４ｂは、それぞれ図１０に示す出力段負荷トランジ
スタ２２４の出力電圧に対するドレイン電流特性を示
す。曲線２３４ａはトランジスタ２２４のゲート電極２
２６に印加する制御信号Ｖ_contの電圧を高く（例えば、
５〜６Ｖ）した場合、曲線２３４ｂは制御信号Ｖ_contの
電圧を低く（例えば、２〜３Ｖ）した場合に対応する。
図から理解されるように、本実施例によれば、トランジ
スタ２２４のゲート電極２２６に低い電圧を与えて、ソ
ースフォロワ回路を動作点（Ｖ₁ 、Ｉ₁ ）２３２ａで動
作させ、あるいは、トランジスタ２２４のゲート電極２
２６に高い電圧を与えて、ソースフォロワ回路を動作点
（Ｖ₂ 、Ｉ₂ ）２３２ｂで動作させることが可能とな
る。つまり、負荷トランジスタ２２４のゲート電極２２
６に加える電圧Ｖ_contを制御することによって、ソース
フォロワ回路のバイアス電流を制御できるようになる。

【００７６】このとき、ソースフォロワ回路の入力信号
Ｖ_inに対して変化する出力信号の変化分Ｖ_out は、 Ｖ_out ＝Ａdc・［１−ｅｘｐ（−Ｇｍ・ｔ／Ｃ）］・Ｖ_in …（１） で表わすことができる。Ｖ_out 、Ｖ_in、Ａdc、Ｇｍ、
Ｃ、ｔはそれぞれ出力電圧、入力電圧、ＤＣの増幅率、
相互コンダクタンス、負荷容量、時間を示す。上記の式
からＧｍが大きいほどソースフォロワ回路の応答速度が
上がることがわかる。

【００７７】そして、Ｇｍは、 Ｇｍ＝（２・Ｗ／Ｌ・μ・Ｃox・Ｉｄ）^1/2 …（２） で表わせる。Ｗ、Ｌ、μ、Ｃox、Ｉｄはそれぞれチャネ
ル幅、チャネル長、モビリティ、面積あたりの容量、バ
イアス電流を示す。

【００７８】従って、Ｇｍはバイアス電流が大きいほど
大きくなり、それにより回路の応答速度が上がることが
分かる。それゆえ、入力信号の情報が変化する期間に
は、負荷ＭＯＳトランジスタ２２４のゲート電極２２６
に与える電圧Ｖ_contを高くしてＧｍを大きくすることに
より大量の電流を流してＦＤＡの高速応答性を向上さ
せ、さらに入力信号の情報が変化しない期間には、逆に
電圧Ｖ_contを低くして少量の電流を流すことで消費電流
を大幅に抑えることができる。

【００７９】以下、図１２図示の電圧波形を用いて、上
記利点に関してより詳しく説明する。同図では上から順
にリセットゲート電極２１５の電圧Ｖ_RSの波形、負荷ト
ランジスタのゲート電極２２６の電圧Ｖ_contの波形、出
力電圧Ｖ_out の波形を示す。

【００８０】ここで、Ｔ１１はリセットゲートがオン状
態にされる期間を、Ｔ１２はリセットゲートがオフ状態
にされてから信号電荷のＦＤ層２１１への注入が始まる
少し前までの期間を、Ｔ１３は負荷トランジタゲート電
極２２６のＧｍを大きくすべき期間すなわち出力Ｖ_out
が電荷の注入の開始によりフィードスルーレベルＬ１か
ら信号レベルＬ２に向かって変化を始める少し前の時点
から出力Ｖ_out が十分に信号レベルに到達する時点まで
の期間を、また、Ｔ１４はＴ１３の終りからＦＤ層２１
１に存在する信号電荷のリセットが始まるまでの期間を
示す。なお、時間Ｔ１ｂは信号電荷が少ない場合に、時
間Ｔ１ｗは信号電荷が大きい場合に対応する。図のよう
に、Ｔ１３の期間においては、電圧Ｖ_contを高くするこ
とにより負荷トランジスタゲート電極２２６のＧｍを大
きくしているので、ＦＤＡが信号の変化に対して高速に
応答し、また、Ｔ１３以外の期間においては、電圧Ｖ
_contを低くすることにより負荷トランジスタゲート電極
２２６のＧｍを小さくしているので、動作電流が小さく
抑えられ、それにより従来に比較して雑音が非常に低く
押さえられている。

【００８１】このように、本実施例によれば、必要な高
速応答性を損なうことなく電荷転送装置のＦＤＡにおけ
る省電力化及び低雑音化をはかることができる。このＦ
ＤＡを有する電荷転送装置を固体撮像装置に適用すれ
ば、大幅な性能の向上を達成することが可能となる。

【００８２】ここで、Ｔ１３以外の期間においては、Ｆ
ＤＡは低い周波数特性をもっており、期間Ｔ１４で出力
信号をサンプリングすれば、高周波の雑音成分の折り返
し雑音の少ない信号が得られる。更に、期間Ｔ１２の信
号もサンプリングして期間Ｔ１４の信号との差を取る
か、または、時間Ｔ１４の信号をハイパスフィルターに
通せば低周波の雑音成分をも排除することができる。ま
た更に、少量の電流を流している時点で出力信号をサン
プリングすれば、電荷検出ＭＯＳトランジスタの相互コ
ンダクタンスが低下して帯域は狭まっており、高周波の
雑音を大部分排除できるので、ＦＤＡのＳ／Ｎ比は向上
する。

【００８３】従って、ＦＤＡの負荷トランジスタのゲー
ト電圧を制御することにより、ＦＤＡのバイアス電流お
よび雑音を制御でき、ＦＤＡの出力感度向上をはかるこ
とができ、これを固体撮像装置等に適用すれば感度の大
幅な向上を達成することが可能になる。

【００８４】なお上述の説明では、初段ソースフォロワ
回路の負荷トランジスタ２２２のゲート電極２２５に与
えられる電圧Ｖ_G を一定に保っていたが、この電圧Ｖ_G
もパルス電圧としてゲート電極２２５に与えてもよい。
以下、ゲート電極２２５に与えられる電圧Ｖ_G を制御す
ることの利点について説明する。まず、このトランジス
タ２２１の熱雑音から発生する等価入力雑音電荷は、 Ｑ＝（4k・T/Gm・α）^1/2 ・Ct／［1+( 2 ・ｆ・Cgs/Gm) ² ］^1/2 …（３） で表わすことができる。Ｑ、ｋ、Ｔ、α、Ct、ｆ、Cgs
はそれぞれ等価入力雑音電荷、ボルツマン定数、温度、
実験上の定数、ＦＤ層２１１の容量、雑音の周波数、ト
ランジスタ２２１のゲートとソース間の容量を表わす。

【００８５】図１３は、上の式から得られる等価入力２
乗雑音電荷対周波数を概念的に表した図である。ここで
は、Ｇｍ２＞Ｇｍ１とし、雑音２４０ａはＧｍ＝Ｇｍ１
の時の雑音、雑音２４０ｂはＧｍ＝Ｇｍ２の時の雑音を
表す。雑音２４０ａのＤＣの時の雑音Ａは、 Ａ＝４α・ｋ・Ｔ・Ct² ／Ｇｍ１ …（４） であり、雑音２４０ｂのＤＣの時の雑音Ｂは、 Ｂ＝４α・ｋ・Ｔ・Ct² ／Ｇｍ２ …（５） である。また、ｆａは後の信号処理で決まる信号帯域で
ある。

【００８６】この場合、出力される総雑音は帯域内の雑
音の積分であるから、雑音２４０ａの総雑音Ａｔは、 Ａｔ＝（Ａ・ｆａ）^1/2 …（６） であり、雑音２４０ｂの総雑音Ｂｔは、 Ｂｔ＝（Ｂ・ｆａ）^1/2 …（７） となる。

【００８７】従って、Ａｔ＞Ｂｔとなるから、電荷検出
トランジスタ２２１のＧｍが大きいほど雑音が小さくな
る。すなわち、トランジスタ２２２のゲート電極２２５
に、より高い電圧を加えることで、更に雑音低減効果が
増すという効果が得られる。それゆえ、例えば、出力信
号のサンプリング時の前後においてのみ、電圧Ｖ_G を高
くして電荷検出トランジスタ２２１のＧｍを大きくする
と、ほとんど消費電力の増加なしに、サンプリング時の
出力信号に含まれる雑音を低減できるという利点があ
る。

【００８８】なお、図１０図示実施例ではＦＤＡの構成
が２段ソースフォロワ回路であるが、その代わりに、Ｆ
ＤＡが３段以上のソースフォロワ回路を用いて構成され
ていてもよい。

【００８９】図１６及び図１７は図１乃至図１３に沿っ
て説明した本発明の実施例に係る電荷転送装置を利用し
たカメラの構成を示すブロック図である。図１６は本発
明の実施例に係る電荷転送装置を組込んだ１つの固体撮
像システム１２を有する単板式カメラ１０を示す。固体
撮像システム１２は多数の画素を有する受光部１４を有
する。被写体５からの入射光は、レンズ１６を通して撮
像システム１２の受光部１４に集光される。撮像システ
ム１２は集光光に応じて発生する信号電荷を前述の態様
で電気的出力信号に変換する。撮像システム１２からの
出力信号は、信号処理回路１８を介してモニタ−２２に
伝達され、イメージ化される。

【００９０】図１７は本発明の実施例に係る電荷転送装
置を組込んだ３つの固体撮像システムを有する３板式カ
メラ３０を示す。３つの固体撮像システムはそれぞれ赤
（Ｒ）、緑（Ｇ）、青（Ｂ）の色フィルタを受光部に具
備し、色分解光学系３２を構成する。被写体５からの入
射光は、レンズ３６を通して色分解光学系３２内の各撮
像システムの受光部に集光される。各撮像システムは集
光光に応じて発生する信号電荷を前述の態様で電気的出
力信号に変換する。各撮像システムからの出力信号は、
各色専用の信号処理回路３８ａ、３８ｂ、３８ｃ及びカ
ラーコーダ４０を介してモニタ−４２に伝達され、イメ
ージ化される。

【００９１】また、図１７図示の実施例においては、感
度の低い青（Ｂ）色について本発明に係る高感度固体撮
像システムを使用し、残りの２色（Ｒ、Ｇ）については
通常の固体撮像システムを使用し、青感度を高めるよう
にすることができる。このように３色（Ｒ、Ｇ、Ｂ）を
全てについて本発明に係る固体撮像システムを使用しな
くとも、用途に応じて本発明を適宜利用することが可能
となる。

【００９２】本発明に係る固体撮像システムは高感度で
あるため、特に、信号量の少ない夜に使用される必要の
ある監視用カメラに最適なものとなる。また、本発明に
係る固体撮像システムをホームビデオカメラに用いた場
合には、解像度の劣化の少ない高感度のカメラを提供す
ることが可能となる。

【００９３】

【発明の効果】請求項１記載の電荷転送装置によれば、
感知チャネル層と出力ゲート電極との間及び感知チャネ
ル層とリセットゲート電極との間カップリング容量を小
さくすることができる。このため、信号電荷当たりの電
位変化を大きく取ることができ、信号電荷による電流電
圧変換ゲインの大きい、すなわち高感度の電荷検出部を
提供できる。

【００９４】請求項２記載の電荷転送装置によれば、蓄
積チャネル層内の電位の凹凸及び電位のポケットに起因
する検出誤差を回避することができる。これにより、信
号電荷の排出を補助するためのコントロールゲート、フ
ローティングゲートを蓄積チャネル層上に設ける必要が
なくなる。このため、装置の構造及び製造プロセスが簡
易となると共に、コントロールゲート用の高電圧電源も
不要となる。

【００９５】請求項３記載の電荷転送装置によれば、入
力信号の情報が変化する瞬間のようなＦＤＡの速応性が
要求される期間のみソースフォロワ回路のバイアス電流
を大きくし、ＦＤＡの速応性が要求されない期間はソー
スフォロワ回路のバイアス電流を小さくして雑音及び消
費電力を低減するような制御が可能となる。これによ
り、必要な高速応答性を損なうことなくＦＤＡの低雑音
化と省消費電力化を図ることができ、電荷転送装置の低
雑音化と省消費電力化を図ることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の実施例に係る電荷転送装置を
示す平面図、（ｂ）及び（ｃ）はそれぞれ（ａ）のＩＢ
−ＩＢ線及びＩＣ−ＩＣ線断面図。

【図２】（ａ）は図１（ｂ）図示の電荷検出部の拡大断
面図、（ｂ）〜（ｄ）は（ａ）図示の断面図の各部分に
対応する電位分布を示す図。

【図３】（ａ）は本発明の別の実施例に係る電荷転送装
置の電荷検出部を拡大して示す断面図、（ｂ）〜（ｄ）
は（ａ）図示の断面図の各部分に対応する電位分布を示
す図。

【図４】（ａ）は本発明の更に別の実施例に係る電荷転
送装置を示す平面図、（ｂ）及び（ｃ）はそれぞれ
（ａ）のＩＸＢ−ＩＸＢ線及びＩＸＣ−ＩＸＣ線断面
図。

【図５】（ａ）は本発明の更に別の実施例に係る電荷転
送装置の電荷検出部を拡大して示す断面図、（ｂ）〜
（ｄ）は（ａ）図示の断面図の各部分に対応する電位分
布を示す図。

【図６】（ａ）は本発明の更に別の実施例に係る電荷転
送装置の電荷検出部を拡大して示す断面図、（ｂ）〜
（ｄ）は（ａ）図示の断面図の各部分に対応する電位分
布を示す図。

【図７】（ａ）は本発明の更に別の実施例に係る電荷転
送装置の電荷検出部を拡大して示す断面図、（ｂ）〜
（ｄ）は（ａ）図示の断面図の各部分に対応する電位分
布を示す図。

【図８】本発明の更に別の実施例に係る電荷転送装置の
電荷検出部を拡大して示す断面図。

【図９】本発明の更に別の実施例に係る電荷転送装置の
電荷検出部を拡大して示す断面図。

【図１０】本発明の更に別の実施例に係る電荷転送装置
のＦＤＡ型の電荷検出部を示す図。

【図１１】図１０図示のソースフォロワ回路のドレイン
電流対出力電圧特性を示すグラフ。

【図１２】図１０図示の実施例のＦＤＡの出力波形等を
示す図。

【図１３】図１０図示の実施例のＦＤＡを更に改良して
得られる雑音量を示す概念図。

【図１４】従来の電荷転送装置のＦＤＡ型の電荷検出部
を示す図。

【図１５】図１４図示の装置のＦＤＡの出力波形等を示
す図。

【図１６】本発明の実施例に係る電荷転送装置を利用し
たカメラの構成を示すブロック図。

【図１７】本発明の実施例に係る電荷転送装置を利用し
た別のカメラの構成を示すブロック図。

【符号の説明】

１０１…ｎ型（第１導電型）半導体基板、 １０２…低濃度のｐ型（第２導電型）ウェル層、 １０３ａ…電荷転送ｎ型チャネル層、 １０３ｂ，１０３ｘ…電荷蓄積ｎ型チャネル層、 １０４…第１の電荷転送電極、 １０５…第２の電荷転送電極、 １０６…出力ゲート電極、 １０７…リセットゲート電極、 １０８…電荷排出ドレイン層、 １０９…電荷排出配線、 １１１、１３１、１４１、１５１…電荷感知ｐ型チャネ
ル層、 １１２…電源配線、 １１３…出力信号配線、 １１４…絶縁膜、 １１５…電荷排出ｎ型チャネル層、 １１７、１１８…ソース／ドレイン層、 １２０ａ…フローテイングゲート電極、 １２０ｂ…コントロールゲート電極、 １２１…絶縁膜、 １２３…ｐ型層、 ２１０…半導体基板、 ２１１…ＦＤ層（浮遊拡散層）、 ２１２…リセットドレイン層、 ２１３…転送電極、 ２１４…出力ゲート電極、 ２１５…リセットゲート電極、 ２２１…電荷検出ＭＯＳトランジスタ、 ２２２…初段負荷ＭＯＳトランジスタ、 ２２３…出力段駆動ＭＯＳトランジスタ、 ２２４…出力段負荷ＭＯＳトランジスタ、 ２２５…ゲート電極、 ２２６…ゲート電極、 ２３０…ＳｉＯ₂ 膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 遠藤 幸雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (3)

【特許請求の範囲】
1. 【請求項１】表面を有する第１導電型半導体基板と、 前記基板の前記表面に形成された高抵抗の第２導電型ウ
   ェル層と、 前記ウェル層の表面に形成された第１導電型電荷転送チ
   ャネル層と、 前記転送チャネル層に接続するように前記基板の前記表
   面に形成された第１導電型電荷蓄積チャネル層と、 前記蓄積チャネル層に接続するように前記基板の前記表
   面に形成された第１導電型電荷排出チャネル層と、 前記排出チャネル層に接続するように前記基板の前記表
   面に形成された第１導電型電荷排出ドレイン層と、 前記転送チャネル層と蓄積チャネル層との接続部上に、
   絶縁膜を介して配設された出力ゲート電極と、 前記蓄積チャネル層上に形成された被覆絶縁膜と、 前記排出チャネル層上に絶縁膜を介して配設されたリセ
   ットゲート電極と、 前記蓄積チャネル層と積重ね状態となるように前記基板
   内に形成された、電荷検出トランジスタの第２導電型電
   荷感知チャネル層と、 前記感知チャネル層を挟んで対向するよう前記基板の前
   記表面に形成された、前記電荷検出トランジスタの第２
   導電型ソース層及びドレイン層と、を具備し、 前記蓄積チャネル層が、前記転送チャネル層に隣接して
   前記被覆絶縁膜に接触する第１表面部分と、前記排出チ
   ャネル層に隣接して前記被覆絶縁膜に接触する第２表面
   部分と、を有する電荷転送装置。
2. 【請求項２】表面を有する第１導電型半導体基板と、 前記基板の前記表面に形成された高抵抗の第２導電型ウ
   ェル層と、 前記ウェル層の表面に形成された第１導電型電荷転送チ
   ャネル層と、 前記転送チャネル層に接続するように前記基板の前記表
   面に形成された第１導電型電荷蓄積チャネル層と、 前記蓄積チャネル層に接続するように前記基板の前記表
   面に形成された第１導電型電荷排出チャネル層と、 前記排出チャネル層に接続するように前記基板の前記表
   面に形成された第１導電型電荷排出ドレイン層と、 前記転送チャネル層と蓄積チャネル層との接続部上に、
   絶縁膜を介して配設された出力ゲート電極と、 前記蓄積チャネル層上に形成された被覆絶縁膜と、 前記排出チャネル層上に絶縁膜を介して配設されたリセ
   ットゲート電極と、 前記蓄積チャネル層と積重ね状態となるように前記基板
   内に形成された、電荷検出トランジスタの第２導電型電
   荷感知チャネル層と、 前記感知チャネル層を挟んで対向するよう前記基板の前
   記表面に形成された、前記電荷検出トランジスタの第２
   導電型ソース層及びドレイン層と、を具備し、 電荷がない状態の前記蓄積チャネル層の電位が、前記排
   出ドレイン層の電位より高く設定される電荷転送装置。
3. 【請求項３】半導体基板上にゲート絶縁膜を介して複数
   の転送電極を配列してなる電荷結合素子と、 前記電荷結合素子の出力端に隣接して設けられ前記素子
   により転送された信号電荷を一時蓄積するための浮遊拡
   散層と、 前記浮遊拡散層に発生する電圧信号を増幅して出力する
   ための増幅手段であって、駆動トランジスタ及びこの駆
   動トランジスタの電流を制御するための負荷トランジス
   タからなる増幅手段と、を具備し、 前記増幅手段に与えられる前記電荷結合素子より転送さ
   れた信号電荷が前記浮遊拡散層に流入変化する期間を包
   含する期間とそれ以外の期間とで、前記負荷トランジス
   タのゲートに異なる電圧を印加し、関連する前記駆動ト
   ランジスタの相互コンダクタンスを制御する電荷転送装
   置。