JPH06338721A - Ｃｒ発振回路 - Google Patents
Ｃｒ発振回路Info
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- JPH06338721A JPH06338721A JP12981693A JP12981693A JPH06338721A JP H06338721 A JPH06338721 A JP H06338721A JP 12981693 A JP12981693 A JP 12981693A JP 12981693 A JP12981693 A JP 12981693A JP H06338721 A JPH06338721 A JP H06338721A
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Links
- 239000003990 capacitor Substances 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 15
- 230000010355 oscillation Effects 0.000 description 11
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 ノイズが除去され、電源電圧の変動に関わら
ず、安定した周波数の出力信号を発生する。 【構成】 ノードＮ１０の電位がインバータ１０の閾値
電圧ＶTHを越えると、該インバータ１０の出力が反転
し、さらにその出力がシュミットトリガ回路２０のＶTH
を越えると、その回路２０の出力が反転する。回路２０
の出力がインバータ３０のＶTHを越えると、該インバー
タ３０の出力が反転する。インバータ３０の出力は、抵
抗６０を介してＮ１０へフィードバックされる。Ｎ１０
とＮ２０の電位によってコンデンサ５０が交互に充電さ
れる。インバータ１０はＶTHにヒステリシスを持たない
ため、安定した周波数の出力信号ＶOUT の発生が可能と
なる。インバータ１０の出力にノイズがある場合、その
ノイズが回路２０のヒステリシス電圧によって除去され
る。
ず、安定した周波数の出力信号を発生する。 【構成】 ノードＮ１０の電位がインバータ１０の閾値
電圧ＶTHを越えると、該インバータ１０の出力が反転
し、さらにその出力がシュミットトリガ回路２０のＶTH
を越えると、その回路２０の出力が反転する。回路２０
の出力がインバータ３０のＶTHを越えると、該インバー
タ３０の出力が反転する。インバータ３０の出力は、抵
抗６０を介してＮ１０へフィードバックされる。Ｎ１０
とＮ２０の電位によってコンデンサ５０が交互に充電さ
れる。インバータ１０はＶTHにヒステリシスを持たない
ため、安定した周波数の出力信号ＶOUT の発生が可能と
なる。インバータ１０の出力にノイズがある場合、その
ノイズが回路２０のヒステリシス電圧によって除去され
る。
Description
【０００１】
【産業上の利用分野】本発明は、種々の電子回路等に用
いられるＣＲ発振回路に関するものである。
いられるＣＲ発振回路に関するものである。
【０００２】
【従来の技術】図２は、従来のＣＲ発振回路の一構成例
を示す回路図である。このＣＲ発振回路は、電圧レベル
がアナログ的に変化するノードＮ１に、ノイズ対策とし
てシュミットトリガ回路１の入力端子が接続され、その
シュミットトリガ回路１の出力端子が、第１のインバー
タ２を介して第２のノードＮ２に接続されている。第２
のノードＮ２は、第２のインバータ３を介して、周波数
ｆ１の出力信号ＶOUT を出力する出力端子４に接続され
ている。第１と第２のノードＮ１，Ｎ２間にはコンデン
サ５が接続されると共に、第１のノードＮ１と出力端子
４との間に抵抗６が接続されている。
を示す回路図である。このＣＲ発振回路は、電圧レベル
がアナログ的に変化するノードＮ１に、ノイズ対策とし
てシュミットトリガ回路１の入力端子が接続され、その
シュミットトリガ回路１の出力端子が、第１のインバー
タ２を介して第２のノードＮ２に接続されている。第２
のノードＮ２は、第２のインバータ３を介して、周波数
ｆ１の出力信号ＶOUT を出力する出力端子４に接続され
ている。第１と第２のノードＮ１，Ｎ２間にはコンデン
サ５が接続されると共に、第１のノードＮ１と出力端子
４との間に抵抗６が接続されている。
【０００３】次に、図３を参照しつつ、図２に示すＣＲ
発振回路の動作を説明する。図３は、図２の動作波形図
である。ＶTUはシュミットトリガ回路１の“Ｈ”レベル
側の閾値電圧、ＶTLはシュミットトリガ回路１の“Ｌ”
レベル側の閾値電圧である。シュミットトリガ回路１の
ヒステリシス電圧ΔＶ（＝ＶTU−ＶTL）と、周波数ｆ１
の出力信号ＶOUT のパルス幅Ｔとの間には、Ｔ∝ΔＶの
ような関係がある。ＣＲ発振回路に電源電圧ＶＤＤを印
加し、例えば、ノードＮ１の電位が“０”（＝“Ｌ”レ
ベル）とすると、シュミットトリガ回路１の出力端子、
ノードＮ２、及び出力端子４の電位がそれぞれ“１”
（＝“Ｈ”レベル）、“０”、“１”となる。そして、
出力端子４の“１”により、抵抗６を通してコンデンサ
５がチャージ（充電）され、ノードＮ１の電位が“０”
から徐々に上昇する。ノードＮ１の電位がシュミットト
リガ回路１の閾値電圧ＶTUに達すると、該シュミットト
リガ回路１の出力が反転し、該シュミットトリガ回路１
の出力端子、ノードＮ２、及び出力端子４の電位がそれ
ぞれ“０”、“１”、“０”となる。すると、ノードＮ
２の“１”によってコンデンサ５がチャージされ、ノー
ドＮ１の電位が“１”から徐々に降下する。ノードＮ１
の電位がシュミットトリガ回路１の閾値電圧ＶTLに達す
ると、再び該シュミットトリガ回路１の出力が反転し、
該シュミットトリガ回路１の出力端子、ノードＮ２及び
出力端子４の電位がそれぞれ“１”、“０”、“１”と
なる。以降、これらの動作を繰り返し、周波数ｆ１の出
力信号ＶOUT を出力端子４より出力する。
発振回路の動作を説明する。図３は、図２の動作波形図
である。ＶTUはシュミットトリガ回路１の“Ｈ”レベル
側の閾値電圧、ＶTLはシュミットトリガ回路１の“Ｌ”
レベル側の閾値電圧である。シュミットトリガ回路１の
ヒステリシス電圧ΔＶ（＝ＶTU−ＶTL）と、周波数ｆ１
の出力信号ＶOUT のパルス幅Ｔとの間には、Ｔ∝ΔＶの
ような関係がある。ＣＲ発振回路に電源電圧ＶＤＤを印
加し、例えば、ノードＮ１の電位が“０”（＝“Ｌ”レ
ベル）とすると、シュミットトリガ回路１の出力端子、
ノードＮ２、及び出力端子４の電位がそれぞれ“１”
（＝“Ｈ”レベル）、“０”、“１”となる。そして、
出力端子４の“１”により、抵抗６を通してコンデンサ
５がチャージ（充電）され、ノードＮ１の電位が“０”
から徐々に上昇する。ノードＮ１の電位がシュミットト
リガ回路１の閾値電圧ＶTUに達すると、該シュミットト
リガ回路１の出力が反転し、該シュミットトリガ回路１
の出力端子、ノードＮ２、及び出力端子４の電位がそれ
ぞれ“０”、“１”、“０”となる。すると、ノードＮ
２の“１”によってコンデンサ５がチャージされ、ノー
ドＮ１の電位が“１”から徐々に降下する。ノードＮ１
の電位がシュミットトリガ回路１の閾値電圧ＶTLに達す
ると、再び該シュミットトリガ回路１の出力が反転し、
該シュミットトリガ回路１の出力端子、ノードＮ２及び
出力端子４の電位がそれぞれ“１”、“０”、“１”と
なる。以降、これらの動作を繰り返し、周波数ｆ１の出
力信号ＶOUT を出力端子４より出力する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＣＲ発振回路では、次のような問題があり、それを解決
することが困難であった。図４及び図５は従来の問題点
を示す図であり、そのうち図４は図２の他の動作波形
図、及び図５は本発明の実施例と従来の電源電圧−周波
数特性図である。図４のＶTU1 は例えば電源電圧ＶＤＤ
が５［Ｖ］のときのシュミットトリガ回路１の“Ｈ”レ
ベル側の閾値電圧、ＶTL1 はその“Ｌ”レベル側の閾値
電圧であり、その両者の差がヒステリシス電圧ΔＶ１
（＝ＶTU1−ＶTL1）である。ＶTU2は例えば電源電圧Ｖ
ＤＤが３［Ｖ］のときのシュミットトリガ回路１の
“Ｈ”レベル側の閾値電圧、ＶTL2 がその“Ｌ”レベル
側の閾値電圧であり、その両者の差がヒステリシス電圧
ΔＶ２（＝ＶTU2−ＶTL2）である。ＶOUT １はヒステリ
シス電圧ΔＶ１のときのパルス幅Ｔ１の出力信号、Ｖ
OUT ２はヒステリシス電圧ΔＶ２のときのパルス幅Ｔ２
の出力信号である。図２のＣＲ発振回路において、例え
ば、シュミットトリガ回路１及びインバータ２，３を、
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）とＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
という）からなる相補型ＭＯＳトランジスタ（以下、Ｃ
ＭＯＳという）でそれぞれ構成した場合、該シュミット
トリガ回路１の閾値電圧ＶTHは次式（１）で表せる。
ＣＲ発振回路では、次のような問題があり、それを解決
することが困難であった。図４及び図５は従来の問題点
を示す図であり、そのうち図４は図２の他の動作波形
図、及び図５は本発明の実施例と従来の電源電圧−周波
数特性図である。図４のＶTU1 は例えば電源電圧ＶＤＤ
が５［Ｖ］のときのシュミットトリガ回路１の“Ｈ”レ
ベル側の閾値電圧、ＶTL1 はその“Ｌ”レベル側の閾値
電圧であり、その両者の差がヒステリシス電圧ΔＶ１
（＝ＶTU1−ＶTL1）である。ＶTU2は例えば電源電圧Ｖ
ＤＤが３［Ｖ］のときのシュミットトリガ回路１の
“Ｈ”レベル側の閾値電圧、ＶTL2 がその“Ｌ”レベル
側の閾値電圧であり、その両者の差がヒステリシス電圧
ΔＶ２（＝ＶTU2−ＶTL2）である。ＶOUT １はヒステリ
シス電圧ΔＶ１のときのパルス幅Ｔ１の出力信号、Ｖ
OUT ２はヒステリシス電圧ΔＶ２のときのパルス幅Ｔ２
の出力信号である。図２のＣＲ発振回路において、例え
ば、シュミットトリガ回路１及びインバータ２，３を、
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳとい
う）とＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
という）からなる相補型ＭＯＳトランジスタ（以下、Ｃ
ＭＯＳという）でそれぞれ構成した場合、該シュミット
トリガ回路１の閾値電圧ＶTHは次式（１）で表せる。
【０００５】
【数１】 ここで、例えば、ＮＭＯＳ及びＰＭＯＳの閾値電圧をＶ
TN＝ＶTP＝０．７５［Ｖ］とし、さらにシュミットトリ
ガ回路１の定数√(ＫP／ＫN)を“Ｈ”レベル側の閾値電
圧ＶTU、及び“Ｌ”レベル側の閾値電圧ＶTLについてそ
れぞれ√２，√０．２とすると、電源電圧ＶＤＤの変動
によって次のような結果（ａ），（ｂ）となる。 （ａ） 電源電圧ＶＤＤ＝５［Ｖ］のときの閾値電圧Ｖ
THは、それぞれ
TN＝ＶTP＝０．７５［Ｖ］とし、さらにシュミットトリ
ガ回路１の定数√(ＫP／ＫN)を“Ｈ”レベル側の閾値電
圧ＶTU、及び“Ｌ”レベル側の閾値電圧ＶTLについてそ
れぞれ√２，√０．２とすると、電源電圧ＶＤＤの変動
によって次のような結果（ａ），（ｂ）となる。 （ａ） 電源電圧ＶＤＤ＝５［Ｖ］のときの閾値電圧Ｖ
THは、それぞれ
【数２】 よって、電源電圧ＶＤＤ＝５［Ｖ］に対してヒステリシ
ス電圧ΔＶ１の割合ｈ１は、
ス電圧ΔＶ１の割合ｈ１は、
【数３】 （ｂ） 電源電圧ＶＤＤ＝３［Ｖ］のときの閾値電圧Ｖ
THは、それぞれ
THは、それぞれ
【数４】 よって、電源電圧ＶＤＤ＝３［Ｖ］に対してヒステリシ
ス電圧ΔＶ２の割合ｈ２は、
ス電圧ΔＶ２の割合ｈ２は、
【数５】 このように、従来のＣＲ発振回路では、電源電圧ＶＤＤ
が例えば５［Ｖ］から３［Ｖ］に変化すると、シュミッ
トトリガ回路１のヒステリシス幅、つまりヒステリシス
電圧がΔＶ１からΔＶ２へ変化し、それらの割合ｈ１，
ｈ２が変化する。そのため、図５に示すように、出力信
号ＶOUT の周波数ｆ１が電源電圧ＶＤＤによって変化し
てしまうという問題があった。本発明は、前記従来技術
が持っていた課題として、電源電圧の変動によって出力
信号の周波数が変化するという点について解決したＣＲ
発振回路を提供するものである。
が例えば５［Ｖ］から３［Ｖ］に変化すると、シュミッ
トトリガ回路１のヒステリシス幅、つまりヒステリシス
電圧がΔＶ１からΔＶ２へ変化し、それらの割合ｈ１，
ｈ２が変化する。そのため、図５に示すように、出力信
号ＶOUT の周波数ｆ１が電源電圧ＶＤＤによって変化し
てしまうという問題があった。本発明は、前記従来技術
が持っていた課題として、電源電圧の変動によって出力
信号の周波数が変化するという点について解決したＣＲ
発振回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＣＲ発振回路を次のように構成してい
る。即ち、本発明のＣＲ発振回路では、電圧レベルがア
ナログ的に変化する第１のノードの電位が一定の閾値電
圧を越えると反転信号を出力する第１のインバータと、
前記第１のインバータの出力を２つの閾値電圧と比較
し、その比較結果に応じた反転信号を第２のノードへ出
力するシュミットトリガ回路と、前記第２のノードの電
位が一定の閾値電圧を越えると反転信号を出力端子へ出
力する第２のインバータと、前記第１と第２のノード間
に接続されたコンデンサと、前記第１のノードと前記出
力端子間に接続された抵抗とを、備えている。
決するために、ＣＲ発振回路を次のように構成してい
る。即ち、本発明のＣＲ発振回路では、電圧レベルがア
ナログ的に変化する第１のノードの電位が一定の閾値電
圧を越えると反転信号を出力する第１のインバータと、
前記第１のインバータの出力を２つの閾値電圧と比較
し、その比較結果に応じた反転信号を第２のノードへ出
力するシュミットトリガ回路と、前記第２のノードの電
位が一定の閾値電圧を越えると反転信号を出力端子へ出
力する第２のインバータと、前記第１と第２のノード間
に接続されたコンデンサと、前記第１のノードと前記出
力端子間に接続された抵抗とを、備えている。
【０００７】
【作用】本発明によれば、以上のようにＣＲ発振回路を
構成したので、コンデンサの充放電によって第１のノー
ドの電位が変化し、該第１のノードの電位が第１のイン
バータの閾値電圧を越えると、そのインバータの出力が
反転する。この第１のインバータの出力がシュミットト
リガ回路の閾値電圧を越えると、該シュミットトリガ回
路の出力が反転する。シュミットトリガ回路の出力は、
第２のインバータで反転されて出力端子へ出力される。
第２のインバータの出力は、抵抗を介して第１のノード
側へフィードバックされ、その第１のノードの電位と第
２のノードの電位とによってコンデンサが交互に充電さ
れる。第１のインバータは、閾値電圧にヒステリシスを
持たないため、安定した周波数の出力信号の出力が行え
る。第１のインバータの出力にノイズがある場合、その
ノイズはシュミットトリガ回路のヒステリシス電圧によ
って除去される。従って、前記課題を解決できるのであ
る。
構成したので、コンデンサの充放電によって第１のノー
ドの電位が変化し、該第１のノードの電位が第１のイン
バータの閾値電圧を越えると、そのインバータの出力が
反転する。この第１のインバータの出力がシュミットト
リガ回路の閾値電圧を越えると、該シュミットトリガ回
路の出力が反転する。シュミットトリガ回路の出力は、
第２のインバータで反転されて出力端子へ出力される。
第２のインバータの出力は、抵抗を介して第１のノード
側へフィードバックされ、その第１のノードの電位と第
２のノードの電位とによってコンデンサが交互に充電さ
れる。第１のインバータは、閾値電圧にヒステリシスを
持たないため、安定した周波数の出力信号の出力が行え
る。第１のインバータの出力にノイズがある場合、その
ノイズはシュミットトリガ回路のヒステリシス電圧によ
って除去される。従って、前記課題を解決できるのであ
る。
【０００８】
【実施例】図１は、本発明の実施例を示すＣＲ発振回路
の回路図である。このＣＲ発振回路では、電圧レベルが
アナログ的に変化する第１のノードＮ１０に、１段目の
第１のインバータ１０の入力端子が接続され、該インバ
ータ１０の出力端子が、２段目のシュミットトリガ回路
２０を介して第２のノードＮ２０に接続されている。シ
ュミットトリガ回路２０は、“Ｈ”レベル側と“Ｌ”レ
ベル側の２つの閾値電圧ＶTU，ＶTLを有し、その２つの
閾値電圧ＶTU，ＶTLのヒステリシス電圧ΔＶ（＝ＶTU−
ＶTL）によって入力ノイズを除去する機能を有してい
る。第２のノードＮ２０は、第２のインバータ３０を介
して、周波数ｆ１０の出力信号ＶOUT を出力する出力端
子４０に接続されている。第１と第２のノードＮ１０，
Ｎ２０間にはコンデンサ５０が接続され、さらに該第１
のノードＮ１０と出力端子４０との間に抵抗６０が接続
されている。
の回路図である。このＣＲ発振回路では、電圧レベルが
アナログ的に変化する第１のノードＮ１０に、１段目の
第１のインバータ１０の入力端子が接続され、該インバ
ータ１０の出力端子が、２段目のシュミットトリガ回路
２０を介して第２のノードＮ２０に接続されている。シ
ュミットトリガ回路２０は、“Ｈ”レベル側と“Ｌ”レ
ベル側の２つの閾値電圧ＶTU，ＶTLを有し、その２つの
閾値電圧ＶTU，ＶTLのヒステリシス電圧ΔＶ（＝ＶTU−
ＶTL）によって入力ノイズを除去する機能を有してい
る。第２のノードＮ２０は、第２のインバータ３０を介
して、周波数ｆ１０の出力信号ＶOUT を出力する出力端
子４０に接続されている。第１と第２のノードＮ１０，
Ｎ２０間にはコンデンサ５０が接続され、さらに該第１
のノードＮ１０と出力端子４０との間に抵抗６０が接続
されている。
【０００９】図６は、図１のＣＲ発振回路の構成例を示
す具体的な回路図である。このＣＲ発振回路は、ＣＭＯ
Ｓで構成されている。第１のインバータ１０は、第１の
ノードＮ１０にゲートが共通接続されたＰＭＯＳ１１及
びＮＭＯＳ１２を有し、それらが電源電圧ＶＤＤと接地
電位ＶＳＳとの間に直列接続されている。同様に、第２
のインバータ３０は、第２のノードＮ２０にゲートが共
通接続されたＰＭＯＳ３１，３２を有し、それらが電源
電圧ＶＤＤと接地電位ＶＳＳとの間に直列接続されてい
る。シュミットトリガ回路２０は、インバータ１０の出
力端子にゲートが共通接続されたＰＭＯＳ２１及びＮＭ
ＯＳ２２からなるＣＭＯＳインバータを有し、そのＣＭ
ＯＳインバータの閾値電圧を変えるためにＰＭＯＳ２
３，２４及びＮＭＯＳ２５，２６が設けられている。Ｐ
ＭＯＳ２３，２４及びＮＭＯＳ２５，２６は、電源電圧
ＶＤＤと接地電位ＶＳＳとの間に直列接続され、それら
のＰＭＯＳ２３及びＮＭＯＳ２６の各ゲートが、入力側
のＰＭＯＳ２１及びＮＭＯＳ２２のゲートと共通接続さ
れている。ＰＭＯＳ２４及びＮＭＯＳ２５の各ゲート
は、出力端子４０に接続されている。
す具体的な回路図である。このＣＲ発振回路は、ＣＭＯ
Ｓで構成されている。第１のインバータ１０は、第１の
ノードＮ１０にゲートが共通接続されたＰＭＯＳ１１及
びＮＭＯＳ１２を有し、それらが電源電圧ＶＤＤと接地
電位ＶＳＳとの間に直列接続されている。同様に、第２
のインバータ３０は、第２のノードＮ２０にゲートが共
通接続されたＰＭＯＳ３１，３２を有し、それらが電源
電圧ＶＤＤと接地電位ＶＳＳとの間に直列接続されてい
る。シュミットトリガ回路２０は、インバータ１０の出
力端子にゲートが共通接続されたＰＭＯＳ２１及びＮＭ
ＯＳ２２からなるＣＭＯＳインバータを有し、そのＣＭ
ＯＳインバータの閾値電圧を変えるためにＰＭＯＳ２
３，２４及びＮＭＯＳ２５，２６が設けられている。Ｐ
ＭＯＳ２３，２４及びＮＭＯＳ２５，２６は、電源電圧
ＶＤＤと接地電位ＶＳＳとの間に直列接続され、それら
のＰＭＯＳ２３及びＮＭＯＳ２６の各ゲートが、入力側
のＰＭＯＳ２１及びＮＭＯＳ２２のゲートと共通接続さ
れている。ＰＭＯＳ２４及びＮＭＯＳ２５の各ゲート
は、出力端子４０に接続されている。
【００１０】図７は、図６中のシュミットトリガ回路２
０の動作特性図であり、横軸が入力電圧Ｖin、縦軸がド
レイン電流Ｉｄである。ＰＭＯＳａ及びＮＭＯＳａから
なるＣＭＯＳインバータの閾値電圧ＶTHは、それらのＰ
ＭＯＳａとＮＭＯＳａの曲線の交点で決まる。シュミッ
トトリガ回路２０では、このＰＭＯＳａ及びＮＭＯＳａ
の曲線の傾きを変化させることにより、“Ｈ”レベル側
の閾値電圧ＶTLと“Ｌ”レベル側の閾値電圧ＶTUが設定
される。即ち、シュミットトリガ回路２０の入力電圧Ｖ
inが“０”のとき、ＰＭＯＳ２１，２３，２４がオン状
態、ＮＭＯＳ２２，２５，２６がオフ状態となってい
る。入力電圧Ｖinを上げていくと、ＮＭＯＳ２２，２６
がオン状態となるが、ＮＭＯＳ２５が未だオフ状態のた
め、該ＮＭＯＳ２２のみが有効となり、相互インダクタ
ンスｇｍが小さいので、ＮＭＯＳａの曲線の傾きがＮＭ
ＯＳＡのようになり、閾値電圧ＶTHが右へシフトし、
“Ｈ”レベル側の閾値電圧ＶTUが決まる。これに対し、
シュミットトリガ回路２０の入力電圧Ｖinが“１”のと
きは、ＰＭＯＳａの曲線の傾きがＰＭＯＳＡのようにな
り、閾値電圧ＶTHが左へシフトして“Ｌ”レベル側の閾
値電圧ＶTLが設定される。
０の動作特性図であり、横軸が入力電圧Ｖin、縦軸がド
レイン電流Ｉｄである。ＰＭＯＳａ及びＮＭＯＳａから
なるＣＭＯＳインバータの閾値電圧ＶTHは、それらのＰ
ＭＯＳａとＮＭＯＳａの曲線の交点で決まる。シュミッ
トトリガ回路２０では、このＰＭＯＳａ及びＮＭＯＳａ
の曲線の傾きを変化させることにより、“Ｈ”レベル側
の閾値電圧ＶTLと“Ｌ”レベル側の閾値電圧ＶTUが設定
される。即ち、シュミットトリガ回路２０の入力電圧Ｖ
inが“０”のとき、ＰＭＯＳ２１，２３，２４がオン状
態、ＮＭＯＳ２２，２５，２６がオフ状態となってい
る。入力電圧Ｖinを上げていくと、ＮＭＯＳ２２，２６
がオン状態となるが、ＮＭＯＳ２５が未だオフ状態のた
め、該ＮＭＯＳ２２のみが有効となり、相互インダクタ
ンスｇｍが小さいので、ＮＭＯＳａの曲線の傾きがＮＭ
ＯＳＡのようになり、閾値電圧ＶTHが右へシフトし、
“Ｈ”レベル側の閾値電圧ＶTUが決まる。これに対し、
シュミットトリガ回路２０の入力電圧Ｖinが“１”のと
きは、ＰＭＯＳａの曲線の傾きがＰＭＯＳＡのようにな
り、閾値電圧ＶTHが左へシフトして“Ｌ”レベル側の閾
値電圧ＶTLが設定される。
【００１１】次に、図１及び図６に示すＣＲ発振回路の
動作を説明する。ＣＲ発振回路に電源電圧ＶＤＤを印加
し、例えば、ノードＮ１０の電位が“０”とすると、イ
ンバータ１０の出力端子、ノードＮ２０、及び出力端子
４０の電位がそれぞれ“１”，“０”，“１”となる。
そして、出力端子４０の“１”により、抵抗６０を介し
てコンデンサ５０がチャージされ、ノードＮ１０の電位
が“０”から徐々に上昇する。ノードＮ１０の電位がイ
ンバータ１０の閾値電圧ＶTHに達すると、該インバータ
１０の出力が反転し、インバータ１０の出力端子、ノー
ドＮ２０、及び出力端子４０の電位がそれぞれ“０”、
“１”、“０”となる。すると、ノードＮ２０の“１”
によってコンデンサ５０がチャージされ、ノードＮ１０
の電位が“１”から徐々に降下する。ノードＮ１０の電
位がインバータ１０の閾値電圧ＶTHに達すると、再び該
インバータ１０の出力が反転し、インバータ１０の出力
端子、ノードＮ２０、及び出力端子４０の電位がそれぞ
れ“１”、“０”、“１”となる。以後、これらの動作
を繰り返し、一定の周波数ｆ１０の出力信号ＶOUT を出
力端子４０から出力する。本実施例の特徴は、１段目の
ゲートに、閾値電圧ＶTHにヒステリシスを持たない通常
のインバータ１０を設け、２段目のゲートに、閾値電圧
ＶTHにヒステリシスを持つシュミットトリガ回路２０を
設けている。１段目のインバータ１０はヒステリシスを
持たないため、電源電圧ＶＤＤが変動しても、図５に示
すように、安定した周波数ｆ１０の出力信号ＶOUT を出
力できる。その上、インバータ１０の出力にノイズが含
まれていても、そのノイズをシュミットトリガ回路２０
のヒステリシスによって除去できる。即ち、インバータ
１０のゲインは有限であり、該インバータ１０が例えノ
イズを増幅してシュミットトリガ回路２０に入力したと
しても、それが該シュミットトリガ回路２０の“Ｈ”レ
ベル側の閾値電圧ＶTU、つまりトリガ電圧まで達しない
限り、その入力ノイズの遮断が行えるからである。な
お、本発明は上記実施例に限定されず、例えば図６のＣ
Ｒ発振回路を他のトランジスタ構成にしたり、あるいは
出力端子４０に波形整形回路等を付加する等、種々の変
形が可能である。
動作を説明する。ＣＲ発振回路に電源電圧ＶＤＤを印加
し、例えば、ノードＮ１０の電位が“０”とすると、イ
ンバータ１０の出力端子、ノードＮ２０、及び出力端子
４０の電位がそれぞれ“１”，“０”，“１”となる。
そして、出力端子４０の“１”により、抵抗６０を介し
てコンデンサ５０がチャージされ、ノードＮ１０の電位
が“０”から徐々に上昇する。ノードＮ１０の電位がイ
ンバータ１０の閾値電圧ＶTHに達すると、該インバータ
１０の出力が反転し、インバータ１０の出力端子、ノー
ドＮ２０、及び出力端子４０の電位がそれぞれ“０”、
“１”、“０”となる。すると、ノードＮ２０の“１”
によってコンデンサ５０がチャージされ、ノードＮ１０
の電位が“１”から徐々に降下する。ノードＮ１０の電
位がインバータ１０の閾値電圧ＶTHに達すると、再び該
インバータ１０の出力が反転し、インバータ１０の出力
端子、ノードＮ２０、及び出力端子４０の電位がそれぞ
れ“１”、“０”、“１”となる。以後、これらの動作
を繰り返し、一定の周波数ｆ１０の出力信号ＶOUT を出
力端子４０から出力する。本実施例の特徴は、１段目の
ゲートに、閾値電圧ＶTHにヒステリシスを持たない通常
のインバータ１０を設け、２段目のゲートに、閾値電圧
ＶTHにヒステリシスを持つシュミットトリガ回路２０を
設けている。１段目のインバータ１０はヒステリシスを
持たないため、電源電圧ＶＤＤが変動しても、図５に示
すように、安定した周波数ｆ１０の出力信号ＶOUT を出
力できる。その上、インバータ１０の出力にノイズが含
まれていても、そのノイズをシュミットトリガ回路２０
のヒステリシスによって除去できる。即ち、インバータ
１０のゲインは有限であり、該インバータ１０が例えノ
イズを増幅してシュミットトリガ回路２０に入力したと
しても、それが該シュミットトリガ回路２０の“Ｈ”レ
ベル側の閾値電圧ＶTU、つまりトリガ電圧まで達しない
限り、その入力ノイズの遮断が行えるからである。な
お、本発明は上記実施例に限定されず、例えば図６のＣ
Ｒ発振回路を他のトランジスタ構成にしたり、あるいは
出力端子４０に波形整形回路等を付加する等、種々の変
形が可能である。
【００１２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、電圧レベルがアナログ的に変化する第１のノード
に、閾値電圧にヒステリシスを持たない第１のインバー
タを接続したので、電源電圧の変動に依存しない安定し
た周波数の出力信号を出力端子から出力できる。しか
も、第１のインバータの後段に、閾値電圧にヒステリシ
スを持つシュミットトリガ回路を設けたので、第１のイ
ンバータの出力にノイズが含まれていても、該シュミッ
トトリガ回路のヒステリシス電圧によってそのノイズを
除去でき、簡単な回路構成で、必要十分なノイズ対策が
可能である。つまり、本発明では１段目に第１のインバ
ータ、２段目にシュミットトリガ回路を設けることによ
り、余分な回路を付加することなく、簡単な回路構成
で、ノイズが除去された安定した周波数の出力信号を得
ることができるという顕著な効果を有する。
れば、電圧レベルがアナログ的に変化する第１のノード
に、閾値電圧にヒステリシスを持たない第１のインバー
タを接続したので、電源電圧の変動に依存しない安定し
た周波数の出力信号を出力端子から出力できる。しか
も、第１のインバータの後段に、閾値電圧にヒステリシ
スを持つシュミットトリガ回路を設けたので、第１のイ
ンバータの出力にノイズが含まれていても、該シュミッ
トトリガ回路のヒステリシス電圧によってそのノイズを
除去でき、簡単な回路構成で、必要十分なノイズ対策が
可能である。つまり、本発明では１段目に第１のインバ
ータ、２段目にシュミットトリガ回路を設けることによ
り、余分な回路を付加することなく、簡単な回路構成
で、ノイズが除去された安定した周波数の出力信号を得
ることができるという顕著な効果を有する。
【図１】本発明の実施例のＣＲ発振回路の回路図であ
る。
る。
【図２】従来のＣＲ発振回路の回路図である。
【図３】図２の動作波形図である。
【図４】図２の問題点を説明するための他の動作波形図
である。
である。
【図５】従来と本発明の実施例の電源電圧−周波数特性
図である。
図である。
【図６】図１の構成例を示す具体的な回路図である。
【図７】図６中のシュミットトリガ回路の動作特性図で
ある。
ある。
１０，３０ 第１，第２のインバータ ２０ シュミットトリガ回路 ４０ 出力端子 ５０ コンデンサ ６０ 抵抗 Ｎ１０，Ｎ２０ 第１，第２のノード ＶOUT 出力信号
Claims (1)
- 【請求項１】 電圧レベルがアナログ的に変化する第１
のノードの電位が一定の閾値電圧を越えると反転信号を
出力する第１のインバータと、 前記第１のインバータの出力を２つの閾値電圧と比較
し、その比較結果に応じた反転信号を第２のノードへ出
力するシュミットトリガ回路と、 前記第２のノードの電位が一定の閾値電圧を越えると反
転信号を出力端子へ出力する第２のインバータと、 前記第１と第２のノード間に接続されたコンデンサと、 前記第１のノードと前記出力端子間に接続された抵抗と
を、 備えたことを特徴とするＣＲ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12981693A JPH06338721A (ja) | 1993-05-31 | 1993-05-31 | Ｃｒ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12981693A JPH06338721A (ja) | 1993-05-31 | 1993-05-31 | Ｃｒ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338721A true JPH06338721A (ja) | 1994-12-06 |
Family
ID=15018937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12981693A Pending JPH06338721A (ja) | 1993-05-31 | 1993-05-31 | Ｃｒ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338721A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146866A (ja) * | 2002-10-21 | 2004-05-20 | Denso Corp | 発振回路 |
| JP2009246793A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Ｃｒ発振回路 |
| JP2010063021A (ja) * | 2008-09-05 | 2010-03-18 | Denso Corp | 集積回路 |
-
1993
- 1993-05-31 JP JP12981693A patent/JPH06338721A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146866A (ja) * | 2002-10-21 | 2004-05-20 | Denso Corp | 発振回路 |
| US7129798B2 (en) | 2002-10-21 | 2006-10-31 | Denso Corporation | Oscillator circuit having stable frequency |
| JP2009246793A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Microelectronics Ltd | Ｃｒ発振回路 |
| JP2010063021A (ja) * | 2008-09-05 | 2010-03-18 | Denso Corp | 集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |