JPH06342172A - 透明電極を備えた光学装置及びその製造方法 - Google Patents
透明電極を備えた光学装置及びその製造方法Info
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- JPH06342172A JPH06342172A JP15413093A JP15413093A JPH06342172A JP H06342172 A JPH06342172 A JP H06342172A JP 15413093 A JP15413093 A JP 15413093A JP 15413093 A JP15413093 A JP 15413093A JP H06342172 A JPH06342172 A JP H06342172A
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Landscapes
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Abstract
(57)【要約】
【目的】 画素電極としてＩＴＯを用いる場合の製造上
の欠点を解消し、製造工程の簡素化及び歩留りの向上を
図ることができる光学装置及びその製造方法を提供する
ことを目的とする。 【構成】 絶縁性基板１上に薄膜トランジスタ１０及び
画素電極（透明電極）７を備えた液晶ディスプレイ装置
において、上記画素電極７を、上記薄膜トランジスタ１
０のドレイン部２ｃを形成しているドープド低抵抗ｐｏ
ｌｙ−Ｓｉ薄膜にて形成した。
の欠点を解消し、製造工程の簡素化及び歩留りの向上を
図ることができる光学装置及びその製造方法を提供する
ことを目的とする。 【構成】 絶縁性基板１上に薄膜トランジスタ１０及び
画素電極（透明電極）７を備えた液晶ディスプレイ装置
において、上記画素電極７を、上記薄膜トランジスタ１
０のドレイン部２ｃを形成しているドープド低抵抗ｐｏ
ｌｙ−Ｓｉ薄膜にて形成した。
Description
【０００１】本発明は、液晶ディスプレイ装置やイメー
ジセンサ等の透明電極を備えた光学装置に関する。
ジセンサ等の透明電極を備えた光学装置に関する。
【０００２】
【従来の技術】液晶ディスプレイ装置は、図５乃至図６
に示すように、薄膜トランジスタ（以下、ＴＦＴと略記
する）から成る各スイッチング素子２１をＯＮ，ＯＦＦ
することにより、各スイッチング素子２１に接続された
画素電極２２と共通電極（図示せず）との間に電界の付
与及び非付与を行うことで液晶の配向を制御し、画素ご
とに光の透過・遮断を行わせて画像を表示するようにし
たものである。そして、従来の液晶ディスプレイ装置で
は、前記画素電極２２としてＩＴＯ（酸化インジウム
錫）が用いられている。
に示すように、薄膜トランジスタ（以下、ＴＦＴと略記
する）から成る各スイッチング素子２１をＯＮ，ＯＦＦ
することにより、各スイッチング素子２１に接続された
画素電極２２と共通電極（図示せず）との間に電界の付
与及び非付与を行うことで液晶の配向を制御し、画素ご
とに光の透過・遮断を行わせて画像を表示するようにし
たものである。そして、従来の液晶ディスプレイ装置で
は、前記画素電極２２としてＩＴＯ（酸化インジウム
錫）が用いられている。
【０００３】尚、図５に示す液晶ディスプレイ装置のＴ
ＦＴはコプラナ構造のものを、図６に示すＴＦＴはスタ
ガー構造のものを示し、また、図７は上記液晶ディスプ
レイ装置の一画素部分の平面図である。
ＦＴはコプラナ構造のものを、図６に示すＴＦＴはスタ
ガー構造のものを示し、また、図７は上記液晶ディスプ
レイ装置の一画素部分の平面図である。
【０００４】また、その製造プロセスにおいては、スイ
ッチング素子２１を形成した後に前記ＩＴＯを形成し、
パターニングすることが行われている。
ッチング素子２１を形成した後に前記ＩＴＯを形成し、
パターニングすることが行われている。
【０００５】
【発明が解決しようとする課題】ところで、前記ＩＴＯ
の形成には、主にスパッタ法が用いられるが、この方法
では、ＩＴＯ形成の際に発生するプラズマによってＴＦ
Ｔにダメージを与える。更に、ＩＴＯのエッチングに際
してもＴＦＴがダメージを受け、歩留まりが低下し、低
コスト化を阻害するという欠点があった。また、ＩＴＯ
を後工程で形成する場合は、層間絶縁膜２３を下地にし
て形成されるため、ステップカバレッヂが悪いという欠
点も有している。
の形成には、主にスパッタ法が用いられるが、この方法
では、ＩＴＯ形成の際に発生するプラズマによってＴＦ
Ｔにダメージを与える。更に、ＩＴＯのエッチングに際
してもＴＦＴがダメージを受け、歩留まりが低下し、低
コスト化を阻害するという欠点があった。また、ＩＴＯ
を後工程で形成する場合は、層間絶縁膜２３を下地にし
て形成されるため、ステップカバレッヂが悪いという欠
点も有している。
【０００６】本発明は、上記の事情に鑑み、画素電極と
してＩＴＯを用いる場合の製造上の欠点を解消し、製造
工程の簡素化及び歩留りの向上を図ることができる光学
装置及びその製造方法を提供することを目的とする。
してＩＴＯを用いる場合の製造上の欠点を解消し、製造
工程の簡素化及び歩留りの向上を図ることができる光学
装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の透明電極を備え
た光学装置は、上記の課題を解決するために、透明電極
がドープド低抵抗多結晶半導体薄膜から成ることを特徴
としている。
た光学装置は、上記の課題を解決するために、透明電極
がドープド低抵抗多結晶半導体薄膜から成ることを特徴
としている。
【０００８】また、本発明の透明電極を備えた光学装置
の製造方法は、同一基板上に薄膜トランジスタ及び透明
電極を備えた光学装置の製造方法において、上記薄膜ト
ランジスタのコンタクト部を形成するときに同材料で同
時に上記の透明電極を形成することを特徴としている。
の製造方法は、同一基板上に薄膜トランジスタ及び透明
電極を備えた光学装置の製造方法において、上記薄膜ト
ランジスタのコンタクト部を形成するときに同材料で同
時に上記の透明電極を形成することを特徴としている。
【０００９】
【作用】上記の構成によれば、ドープド低抵抗多結晶半
導体薄膜はＩＴＯと同程度の抵抗率を保有し得るもので
あり、十分に電極として機能し、また、多結晶の薄膜で
あるため透明電極として十分な透過率を保有し得る。
導体薄膜はＩＴＯと同程度の抵抗率を保有し得るもので
あり、十分に電極として機能し、また、多結晶の薄膜で
あるため透明電極として十分な透過率を保有し得る。
【００１０】また、上記の製造方法によれば、薄膜トラ
ンジスタのコンタクト部形成時に同材料で同時に形成す
るため、ＩＴＯを別工程で作成する従来法に比べ、工程
数の削減が図れる。また、ＩＴＯを成膜する場合のよう
に薄膜トランジスタに対するプラズマダメージは生じな
い。また、透明電極のパターニングは、薄膜トランジス
タの半導体薄膜のアイランド化に際して同時に行えるた
め、薄膜トランジスタ形成後のＩＴＯエッチングにより
生ずる薄膜トランジスタのダメージも回避することがで
きる。更に、薄膜トランジスタ形成後の後工程で透明電
極を形成する場合のステップカバレッヂの悪化といった
問題も生じない。
ンジスタのコンタクト部形成時に同材料で同時に形成す
るため、ＩＴＯを別工程で作成する従来法に比べ、工程
数の削減が図れる。また、ＩＴＯを成膜する場合のよう
に薄膜トランジスタに対するプラズマダメージは生じな
い。また、透明電極のパターニングは、薄膜トランジス
タの半導体薄膜のアイランド化に際して同時に行えるた
め、薄膜トランジスタ形成後のＩＴＯエッチングにより
生ずる薄膜トランジスタのダメージも回避することがで
きる。更に、薄膜トランジスタ形成後の後工程で透明電
極を形成する場合のステップカバレッヂの悪化といった
問題も生じない。
【００１１】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。
て説明する。
【００１２】図１及び図２は、それぞれ本発明の液晶デ
ィスプレイ装置における一画素部分の構造を示す縦断面
図であり、前者はＴＦＴ１０がコプラナ構造であるもの
を、後者はＴＦＴ１０がスタガー構造であるものをそれ
ぞれ示している。また、図３は上記液晶ディスプレイ装
置の一画素部分の平面図である。
ィスプレイ装置における一画素部分の構造を示す縦断面
図であり、前者はＴＦＴ１０がコプラナ構造であるもの
を、後者はＴＦＴ１０がスタガー構造であるものをそれ
ぞれ示している。また、図３は上記液晶ディスプレイ装
置の一画素部分の平面図である。
【００１３】図１に示すＴＦＴ１０のｐｏｌｙ−Ｓｉ薄
膜２の膜厚は約５００Åであり、薄膜の多結晶膜である
ため、ａ−Ｓｉ膜に比べて約１桁高い透過率を有する。
上記ｐｏｌｙ−Ｓｉ膜２上にはゲート絶縁膜３及びゲー
ト電極４が形成されており、これをマスクとした不純物
注入処理によって上記ｐｏｌｙ−Ｓｉ膜２にはソース部
２ａ及びドレイン部２ｃが形成され、また、上記ゲート
絶縁膜３下のｐｏｌｙ−Ｓｉ膜２には不純物注入は行わ
れず、ｉ層のチャネル部２ｂが形成される。電極６は、
コンタクトホールを介してソース部２ａに接続されたも
のである。また、層間絶縁膜５は隣接するＴＦＴとの絶
縁を確保するために形成される。
膜２の膜厚は約５００Åであり、薄膜の多結晶膜である
ため、ａ−Ｓｉ膜に比べて約１桁高い透過率を有する。
上記ｐｏｌｙ−Ｓｉ膜２上にはゲート絶縁膜３及びゲー
ト電極４が形成されており、これをマスクとした不純物
注入処理によって上記ｐｏｌｙ−Ｓｉ膜２にはソース部
２ａ及びドレイン部２ｃが形成され、また、上記ゲート
絶縁膜３下のｐｏｌｙ−Ｓｉ膜２には不純物注入は行わ
れず、ｉ層のチャネル部２ｂが形成される。電極６は、
コンタクトホールを介してソース部２ａに接続されたも
のである。また、層間絶縁膜５は隣接するＴＦＴとの絶
縁を確保するために形成される。
【００１４】また、図２に示すＴＦＴ１０のｐｏｌｙ−
Ｓｉ薄膜２（２ａ，２ｂ，２ｃ）の膜厚も約５００Åに
形成され、図１と同様に薄膜の多結晶膜であり、ａ−Ｓ
ｉ膜に比べて約１桁高い透過率を有する。この図２に示
すＴＦＴにおいては、不純物がドープされたソース部２
ａ及びドレイン部２ｃが形成され、このソース部２ａ、
ドレイン部２ｃを跨ぐようにこの間にｉ層のチャネル部
２ｂが形成される。このチャネル部２ｂ上にゲート絶縁
膜３を介してゲート電極４が形成されている。
Ｓｉ薄膜２（２ａ，２ｂ，２ｃ）の膜厚も約５００Åに
形成され、図１と同様に薄膜の多結晶膜であり、ａ−Ｓ
ｉ膜に比べて約１桁高い透過率を有する。この図２に示
すＴＦＴにおいては、不純物がドープされたソース部２
ａ及びドレイン部２ｃが形成され、このソース部２ａ、
ドレイン部２ｃを跨ぐようにこの間にｉ層のチャネル部
２ｂが形成される。このチャネル部２ｂ上にゲート絶縁
膜３を介してゲート電極４が形成されている。
【００１５】これら、両ＴＦＴにおいて、画素電極７
は、ドープド低抵抗ｐｏｌｙ−Ｓｉ薄膜（５００Å，８
０Ω／□，ρ＝４×１０-4Ω・ｃｍ）から成っている。
即ち、この画素電極７は、前記のドレイン部２ｃを形成
する前記ｐｏｌｙ−Ｓｉ膜２にて形成されたものであ
り、ｐｏｌｙ−Ｓｉ膜２に対しソース・ドレイン部を形
成するときに同時に導電化することにより形成される。
は、ドープド低抵抗ｐｏｌｙ−Ｓｉ薄膜（５００Å，８
０Ω／□，ρ＝４×１０-4Ω・ｃｍ）から成っている。
即ち、この画素電極７は、前記のドレイン部２ｃを形成
する前記ｐｏｌｙ−Ｓｉ膜２にて形成されたものであ
り、ｐｏｌｙ−Ｓｉ膜２に対しソース・ドレイン部を形
成するときに同時に導電化することにより形成される。
【００１６】このように、上記の画素電極７は、ドープ
ド低抵抗ｐｏｌｙ−Ｓｉ薄膜からなり、この薄膜はＩＴ
Ｏと同程度の抵抗率を保有するため、電極として十分に
機能する。また、５００Åの多結晶薄膜であるため、透
明電極として十分な透過率を保有する。
ド低抵抗ｐｏｌｙ−Ｓｉ薄膜からなり、この薄膜はＩＴ
Ｏと同程度の抵抗率を保有するため、電極として十分に
機能する。また、５００Åの多結晶薄膜であるため、透
明電極として十分な透過率を保有する。
【００１７】次に、上記ドープド低抵抗ｐｏｌｙ−Ｓｉ
薄膜からなる画素電極を備える液晶ディスプレイ装置の
製造方法について説明する。
薄膜からなる画素電極を備える液晶ディスプレイ装置の
製造方法について説明する。
【００１８】図４は、上記の液晶ディスプレイ装置の製
造方法におけるＴＦＴ（コプラナ構造）及び画素電極の
形成までを工程順に示した断面図である。
造方法におけるＴＦＴ（コプラナ構造）及び画素電極の
形成までを工程順に示した断面図である。
【００１９】まず、同図（ａ）に示すように、絶縁性透
明基板１の上にＳｉ薄膜２′を成膜し、ＴＦＴにおける
半導体膜および画素電極の形状にパターニングする。Ｓ
ｉ薄膜２′は、ｐｏｌｙ−Ｓｉ薄膜或いはａ−Ｓｉ薄膜
のどちらでもよく、ａ−Ｓｉ薄膜を形成する場合は、後
に再結晶化によってｐｏｌｙ−Ｓｉ薄膜とすることがで
きる。
明基板１の上にＳｉ薄膜２′を成膜し、ＴＦＴにおける
半導体膜および画素電極の形状にパターニングする。Ｓ
ｉ薄膜２′は、ｐｏｌｙ−Ｓｉ薄膜或いはａ−Ｓｉ薄膜
のどちらでもよく、ａ−Ｓｉ薄膜を形成する場合は、後
に再結晶化によってｐｏｌｙ−Ｓｉ薄膜とすることがで
きる。
【００２０】上記ａ−Ｓｉ薄膜の形成は、プラズマＣＶ
Ｄ法、ＬＰＣＶＤ法、或いはスパッタ法等により行うこ
とができる。また、上記プラズマＣＶＤ法においては、
例えば、ＲＦパワー密度２７．７ｍＷ／ｃｍ2 ，チャン
バー内圧力２６．６Ｐａ，基板温度１６０〜５５０℃の
成膜条件で行い、成膜後には５５０℃の温度で１時間の
脱水素化処理を行う。
Ｄ法、ＬＰＣＶＤ法、或いはスパッタ法等により行うこ
とができる。また、上記プラズマＣＶＤ法においては、
例えば、ＲＦパワー密度２７．７ｍＷ／ｃｍ2 ，チャン
バー内圧力２６．６Ｐａ，基板温度１６０〜５５０℃の
成膜条件で行い、成膜後には５５０℃の温度で１時間の
脱水素化処理を行う。
【００２１】次に、同図（ｂ）に示すように、Ｓｉ薄膜
２’上にＳｉＯ2等からなる絶縁膜及びｐｏｌｙ−Ｓｉ
膜或いはａ−Ｓｉ膜を形成して、パターニングすること
により、ゲート絶縁膜３及びゲート電極４を形成する。
ゲート電極４は、この段階では導電化されていない。
又、ゲート電極４として高融点金属膜を形成してもよい
のである。
２’上にＳｉＯ2等からなる絶縁膜及びｐｏｌｙ−Ｓｉ
膜或いはａ−Ｓｉ膜を形成して、パターニングすること
により、ゲート絶縁膜３及びゲート電極４を形成する。
ゲート電極４は、この段階では導電化されていない。
又、ゲート電極４として高融点金属膜を形成してもよい
のである。
【００２２】次に、同図（ｃ）に示すように、上記のゲ
ート絶縁膜３及びゲート電極４をマスクとし、ソース部
２ａ・ドレイン部２ｃとなるべき領域及び画素電極７と
なるべき領域に不純物のドーピングを行う。不純物のド
ーピングは、例えば、イオンシャワードーピング法或い
はイオン注入法（例えば、２０ＫｅＶ，ドーズ量５×１
０15／ｃｍ2 ）、ａｓ−ｄｅｐｏドープ（ＰＨ3 ／Ｓｉ
Ｈ4 ：１％の条件でドープ膜を堆積）により行うことが
できる。
ート絶縁膜３及びゲート電極４をマスクとし、ソース部
２ａ・ドレイン部２ｃとなるべき領域及び画素電極７と
なるべき領域に不純物のドーピングを行う。不純物のド
ーピングは、例えば、イオンシャワードーピング法或い
はイオン注入法（例えば、２０ＫｅＶ，ドーズ量５×１
０15／ｃｍ2 ）、ａｓ−ｄｅｐｏドープ（ＰＨ3 ／Ｓｉ
Ｈ4 ：１％の条件でドープ膜を堆積）により行うことが
できる。
【００２３】次に、同図（ｄ）に示すように、活性化処
理を行う。この活性化処理により、ソース部２ａ、ドレ
イン部２ｃ、及び画素電極７は、シート抵抗が５０〜８
０Ω／□（抵抗率：３〜４×１０-4Ω・ｃｍ）のドープ
ド低抵抗ｐｏｌｙ−Ｓｉ薄膜となる。
理を行う。この活性化処理により、ソース部２ａ、ドレ
イン部２ｃ、及び画素電極７は、シート抵抗が５０〜８
０Ω／□（抵抗率：３〜４×１０-4Ω・ｃｍ）のドープ
ド低抵抗ｐｏｌｙ−Ｓｉ薄膜となる。
【００２４】活性化処理としては、例えば、レーザーア
ニール法、或いは熱アニール法が用いられる。レーザー
アニール法においては、エキシマレーザーを用い、例え
ば、出力２００〜３５０ｍＪ／ｃｍ2 ，基板温度常温〜
４００℃，パルス数１〜１２８ｓｈｏｔｓの条件で行
う。なお、出発膜としてａ−Ｓｉ膜を形成した場合、上
記エキシマレーザーで活性化することにより、同時にａ
−Ｓｉ膜を再結晶化してｐｏｌｙ−Ｓｉ膜とすることが
できる。
ニール法、或いは熱アニール法が用いられる。レーザー
アニール法においては、エキシマレーザーを用い、例え
ば、出力２００〜３５０ｍＪ／ｃｍ2 ，基板温度常温〜
４００℃，パルス数１〜１２８ｓｈｏｔｓの条件で行
う。なお、出発膜としてａ−Ｓｉ膜を形成した場合、上
記エキシマレーザーで活性化することにより、同時にａ
−Ｓｉ膜を再結晶化してｐｏｌｙ−Ｓｉ膜とすることが
できる。
【００２５】なお、ＴＦＴをスタガー構造とする場合
は、チャネル部２ｂより先にソース部２ａ、ドレイン部
２ｃ及び画素電極７となる膜を形成するので、この膜形
成において直接にドープド低抵抗ｐｏｌｙ−Ｓｉ薄膜を
形成することができる。
は、チャネル部２ｂより先にソース部２ａ、ドレイン部
２ｃ及び画素電極７となる膜を形成するので、この膜形
成において直接にドープド低抵抗ｐｏｌｙ−Ｓｉ薄膜を
形成することができる。
【００２６】次に、同図（ｅ）に示すように、層間絶縁
膜５を形成し、パターニングする。
膜５を形成し、パターニングする。
【００２７】そして、同図（ｆ）に示すように、前記層
間絶縁膜５にコンタクトホールを形成し、ソース部２ａ
に接続する電極８を形成する。
間絶縁膜５にコンタクトホールを形成し、ソース部２ａ
に接続する電極８を形成する。
【００２８】以後は、公知の手法を用いることにより、
液晶ディスプレイ装置を製造することができる。
液晶ディスプレイ装置を製造することができる。
【００２９】上記の製造方法によれば、ＴＦＴにおける
コンタクト部２ａ・２ｃの形成時に同材料で同時に形成
するため、ＩＴＯを別工程で作成する従来法に比べ、工
程数の削減が図れる。また、ＩＴＯを成膜する場合に生
じるＴＦＴへのプラズマダメージは本方法では生じな
い。また、画素電極（透明電極）７のパターニングは、
ＴＦＴのＳｉ薄膜２′のアイランド化に際して同時に行
えるため、ＴＦＴ形成後のＩＴＯエッチングにより生ず
るＴＦＴのダメージも回避することができる。更に、Ｔ
ＦＴ形成後の後工程で画素電極７を形成する場合のステ
ップカバレッヂの悪化といった問題も生じない。
コンタクト部２ａ・２ｃの形成時に同材料で同時に形成
するため、ＩＴＯを別工程で作成する従来法に比べ、工
程数の削減が図れる。また、ＩＴＯを成膜する場合に生
じるＴＦＴへのプラズマダメージは本方法では生じな
い。また、画素電極（透明電極）７のパターニングは、
ＴＦＴのＳｉ薄膜２′のアイランド化に際して同時に行
えるため、ＴＦＴ形成後のＩＴＯエッチングにより生ず
るＴＦＴのダメージも回避することができる。更に、Ｔ
ＦＴ形成後の後工程で画素電極７を形成する場合のステ
ップカバレッヂの悪化といった問題も生じない。
【００３０】なお、本実施例では、透明電極を備えた光
学装置として液晶ディスプレイ装置を示したが、駆動回
路一体型イメージセンサ等においても光センサ部の透明
電極がドープド低抵抗ｐｏｌｙ−Ｓｉ薄膜を持つ構造と
してもよいものである。
学装置として液晶ディスプレイ装置を示したが、駆動回
路一体型イメージセンサ等においても光センサ部の透明
電極がドープド低抵抗ｐｏｌｙ−Ｓｉ薄膜を持つ構造と
してもよいものである。
【００３１】
【発明の効果】以上のように、本発明によれば、画素電
極としてＩＴＯを用いる場合の製造上の欠点を解消し、
製造工程の簡素化及び歩留りの向上を図り、透明電極を
備えた光学装置のコストを低減できるという効果を奏す
る。
極としてＩＴＯを用いる場合の製造上の欠点を解消し、
製造工程の簡素化及び歩留りの向上を図り、透明電極を
備えた光学装置のコストを低減できるという効果を奏す
る。
【図１】本発明のＴＦＴがコプラナ型である液晶ディス
プレイ装置の要部を示す縦断面図である。
プレイ装置の要部を示す縦断面図である。
【図２】本発明のＴＦＴがスタガー型である液晶ディス
プレイ装置の要部を示す縦断面図である。
プレイ装置の要部を示す縦断面図である。
【図３】本発明の透明電極を備えた液晶ディスプレイ装
置の要部の平面図である。
置の要部の平面図である。
【図４】本発明のＴＦＴコプラナ型である液晶ディスプ
レイ装置の製造方法を工程順に示した縦断面図である。
レイ装置の製造方法を工程順に示した縦断面図である。
【図５】従来のＴＦＴがコプラナ型である液晶ディスプ
レイ装置の要部を示す縦断面図である。
レイ装置の要部を示す縦断面図である。
【図６】従来のＴＦＴがスタガー型である液晶ディスプ
レイ装置の要部を示す縦断面図である。
レイ装置の要部を示す縦断面図である。
【図７】従来の透明電極を備えた液晶ディスプレイ装置
の要部の平面図である。
の要部の平面図である。
１ 絶縁性基板 ２ Ｓｉ薄膜 ２ａ ソース部 ２ｂ チャネル部 ２ｃ ドレイン部 ３ ゲート絶縁膜 ４ ゲート電極 １０ ＴＦＴ
Claims (2)
- 【請求項１】 基板上に薄膜トランジスタとこのトラン
ジスタに接続された透明電極とを備えた光学装置におい
て、前記透明電極がドープド低抵抗多結晶半導体膜から
なることを特徴とする透明電極を備えた光学装置。 - 【請求項２】 同一基板上に薄膜トランジスタ及び透明
電極を備えた光学装置の製造方法において、上記薄膜ト
ランジスタのコンタクト部を形成するときに同材料で同
時に上記の透明電極を形成することを特徴とする透明電
極を備えた光学装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15413093A JPH06342172A (ja) | 1993-05-31 | 1993-05-31 | 透明電極を備えた光学装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15413093A JPH06342172A (ja) | 1993-05-31 | 1993-05-31 | 透明電極を備えた光学装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06342172A true JPH06342172A (ja) | 1994-12-13 |
Family
ID=15577561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15413093A Pending JPH06342172A (ja) | 1993-05-31 | 1993-05-31 | 透明電極を備えた光学装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06342172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555393B2 (en) | 1999-03-16 | 2003-04-29 | International Business Machines Corporation | Process for fabricating a field-effect transistor with a buried Mott material oxide channel |
| WO2006126968A1 (en) * | 2005-05-21 | 2006-11-30 | The Hong Kong University Of Science And Technology | A transflective liquid crystal device and method of manufacturing the same |
-
1993
- 1993-05-31 JP JP15413093A patent/JPH06342172A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6555393B2 (en) | 1999-03-16 | 2003-04-29 | International Business Machines Corporation | Process for fabricating a field-effect transistor with a buried Mott material oxide channel |
| WO2006126968A1 (en) * | 2005-05-21 | 2006-11-30 | The Hong Kong University Of Science And Technology | A transflective liquid crystal device and method of manufacturing the same |
| US8013957B2 (en) | 2005-05-21 | 2011-09-06 | The Hong Kong University Of Science And Technology | Transflective liquid crystal device and method of manufacturing the same |
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