JPH0634718A - 集積回路チップにおいて専用チップ出力ピンに診断情報を与える方法および装置 - Google Patents

集積回路チップにおいて専用チップ出力ピンに診断情報を与える方法および装置

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JPH0634718A
JPH0634718A JP5104142A JP10414293A JPH0634718A JP H0634718 A JPH0634718 A JP H0634718A JP 5104142 A JP5104142 A JP 5104142A JP 10414293 A JP10414293 A JP 10414293A JP H0634718 A JPH0634718 A JP H0634718A
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gate
output
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chip
signal
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JP5104142A
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Thomas J Runaldue
トーマス・ジェイ・ルナルデュー
Philip Ngai
フィリップ・ンガイ
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Advanced Micro Devices Inc
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    • G—PHYSICS
    • G01—MEASURING; TESTING
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  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【目的】 ピンアウトを増加することなくチップの診断
情報を得る能力を増加する。 【構成】 集積回路内の複数のノードとプログラム可能
な１組の２進ゲート信号とを組合わせ論理回路に接続す
ることによって、組合わせ論理回路が専用出力ピンにリ
アルタイムの診断情報を与えるようにすることによっ
て、集積回路内の複数のノードについての診断情報をプ
ログラム可能に得るための装置および方法。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、集積回路アーキテクチャに
関し、より特定的には、ユーザがネットワークシステム
診断回路の機能をプログラムすることを可能にするネッ
トワークコントローラアーキテクチャに関する。
【０００２】
【発明の背景】集積回路の設計は、単一のチップ上への
より大きなシステムまたはサブシステムを包含する傾向
が続いている。この傾向が続くに伴い、より複雑化した
機能がその設計中にチップに組込まれている。この傾向
は、ＣＭＯＳ構造の低いコスト、低い電力消費および速
度によってさらに強められ、そのため最初の設計コスト
に見合う十分に大きな市場を有するほとんどどのシステ
ムも、今では、以前はＲＯＭ、ＲＡＭゲートおよびレジ
スタのような構成要素型集積回路を製造することに専念
してきたこれらの製造業者によって設計され供給されて
いる。
【０００３】この傾向が続いてきた間に、以前は最終製
品の製造業者によって行なわれていたシステム設計の多
大な努力は、チップの設計者および集積回路の製造業者
へと移行してきた。
【０００４】集積回路の設計においては、多くの設計上
の制約があり、最も重要なもののうちの１つは「ピンア
ウト」である。単一の高密度集積回路のダイが一般的に
１ｃｍ四方のオーダであるため、それは何十万というト
ランジスタおよび金属の相互接続を含むにもかかわら
ず、自立したワイヤリードが短絡することなしにチップ
に接続され得る領域はほんのわずかしかない。これは、
集積回路の入力または出力リードの数を標準的プロセス
技術では約２００に制限する。
【０００５】したがって、集積回路の設計者は、選択
（discretionary ）機能をチップのピンからいかに取出
すか、すなわち「ピンアウト」によりチップ外で利用可
能にすべきかについて、多くの困難な決断をしなければ
ならない。こうした選択グループには、システム診断機
能を与える信号が含まれる。先行技術においては、チッ
プの設計者は、いくつのピンを診断の専用にするべきで
あるか、およびどの診断信号がそれらのピンを介してチ
ップ外に与えられるべきであるかを決定しなければなら
なかった。ネットワークコントローラのチップは、非常
に多くの必須機能を必要とするので、必須でない診断は
ほんのいくつかのピン、すなわち４〜５つに制限されて
きた。したがって、多くの診断機能はチップ外に与えら
れず、このことによってトラブルシューティングおよび
メインテナンスが、より困難かつ高価となった。特にチ
ップが他の装置とインターフェースし、相互接続のため
のチップおよび媒体もまた故障する可能性がある状況に
おいては特にそうであった。多くの例において、診断情
報は、もしそれがチップから利用可能であれば、チップ
外の故障を特定的に分離し、コストの高いダウン時間を
防ぐであろう。
【０００６】この発明の目的は、この機能に与えられた
ピンアウトを増加することなしにチップの診断情報を得
る能力を向上することである。
【０００７】この発明のさらに他の目的は、ある類の診
断信号からピンアウト診断信号を選択する能力をユーザ
に与えることである。
【０００８】この発明のさらに他の目的は、各々の機能
に対して専用のピンを必要とせずに診断情報のユーザに
よる選択肢を増加させるために、ソフトウェアによりチ
ップをプログラムして、遅延および／またはブリンキン
グ機能を含む、ある選択された類の診断信号に組合わせ
論理機能を与える能力をユーザに与えることである。
【０００９】
【発明の概要】集積回路は、診断機能の専用とされ得る
ピンをほんの限られた数だけしか有さず、もしチップの
外側で利用可能であれば診断上有用であろう多くの信号
または機能がある。この発明によって、インストールさ
れたチップをソフトウェア技術によってプログラムし、
製造業者によって固定的に選択された診断信号とは違っ
て、ユーザの選択した診断信号を論理的に組合わせる／
選択する能力をチップのユーザに与える。
【００１０】
【実施例の詳細な説明】多くの大規模集積応用回路は、
現在全てのシステムを含み、チップの一部分としてしば
しばマイクロプロセッサを含む。他のチップは内部バス
アーキテクチャで設計され、コンピュータシステムの標
準バスにインターフェースしている。マイクロプロセス
バス構造へのアクセスは、これまでは不可能であった方
法で、ファームウェアまたはソフトウェアを用いてチッ
プをユーザの制御下でプログラムする機会を与える。た
とえば、プログラミングシステム状態またはセルフチェ
ック診断は現在可能であって、理論上もしチップがその
すべてのノードを検出器に利用できるようにするために
物理的に設計されれば、ユーザはすべてのノードに対し
てセルフチェックをプログラムし、その結果を標準と比
較し、仕様にはずれた条件についての誤り表示を与え、
および／または修正処置を開始する。
【００１１】そのような診断は理論上可能であるが、集
積回路のチップの実際の大きさは、基本的なシリコンの
欠陥密度および製造の歩どまりに関係する多くの要因に
よって制限される。歩どまりはデバイスの密度の関数と
して急速に減少する。したがって、チップの設計者は、
一般的に、必要とされる相互接続の数のため、広範囲な
セルフチェックを実現していない。しかしながら、大規
模集積回路の設計者のうち幾人かは、数個の出力ピン
を、ユーザにとって有益であると設計者達が考えた機能
の精選選択専用に使用した。それらの例のいくつかにお
いては、チップの設計者は選択された機能を示すＬＥＤ
のような表示ライトを駆動するための内部ドライバを含
ませた。
【００１２】本出願人らは、システムがより高密度化
し、単一のチップに詰込まれるにつれ、相互接続ノード
が診断にはもはや利用不可能であるため、故障源を分離
することはより困難になっていると判断した。また、チ
ップのユーザは操作の間しばしば、チップからの情報の
うち製造業者によって提供された情報とは異なる情報に
関心を持つ。これまでは、もし内部回路情報が専用出力
／入力ピンで利用可能となるように設計されていなけれ
ば、内部回路情報にアクセスすることは不可能であっ
た。
【００１３】この発明においては、本出願人らは、ユー
ザが、専用出力ピンの数の増加を必要とすることなく、
診断情報を含むチップの動作についての情報に選択的に
アクセスできる方法および装置を提供する。本出願人ら
は、任意の選択された数のチップノードに結合され、か
つユーザのソフトウェアプログラムの制御下で組合わせ
可能で、それにより専用出力ピンにおいて組合わせ出力
を利用可能とするようなＡＮＤゲートとＯＲゲートとの
システムを提供する。
【００１４】図１を参照すると、ユーザがどのチップノ
ード情報をチップからの出力の専用ピンで利用可能とす
るかをプログラムする回路がブロック図で示されてい
る。具体的には、出力診断のための専用ピンの各々に対
してＡＮＤゲート３５およびＯＲゲート４０のバンクが
ある。図１では、これは「Ｎ」本のピンとして示されて
いる。ＡＮＤレジスタ６は、ＡＮＤゲートピンＯ素子３
５に接続するように示され、ＯＲレジスタ７はＯＲゲー
トピンＯ４０に結合されている。ＡＮＤゲート３５とＯ
Ｒゲート４０とはコンバイナ９に接続され、その出力は
専用出力ピンＯに与えられる。制御レジスタ８もまた次
に説明されるようにコンバイナ９に接続される。ＡＮＤ
レジスタ６′およびＯＲレジスタ７′の各々は、ピン１
からＮまでの各々に対してコンバイナ９′に接続され
る。各々のレジスタはまた、デコーダ５ばかりではなく
アドレスバス２とデータバス３とに接続される。Ｉ／Ｏ
ポート接続をユーザの周辺装置１７に与えるポート１１
もまた示されている。ポート１１はまた、アドレスバス
２とデータバス３とデコーダ５とに接続される。図示さ
れた機構においては、ＣＰＵ１は、そのプログラム制御
下で、周辺装置１７からの入力をポート１１で受取り、
それは、ＡＮＤレジスタ（素子６... ６′）およびＯＲ
レジスタ（素子７... ７′）にロードされるようにユー
ザによって特定された値を有する。ＣＰＵは、ユーザに
よって選択された値をそれらのレジスタにロードするで
あろう。図１の構成は、図示する目的でメモリマップさ
れた構成で示されている。ＣＰＵと一体であるいかなる
メモリまたはポート組織、すなわちＩ／ＯバスまたはＩ
／Ｏポートもまた、ユーザによって選択された値をＡＮ
ＤレジスタおよびＯＲレジスタにロードするように働く
であろう。
【００１５】図１を参照すると、ピンｏ〜ｎに対する別
の組のレジスタもまた示されており、制御レジスタ８お
よび制御レジスタＮ８′として図示されている。制御レ
ジスタ（８... ８′）もまた、ＡＮＤレジスタおよびＯ
Ｒレジスタに関して説明されたのと同じ方法で、ポート
１１および周辺装置１７によってプログラム可能であ
る。
【００１６】図２を参照すると、専用ピンの各々に対す
る診断信号出力の制御を可能にするハードウェア相互接
続が示されている。図２の回路は、「ｉ」専用診断ピン
の各々に対して同じである。特定的には、チップの設計
者は、チップ上に診断に利用可能となるＭ個のノード３
７をプログラマブルＡＮＤゲート３５′のブロックに接
続する金属相互接続ライン３８を設け、またＭ本の相互
接続ライン３９を介してプログラマブルＯＲゲート４
０′のブロックに接続した。チップの設計者はまた、チ
ップ上に金属線３６を設け、それはプログラマブルＡＮ
Ｄレジスタ６の各々の段の出力をプログラマブルＡＮＤ
ゲート３５′に接続し、かつプログラマブルＯＲレジス
タ７の各段の出力をプログラマブルＯＲゲート４０′に
接続する。ＡＮＤレジスタ６およびＯＲレジスタ７の段
の数は、「ｉ」ピンに利用可能にされた診断ノードの数
「ｍ」と等しくなければならない。図４を参照すると、
プログラムされたＡＮＤレジスタ６は、ライン５０−５
７を介してプログラマブルＡＮＤゲートブロック３５′
に接続されて示されており、ＡＮＤレジスタ６の各々の
段はそれぞれのＡＮＤゲート５８−６５に接続されてい
る。ＡＮＤゲート５８−６５の各々への第２の入力は診
断ノードＯ〜Ｍであり、ノードＩ〜Ｍの１つずつが特定
のＡＮＤゲートに結合される。もし、レジスタの段のう
ちの１つ、たとえば第１の段がハイでありかつその残り
がローの値にプログラムされるようにユーザがＡＮＤレ
ジスタ６をプログラムすれば、ＡＮＤゲート５８だけが
応答し、そのため診断ノードＯがモニタされるように指
定される唯一の状態となるであろう。ＡＮＤゲート５８
−６５はすべてＯＲゲート６６に接続されライン４４上
に出力される。同様に、図３を参照すると、ＯＲレジス
タ７はプログラマブルＯＲゲートブロック４０に接続さ
れて示されている。ＯＲレジスタの各段の出力６７−７
４はＯＲゲート７５−８２の反転入力に接続される。Ｏ
Ｒゲート７５−８２の他方の入力は、チップの設計者に
よって選択された診断ノードＯ〜Ｍに接続される。ＯＲ
ゲート７５−８２の出力は、その各々がＡＮＤゲート８
３に接続される。ＯＲゲートブロックによって、出力信
号４５での、選択された２つ以上の診断ノードの論理組
合わせが可能となる。たとえば、ＯＲレジスタ７にプロ
グラムされた値が、接続６７および６８を介してＯＲゲ
ート７５および７６に接続された最上の２つの段を除く
すべての段をローに設定すれば、診断ノード０および１
は論理上交差されるであろう。ノード０および１が同時
にともにハイであるときにのみ、出力４５はハイになる
であろう。
【００１７】図１および図２を参照して、１組の制御レ
ジスタ８... ８′（図１）、ＡＮＤＯＲビット３２、極
性ビット３３およびストレッチビット３４（図２）の機
能を説明する。各々の専用ビットに対して「制御レジス
タ」を設定することによって、付加的なプログラム可能
性が得られる。制御レジスタ８の第１のビットは、ＡＮ
Ｄゲートブロック３５′かまたはＯＲゲートブロック４
０′かを選択できるように設定される。これは、図２に
おいてＭＵＸ４６に接続されるレジスタＡＮＤＯＲビッ
ト３２として示され、それはＭＵＸにその出力をライン
４４と４５との間で切換えさせる。同様に、制御レジス
タの第２のビットは「極性ビット」３３と呼ばれ、それ
はＸＯＲ回路４８を反転することによって出力の極性の
切換を引き起こす。最後に、制御レジスタの第３のビッ
トは「ストレッチビット」３４と呼ばれ、それは１対の
ＡＮＤゲート４９および５０に接続される。ストレッチ
ビットがローであるとき、ＡＮＤゲート５０は、ＸＯＲ
４８からの信号にライン５２上のパルスストレッチャ５
１をバイパスさせる。もしストレッチビット３４がハイ
であれば、ＸＯＲ４８の出力はストレッチャ回路５１を
通ってその後出力５３そしてピンアウトｉに結合され
る。ストレッチャ機能によって、ある特定の短い持続期
間のパルスが延ばされることが可能になり、そのためそ
れらは人間の観察者によって明らかに知覚され得る。そ
の上、ストレッチャ機能はＬＥＤのブリンキングの励起
のため構成され得る。
【００１８】図５を参照すると、接続９２を介してパル
スストレッチャ９３をＭＵＸ９４の選択されていない反
転入力にフィードバックする別の実施例が開示されてい
る。ソースブロック９５に類似しかつ異なってプログラ
ム可能なブロック９０がエラーを示すときはいつでも、
それは制御ラインを介して制御を引継ぎ、ＭＵＸ９４に
パルスストレッチャの出力をその入力にフィードバック
させ、それが発振をもたらし、それがＬＥＤi をアラー
ム表示として頻繁に明滅させるであろう。
【００１９】パルスストレッチ５１および９３は、「集
積回路に関する論理設計（Logic Design with Integrat
ed Circuits ）」（ウィリアムウィッキーズ、ジョンワ
イリーアンドサンズ社（William Wickes, John Wiley a
nd Sons ）刊，１９６８）の１９８頁に説明されたリッ
プルカウンタのような除算回路と同じくらいに単純でよ
い。あるいは、パルスストレッチャはオンとオフとの時
間がプログラム可能なものでもよい。
【００２０】この発明は、ネットワーク状態アクティビ
ティをＬＥＤで表示することが望ましいイーサネットの
ネットワークコントローラチップに特に応用できる。コ
リジョン、ジャバ（Jabber）、リンク状態、受信、受信
極性および送信と呼ばれる６つの主なネットワークイン
ジケータおよびいくつかの他の二次的なインジケータが
ある。この発明を使用することによって、ユーザは、診
断ピンアウトを増加することなくこれらのすべてのイン
ジケータの所望の論理的組合わせを選択することができ
る。
【００２１】説明されたこの発明の実施例は説明的およ
び図示的な目的のものであって、この発明の範囲は請求
の範囲によって決定されるべきである。
【図面の簡単な説明】
【図１】ＡＮＤおよびＯＲ診断レジスタをプログラムす
るための１つの技術を示すブロック図である。
【図２】診断チャネルの１つの実施例の回路のブロック
図である。
【図３】図２のＡＮＤ「和積項」プログラマブルゲート
部の概略図である。
【図４】図２のＯＲ「積和項」プログラマブルゲート部
の概略図である。
【図５】プログラム可能な診断ノード状態を他の主要な
エラーに関するプログラム可能な状態と組合わせて、ア
ラームＬＥＤを明滅させるための代替の実施例を示す図
である。
【符号の説明】
６ ＡＮＤレジスタ ７ ＯＲレジスタ ８ 制御レジスタ ９ コンバイナ ３５ ＡＮＤゲート ４０ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ンガイ アメリカ合衆国、94002 カリフォルニア 州、ベルモント、セコイア・ドライブ、 2717

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 集積回路において専用チップ出力ピンに
    診断情報を与える方法であって、 前記集積回路の異なるノードからのｍ個の多数の信号
    を、前記チップ内の組合わせ論理回路に接続するステッ
    プと、 等しいｍ個の選択された２進ゲート信号を、前記多数の
    ノードのように前記組合わせ論理回路に接続するステッ
    プと、 異なるノードからの前記多数の信号を前記選択された２
    進ゲート信号に従って前記組合わせ論理回路内でゲート
    して、前記多数の信号からリアルタイム信号を発生する
    ステップと、 前記リアルタイム信号から導出される出力信号を与える
    ステップとを含み、前記出力信号は前記専用出力ピンに
    与えられる、方法。
  2. 【請求項２】 等しい数の選択された２進ゲート信号を
    接続する前記ステップが、物理的レジスタに選択された
    ２進ワードをロードすることによって前記選択された２
    進ゲート信号の状態をプログラムするステップを含み、
    前記物理的レジスタの各々の段が前記組合わせ論理回路
    に接続される、請求項１に記載の方法。
  3. 【請求項３】 前記組合わせ論理回路が論理的ＡＮＤ和
    積演算を含む、請求項２に記載の方法。
  4. 【請求項４】 前記リアルタイム信号から導出される出
    力信号を与える前記ステップが、前記リアルタイム信号
    をストレッチするべきであるかどうかを制御するための
    選択されたビットで物理的レジスタの状態をプログラム
    するステップを含む、請求項３に記載の方法。
  5. 【請求項５】 前記多数の信号をゲートするステップ
    が、論理的ＯＲ積和演算を含む、請求項４に記載の方
    法。
  6. 【請求項６】 集積回路（ＩＣ）装置であって、 集積回路のユーザが、前記装置によって前記ＩＣの専用
    ピン出力に与えられるべき診断情報を選択するための手
    段を含み、前記手段は前記ＩＣのｍ個のノードを前記Ｉ
    Ｃの前記組合わせ論理回路に恒常的に接続する組合わせ
    論理回路を含み、さらに、 出力を有するプログラマブルレジスタのｍ個の段を含
    み、前記プログラマブルレジスタのｍ個の段の出力は前
    記組合わせ論理回路に結線されており、さらに、 ＣＰＵを介して前記プログラマブルレジスタのｍ個の段
    をプログラムする手段を含み、前記プログラムする手段
    は、ＣＰＵを介して任意の選択されたビットパターンを
    前記プログラマブルレジスタのｍ個の段にロードする手
    段を含み、さらに、 前記組合わせ論理回路内で論理信号を発生する手段と、 前記論理信号から導出される出力信号を発生し、かつ前
    記出力信号を前記専用ピン出力に結合する手段とを含
    む、装置。
  7. 【請求項７】 前記組合わせ論理回路が複数のＡＮＤゲ
    ートを含み、前記ＡＮＤゲートの各々が２つの入力を有
    する、請求項６に記載の集積回路装置。
  8. 【請求項８】 各々の前記ＡＮＤゲートの入力の一方が
    その前記入力の一方において前記ｍ個のノードのうちの
    １つに結合され、かつ前記ＡＮＤゲートの入力の他方が
    前記プログラマブルレジスタのｍ個の段のうちの異なる
    段に結合される、請求項７に記載の集積回路装置。
  9. 【請求項９】 前記組合わせ論理回路が複数のＯＲゲー
    トを含み、前記ＯＲゲートの各々が２つの入力を含む、
    請求項８に記載の集積回路装置。
  10. 【請求項１０】 ＸＯＲゲートを含み、前記ｍ個のＡＮ
    Ｄゲートの出力の各々が前記ＸＯＲゲートに結合され
    る、請求項８に記載の集積回路装置。
  11. 【請求項１１】 パルスストレッチャを含み、前記ＸＯ
    Ｒゲートの出力が、前記専用診断出力ピンに、視認可能
    なブリンキングのための出力信号を与えるために前記パ
    ルスストレッチャに結合される、請求項１０に記載の集
    積回路。
JP5104142A 1992-05-01 1993-04-30 集積回路チップにおいて専用チップ出力ピンに診断情報を与える方法および装置 Pending JPH0634718A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/877,566 US5479649A (en) 1992-05-01 1992-05-01 Method and apparatus for forming a logical combination of signals from diagnostic nodes in an IC chip for passive observation at a dedicated diagnostic pin
US877566 1992-05-01

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JPH0634718A true JPH0634718A (ja) 1994-02-10

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ID=25370240

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EP (1) EP0568330A3 (ja)
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