JPH0634729A - Ｓｑｕｉｄ磁束計の出力インタフェース回路 - Google Patents
Ｓｑｕｉｄ磁束計の出力インタフェース回路Info
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- JPH0634729A JPH0634729A JP4194262A JP19426292A JPH0634729A JP H0634729 A JPH0634729 A JP H0634729A JP 4194262 A JP4194262 A JP 4194262A JP 19426292 A JP19426292 A JP 19426292A JP H0634729 A JPH0634729 A JP H0634729A
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Abstract
(57)【要約】
【目的】ＳＱＵＩＤから出力された計測信号を、ＳＱＵ
ＩＤ用交流バイアス電流と同一周波数のクロックに同期
して処理可能とする。 【構成】負反転回路３により計測信号ＶO の負パルスを
正パルスに変換しこれを負反転パルスＶM として出力
し、半周期遅延回路４により計測信号を負反転パルスよ
りも、ＳＱＵＩＤ用交流バイアス電流ＩB の半周期だけ
遅延させこれを遅延パルスＶD として出力するので、処
理回路２は、交流バイアス電流ＩB と同一周波数のクロ
ックφに同期して負反転パルスＶM 及び遅延パルスＶD
を処理することが可能となる。
ＩＤ用交流バイアス電流と同一周波数のクロックに同期
して処理可能とする。 【構成】負反転回路３により計測信号ＶO の負パルスを
正パルスに変換しこれを負反転パルスＶM として出力
し、半周期遅延回路４により計測信号を負反転パルスよ
りも、ＳＱＵＩＤ用交流バイアス電流ＩB の半周期だけ
遅延させこれを遅延パルスＶD として出力するので、処
理回路２は、交流バイアス電流ＩB と同一周波数のクロ
ックφに同期して負反転パルスＶM 及び遅延パルスＶD
を処理することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＱＵＩＤ磁束計の出
力インタフェース回路に関する。
力インタフェース回路に関する。
【０００２】
【従来の技術】ＳＱＵＩＤ磁束計は、あらゆる磁束計の
中で最も感度が高く、特に、生体から発する磁界の測定
に利用され、臨床応用面からより高特性のＳＱＵＩＤ磁
束計が要望されている。
中で最も感度が高く、特に、生体から発する磁界の測定
に利用され、臨床応用面からより高特性のＳＱＵＩＤ磁
束計が要望されている。
【０００３】図８は、従来のＳＱＵＩＤ磁束計の回路図
であり（特開昭６３−２９０９７９号公報、特開昭６４
−２１３７８号公報）、ＳＱＵＩＤ磁束計は、ＳＱＵＩ
ＤチップＳと外部回路とからなる。
であり（特開昭６３−２９０９７９号公報、特開昭６４
−２１３７８号公報）、ＳＱＵＩＤ磁束計は、ＳＱＵＩ
ＤチップＳと外部回路とからなる。
【０００４】地磁気を打ち消す１次微分型のピックアッ
プコイル１０は、ＳＱＵＩＤ素子１２と磁気結合されて
いる。ＳＱＵＩＤ素子１２は、超伝導ループにジョセフ
ソン接合Ｊ１とジョセフソン接合Ｊ２とが介在されて構
成されている。このＳＱＵＩＤ素子１２には、例えば周
波数１０ＭＨｚの交流バイアス電流源１４から図９
（Ａ）に示すような交流バイアス電流が供給されてい
る。
プコイル１０は、ＳＱＵＩＤ素子１２と磁気結合されて
いる。ＳＱＵＩＤ素子１２は、超伝導ループにジョセフ
ソン接合Ｊ１とジョセフソン接合Ｊ２とが介在されて構
成されている。このＳＱＵＩＤ素子１２には、例えば周
波数１０ＭＨｚの交流バイアス電流源１４から図９
（Ａ）に示すような交流バイアス電流が供給されてい
る。
【０００５】一方、書き込みゲート１６は、ＳＱＵＩＤ
素子１８に磁気結合線２０が近設されている。磁気結合
線２０は、その一端がＳＱＵＩＤ素子１８に接続され、
他端が交流バイアス電流源１４の出力端に接続されてい
る。ＳＱＵＩＤ素子１８は、超伝導蓄積ループ２２とフ
ィードバックループ２４と共に環状に接続されている。
フィードバックループ２４は、ＳＱＵＩＤ素子１２と磁
気結合されている。
素子１８に磁気結合線２０が近設されている。磁気結合
線２０は、その一端がＳＱＵＩＤ素子１８に接続され、
他端が交流バイアス電流源１４の出力端に接続されてい
る。ＳＱＵＩＤ素子１８は、超伝導蓄積ループ２２とフ
ィードバックループ２４と共に環状に接続されている。
フィードバックループ２４は、ＳＱＵＩＤ素子１２と磁
気結合されている。
【０００６】ＳＱＵＩＤ素子１２がピックアップコイル
１０を介して入力磁束を受けると、磁気結合線２０には
図９（Ｂ）に示すような書き込みパルスが供給され、Ｓ
ＱＵＩＤ素子１８を介して超伝導蓄積ループ２２に図９
（Ｃ）に示すような磁束ψが蓄積される。この蓄積磁束
ψに比例した磁束がフィードバックループ２４を介して
ＳＱＵＩＤ素子１２にフィードバックされ、ピックアッ
プコイル１０からの入力磁束を打ち消してＳＱＵＩＤ素
子１２内の全磁束が０になるように動作点を維持する。
１０を介して入力磁束を受けると、磁気結合線２０には
図９（Ｂ）に示すような書き込みパルスが供給され、Ｓ
ＱＵＩＤ素子１８を介して超伝導蓄積ループ２２に図９
（Ｃ）に示すような磁束ψが蓄積される。この蓄積磁束
ψに比例した磁束がフィードバックループ２４を介して
ＳＱＵＩＤ素子１２にフィードバックされ、ピックアッ
プコイル１０からの入力磁束を打ち消してＳＱＵＩＤ素
子１２内の全磁束が０になるように動作点を維持する。
【０００７】図９（Ｂ）に示す書き込みパルスにおい
て、正のパルスは、ピックアップコイル１０からＳＱＵ
ＩＤ素子１２へ供給される入力磁束とフィードバックル
ープ２４からＳＱＵＩＤ素子１２へ供給される磁束とを
重ね合わせた全磁束が磁束量子だけ増加したときに生
じ、負のパルスは、この全磁束が磁束量子だけ減少（前
記と逆方向の磁束が増加）したときに生ずる。
て、正のパルスは、ピックアップコイル１０からＳＱＵ
ＩＤ素子１２へ供給される入力磁束とフィードバックル
ープ２４からＳＱＵＩＤ素子１２へ供給される磁束とを
重ね合わせた全磁束が磁束量子だけ増加したときに生
じ、負のパルスは、この全磁束が磁束量子だけ減少（前
記と逆方向の磁束が増加）したときに生ずる。
【０００８】書き込みゲート１６の入力端から書き込み
パルスが計測信号ＶO として取り出され、この計測信号
ＶO と、計測信号ＶO を反転素子２６で反転した信号と
が、周波数２ｆＨｚのクロックＣＬＫに同期してスイッ
チ素子２８で交互に選択されて、計測信号ＶO の正パル
スをそのままとし負パルスを正パルスとした信号が生成
される。スイッチ素子２８からの信号はアップダウンカ
ウンタ３０に供給され、その計数値ＣＮは、計測信号Ｖ
O の正パルスでインクリメントされ、計測信号ＶO の負
パルスに対応した正パルスでデクリメントされる。計数
値ＣＮは、蓄積磁束ψ及び入力磁束に比例しており、計
数値ＣＮが磁束の計測値を表している。
パルスが計測信号ＶO として取り出され、この計測信号
ＶO と、計測信号ＶO を反転素子２６で反転した信号と
が、周波数２ｆＨｚのクロックＣＬＫに同期してスイッ
チ素子２８で交互に選択されて、計測信号ＶO の正パル
スをそのままとし負パルスを正パルスとした信号が生成
される。スイッチ素子２８からの信号はアップダウンカ
ウンタ３０に供給され、その計数値ＣＮは、計測信号Ｖ
O の正パルスでインクリメントされ、計測信号ＶO の負
パルスに対応した正パルスでデクリメントされる。計数
値ＣＮは、蓄積磁束ψ及び入力磁束に比例しており、計
数値ＣＮが磁束の計測値を表している。
【０００９】このようなＳＱＵＩＤ磁束計は、１チップ
内に多数の磁束計を並設して磁界分布を測定することが
できるという利点を有する。このワンチップ化により、
室温側回路と低温側ＳＱＵＩＤチップとを接続するケー
ブルの本数が低減して室温側から低温側への熱流入が減
少し、また、チャンネル間のクロストークが減少すると
いう利点もある。
内に多数の磁束計を並設して磁界分布を測定することが
できるという利点を有する。このワンチップ化により、
室温側回路と低温側ＳＱＵＩＤチップとを接続するケー
ブルの本数が低減して室温側から低温側への熱流入が減
少し、また、チャンネル間のクロストークが減少すると
いう利点もある。
【００１０】
【発明が解決しようとする課題】しかし、周波数が交流
バイアス電流源１４のそれの２倍のクロックＣＬＫでア
ップダウンカウンタ３０を動作させなければならないの
で、アップダウンカウンタ３０の構成が複雑になる。ア
ップダウンカウンタ３０が他の処理回路であっても同様
な問題が生ずる。
バイアス電流源１４のそれの２倍のクロックＣＬＫでア
ップダウンカウンタ３０を動作させなければならないの
で、アップダウンカウンタ３０の構成が複雑になる。ア
ップダウンカウンタ３０が他の処理回路であっても同様
な問題が生ずる。
【００１１】本発明の目的は、このような問題点に鑑
み、ＳＱＵＩＤから出力された計測信号を、ＳＱＵＩＤ
用交流バイアス電流と同一周波数のクロックに同期して
処理可能とする、ＳＱＵＩＤ磁束計の出力インタフェー
ス回路を提供することにある。
み、ＳＱＵＩＤから出力された計測信号を、ＳＱＵＩＤ
用交流バイアス電流と同一周波数のクロックに同期して
処理可能とする、ＳＱＵＩＤ磁束計の出力インタフェー
ス回路を提供することにある。
【００１２】
【課題を解決するための手段及びその作用】図１は、本
発明に係るＳＱＵＩＤ磁束計の出力インタフェース回路
の原理構成を示す。
発明に係るＳＱＵＩＤ磁束計の出力インタフェース回路
の原理構成を示す。
【００１３】本発明では、周波数ｆＨｚの交流電流ＩB
でバイアスされたＳＱＵＩＤ素子１から交流電流φfに
同期した正パルス及び負パルスを有する計測信号ＶO が
取り出される信号線Ｌと、計測信号ＶO を処理する処理
回路２との間に接続されるＳＱＵＩＤ磁束計の出力イン
タフェース回路において、計測信号ＶO の負パルスを正
パルスに変換しこれを負反転パルスＶM として出力する
負反転回路３と、計測信号ＶO を負反転パルスＶM より
も、交流電流ＩBの半周期だけ遅延させ、これを遅延パ
ルスＶD として出力する半周期遅延回路４とを備えてい
る。
でバイアスされたＳＱＵＩＤ素子１から交流電流φfに
同期した正パルス及び負パルスを有する計測信号ＶO が
取り出される信号線Ｌと、計測信号ＶO を処理する処理
回路２との間に接続されるＳＱＵＩＤ磁束計の出力イン
タフェース回路において、計測信号ＶO の負パルスを正
パルスに変換しこれを負反転パルスＶM として出力する
負反転回路３と、計測信号ＶO を負反転パルスＶM より
も、交流電流ＩBの半周期だけ遅延させ、これを遅延パ
ルスＶD として出力する半周期遅延回路４とを備えてい
る。
【００１４】例えば、交流バイアス電流ＩB及び計測信
号ＶO がそれぞれ図２（Ａ）及び（Ｂ）に示すような場
合、遅延パルスＶD は図２（Ｃ）のＶD1又は（Ｄ）のＶ
D2のようになり、負反転パルスＶM は図２（Ｅ）の
ＶM1、（Ｆ）のＶM2又は（Ｇ）のＶM3ようになり、処理
回路２は、点線で示すｆＨｚのタイミングで反転パルス
Ｖ M 及び遅延パルスＶD を処理することが可能となる。
すなわち、本発明によれば、従来の半分の周波数のクロ
ックに基づいて、負反転パルスＶM 及び遅延パルスＶD
を処理することが可能となり、したがって、処理回路２
の構成を簡単にすることが可能となる。
号ＶO がそれぞれ図２（Ａ）及び（Ｂ）に示すような場
合、遅延パルスＶD は図２（Ｃ）のＶD1又は（Ｄ）のＶ
D2のようになり、負反転パルスＶM は図２（Ｅ）の
ＶM1、（Ｆ）のＶM2又は（Ｇ）のＶM3ようになり、処理
回路２は、点線で示すｆＨｚのタイミングで反転パルス
Ｖ M 及び遅延パルスＶD を処理することが可能となる。
すなわち、本発明によれば、従来の半分の周波数のクロ
ックに基づいて、負反転パルスＶM 及び遅延パルスＶD
を処理することが可能となり、したがって、処理回路２
の構成を簡単にすることが可能となる。
【００１５】本発明の第１態様では、負反転回路３は、
例えば図３及び図４に示す如く、周波数２ｆＨｚの正パ
ルス電流φ2fが電源入力端に供給されて動作し、計測信
号Ｖ O の正パルスを正パルスとして出力し、計測信号Ｖ
O の負パルスを正パルスに変換して出力する磁界結合型
論理ゲート３４である。
例えば図３及び図４に示す如く、周波数２ｆＨｚの正パ
ルス電流φ2fが電源入力端に供給されて動作し、計測信
号Ｖ O の正パルスを正パルスとして出力し、計測信号Ｖ
O の負パルスを正パルスに変換して出力する磁界結合型
論理ゲート３４である。
【００１６】この場合、負反転回路３を１個の論理ゲー
トで構成することができるので、構成が簡単になる。
トで構成することができるので、構成が簡単になる。
【００１７】本発明の第２態様では、負反転回路３は、
例えば図３及び図５に示す如く、周波数ｆＨｚの交流電
流φfが電源入力端に供給されて動作し、計測信号ＶO
の正パルスを負パルスに変換して出力し、計測信号ＶO
の負パルスを正パルスに変換して出力する磁界結合型論
理ゲート３４である。
例えば図３及び図５に示す如く、周波数ｆＨｚの交流電
流φfが電源入力端に供給されて動作し、計測信号ＶO
の正パルスを負パルスに変換して出力し、計測信号ＶO
の負パルスを正パルスに変換して出力する磁界結合型論
理ゲート３４である。
【００１８】この場合も、負反転回路３を１個の論理ゲ
ートで構成することができるので、構成が簡単になる。
ートで構成することができるので、構成が簡単になる。
【００１９】本発明の第３態様では、半周期遅延回路４
は、例えば図３に示す如く遅延線３２である。
は、例えば図３に示す如く遅延線３２である。
【００２０】この場合、構成が特に簡単になる。
【００２１】本発明の第４態様では、半周期遅延回路４
は、例えば図６及び図７に示す如く、電流注入型ジョセ
フソンゲート３８〜４２が複数個縦続接続されて構成さ
れ、各電流注入型ジョセフソンゲートが互いに位相のず
れた周波数ｆの正パルス電流φ１〜φ３で動作すること
により計測信号ＶO の正パルスが遅延される。
は、例えば図６及び図７に示す如く、電流注入型ジョセ
フソンゲート３８〜４２が複数個縦続接続されて構成さ
れ、各電流注入型ジョセフソンゲートが互いに位相のず
れた周波数ｆの正パルス電流φ１〜φ３で動作すること
により計測信号ＶO の正パルスが遅延される。
【００２２】この構成の場合、遅延時間を容易に正確に
定めることができる。
定めることができる。
【００２３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。
する。
【００２４】［第１実施例］図３は、第１実施例のＳＱ
ＵＩＤ磁束計を示す。ＳＱＵＩＤチップＳ及び交流バイ
アス電流源１４は、例えば図８と同一構成である。ＳＱ
ＵＩＤチップＳの書き込みゲートの入力端は、ＳＱＵＩ
ＤチップＳの外部の遅延線３２の一端及び磁界結合型論
理ゲート３４の入力端に接続されている。
ＵＩＤ磁束計を示す。ＳＱＵＩＤチップＳ及び交流バイ
アス電流源１４は、例えば図８と同一構成である。ＳＱ
ＵＩＤチップＳの書き込みゲートの入力端は、ＳＱＵＩ
ＤチップＳの外部の遅延線３２の一端及び磁界結合型論
理ゲート３４の入力端に接続されている。
【００２５】遅延線３２は、ＳＱＵＩＤチップＳの書き
込みゲート１６からの計測信号ＶOを、周波数ｆＨｚの
交流バイアス電流ＩBの半周期だけ遅延させるものであ
り、例えば交流バイアス電流ＩBが１０ＭＨＺの場合に
は０．０５μｓだけ遅延させる。交流バイアス電流ＩB
及び計測信号ＶO が図４（Ａ）及び（Ｂ）に示すような
場合、遅延線３２からの遅延パルスＶD1は図４（Ｃ）に
示す如くなる。
込みゲート１６からの計測信号ＶOを、周波数ｆＨｚの
交流バイアス電流ＩBの半周期だけ遅延させるものであ
り、例えば交流バイアス電流ＩBが１０ＭＨＺの場合に
は０．０５μｓだけ遅延させる。交流バイアス電流ＩB
及び計測信号ＶO が図４（Ａ）及び（Ｂ）に示すような
場合、遅延線３２からの遅延パルスＶD1は図４（Ｃ）に
示す如くなる。
【００２６】磁界結合型論理ゲート３４は、公知の構成
であり、ＳＱＵＩＤ素子３４１、磁界結合線３４２、抵
抗素子Ｒ１〜Ｒ３を備え、ＳＱＵＩＤ素子３４１はその
ループにジョセフソン接合Ｊ６〜Ｊ８が介装されてい
る。磁界結合型論理ゲート３４は、電流源３６から周波
数２ｆＨｚの正パルス電流φ2fが電源入力端に供給され
て動作し、入力計測信号ＶO に対し負反転パルスＶM1を
出力する。すなわち、磁界結合型論理ゲート３４は、図
４に示す如く、正パルス電流φ2fに同期して計測信号Ｖ
O の正又は負の１個のパルスに対し１個の正パルスを出
力する。
であり、ＳＱＵＩＤ素子３４１、磁界結合線３４２、抵
抗素子Ｒ１〜Ｒ３を備え、ＳＱＵＩＤ素子３４１はその
ループにジョセフソン接合Ｊ６〜Ｊ８が介装されてい
る。磁界結合型論理ゲート３４は、電流源３６から周波
数２ｆＨｚの正パルス電流φ2fが電源入力端に供給され
て動作し、入力計測信号ＶO に対し負反転パルスＶM1を
出力する。すなわち、磁界結合型論理ゲート３４は、図
４に示す如く、正パルス電流φ2fに同期して計測信号Ｖ
O の正又は負の１個のパルスに対し１個の正パルスを出
力する。
【００２７】図３において、遅延線３２からの遅延パル
スＶD1及び磁界結合型論理ゲート３４からの負反転パル
スＶM1はそれぞれ、アップダウンカウンタ３０Ａのアッ
プクロック入力端ＣＫＵ及びダウンクロック入力端ＣＫ
Ｄに供給される。アップダウンカウンタ３０Ａは、図４
（Ｆ）に示すような周波数ｆＨｚのクロックＣＬＫに同
期して計数値ＣＮを、アップクロック入力端ＣＫＵが
‘１’のときインクリメントし、ダウンクロック入力端
ＣＫＤが‘１’のときデクリメントし、アップクロック
入力端ＣＫＵ及びダウンクロック入力端ＣＫＤが共に
‘１’のときは無視する。これにより、計数値ＣＮは図
４（Ｇ）に示す如く変化する。
スＶD1及び磁界結合型論理ゲート３４からの負反転パル
スＶM1はそれぞれ、アップダウンカウンタ３０Ａのアッ
プクロック入力端ＣＫＵ及びダウンクロック入力端ＣＫ
Ｄに供給される。アップダウンカウンタ３０Ａは、図４
（Ｆ）に示すような周波数ｆＨｚのクロックＣＬＫに同
期して計数値ＣＮを、アップクロック入力端ＣＫＵが
‘１’のときインクリメントし、ダウンクロック入力端
ＣＫＤが‘１’のときデクリメントし、アップクロック
入力端ＣＫＵ及びダウンクロック入力端ＣＫＤが共に
‘１’のときは無視する。これにより、計数値ＣＮは図
４（Ｇ）に示す如く変化する。
【００２８】この第１実施例では、遅延線３２及び磁界
結合型論理ゲート３４を備えているので、アップダウン
カウンタ３０Ａは、交流バイアス電流ＩBと同一周波
数、すなわち従来の半分の周波数のクロックＣＬＫで動
作し、アップダウンカウンタ３０Ａの構成を簡単にする
ことができる。
結合型論理ゲート３４を備えているので、アップダウン
カウンタ３０Ａは、交流バイアス電流ＩBと同一周波
数、すなわち従来の半分の周波数のクロックＣＬＫで動
作し、アップダウンカウンタ３０Ａの構成を簡単にする
ことができる。
【００２９】［第２実施例］第２実施例のＳＱＵＩＤ磁
束計は、図３の正パルス電流φ2fを図５（Ｄ）に示すよ
うな交流電流φfとする他は、図３と同一構成となって
いる。
束計は、図３の正パルス電流φ2fを図５（Ｄ）に示すよ
うな交流電流φfとする他は、図３と同一構成となって
いる。
【００３０】この場合の磁界結合型論理ゲート３４の出
力を負反転パルスＶM2とすると、負反転パルスＶM2は図
５に示す如く、計測信号ＶO が負パルスのとき正パルス
となり、計測信号ＶO が正パルスのとき負パルスとな
る。他の点は、上記第１実施例と同一である。
力を負反転パルスＶM2とすると、負反転パルスＶM2は図
５に示す如く、計測信号ＶO が負パルスのとき正パルス
となり、計測信号ＶO が正パルスのとき負パルスとな
る。他の点は、上記第１実施例と同一である。
【００３１】この第２実施例においても、アップダウン
カウンタ３０Ａは交流バイアス電流ＩBと同一周波数で
動作し、アップダウンカウンタ３０Ａの構成を簡単にす
ることができる。
カウンタ３０Ａは交流バイアス電流ＩBと同一周波数で
動作し、アップダウンカウンタ３０Ａの構成を簡単にす
ることができる。
【００３２】［第３実施例］図６は、第３実施例のＳＱ
ＵＩＤ磁束計を示す。このＳＱＵＩＤ磁束計は、図３の
遅延線３２の代わりに、電流注入型ジョセフソンゲート
３８、４０及び４２を縦続接続したものを用い、図３の
磁界結合型論理ゲート３４の代わりに、電流注入型ジョ
セフソンゲート４４及び磁界結合型論理ゲート４６を縦
続接続したものを用いている。
ＵＩＤ磁束計を示す。このＳＱＵＩＤ磁束計は、図３の
遅延線３２の代わりに、電流注入型ジョセフソンゲート
３８、４０及び４２を縦続接続したものを用い、図３の
磁界結合型論理ゲート３４の代わりに、電流注入型ジョ
セフソンゲート４４及び磁界結合型論理ゲート４６を縦
続接続したものを用いている。
【００３３】電流注入型ジョセフソンゲート３８〜４４
は互いに同一構成であって、例えばＭＶＴＬゲート（可
変しきい値型論理ゲート）である。電流注入型ジョセフ
ソンゲート３８は例えば、ＳＱＵＩＤ素子３８１、磁界
結合線３８２及び抵抗素子Ｒ４〜Ｒ６を備え、ＳＱＵＩ
Ｄ素子３８１はそのループにジョセフソン接合Ｊ９とＪ
１０が介在し、ＳＱＵＩＤ素子３８１と抵抗素子Ｒ５と
の間の接続線にジョセフソン接合Ｊ１１が介在してい
る。一方、磁界結合型論理ゲート４６は、図３の磁界結
合型論理ゲート３４と同一構成となっている。
は互いに同一構成であって、例えばＭＶＴＬゲート（可
変しきい値型論理ゲート）である。電流注入型ジョセフ
ソンゲート３８は例えば、ＳＱＵＩＤ素子３８１、磁界
結合線３８２及び抵抗素子Ｒ４〜Ｒ６を備え、ＳＱＵＩ
Ｄ素子３８１はそのループにジョセフソン接合Ｊ９とＪ
１０が介在し、ＳＱＵＩＤ素子３８１と抵抗素子Ｒ５と
の間の接続線にジョセフソン接合Ｊ１１が介在してい
る。一方、磁界結合型論理ゲート４６は、図３の磁界結
合型論理ゲート３４と同一構成となっている。
【００３４】電流注入型ジョセフソンゲート３８、４０
及び４２の電源入力端にはそれぞれ、図７（Ｃ）、
（Ｄ）及び（Ｅ）に示すような位相が互いに１２０°ず
れた３相の正パルス電流φ１、φ２及びφ３が供給され
る。また、電流注入型ジョセフソンゲート４４の電源入
力端には負パルス電流＊φ１が供給される。負パルス電
流＊φ１は、図７（Ｆ）に示す如く、正パルス電流φ１
が正のとき０、正パルス電流φ１が０のとき負となって
いる。
及び４２の電源入力端にはそれぞれ、図７（Ｃ）、
（Ｄ）及び（Ｅ）に示すような位相が互いに１２０°ず
れた３相の正パルス電流φ１、φ２及びφ３が供給され
る。また、電流注入型ジョセフソンゲート４４の電源入
力端には負パルス電流＊φ１が供給される。負パルス電
流＊φ１は、図７（Ｆ）に示す如く、正パルス電流φ１
が正のとき０、正パルス電流φ１が０のとき負となって
いる。
【００３５】電流注入型ジョセフソンゲート３８〜４４
は、電源電流が正のときに、入力される正パルスを電源
電流が正の間保持して出力し、電源電流が負のときに、
入力される負パルスを電源電流が負の間保持して出力す
る。
は、電源電流が正のときに、入力される正パルスを電源
電流が正の間保持して出力し、電源電流が負のときに、
入力される負パルスを電源電流が負の間保持して出力す
る。
【００３６】図７中の点線斜線部は、正パルス電流φ１
〜φ３のうちの２つが共に正となる部分であり、この部
分で信号が伝達される。したがって、交流バイアス電流
ＩB及び計測信号ＶO が図７（Ａ）及び（Ｂ）に示すよ
うな場合、計測信号ＶO の正パルスのみが電流注入型ジ
ョセフソンゲート３８、４０及び４２で遅延されながら
移動し、電流注入型ジョセフソンゲート４２から出力さ
れる遅延パルスＶD2は図７（Ｇ）に示す如くなる。
〜φ３のうちの２つが共に正となる部分であり、この部
分で信号が伝達される。したがって、交流バイアス電流
ＩB及び計測信号ＶO が図７（Ａ）及び（Ｂ）に示すよ
うな場合、計測信号ＶO の正パルスのみが電流注入型ジ
ョセフソンゲート３８、４０及び４２で遅延されながら
移動し、電流注入型ジョセフソンゲート４２から出力さ
れる遅延パルスＶD2は図７（Ｇ）に示す如くなる。
【００３７】一方、電流注入型ジョセフソンゲート４４
は、負パルス電流＊φ１が負のとき計測信号ＶO の負パ
ルスのみを保持して出力し、この負パルスは、正パルス
電流φ３に同期して磁界結合型論理ゲート４６で正パル
スに変換される。したがって、磁界結合型論理ゲート４
６から出力される負反転パルスＶM3は、図７（Ｈ）に示
す如くなる。
は、負パルス電流＊φ１が負のとき計測信号ＶO の負パ
ルスのみを保持して出力し、この負パルスは、正パルス
電流φ３に同期して磁界結合型論理ゲート４６で正パル
スに変換される。したがって、磁界結合型論理ゲート４
６から出力される負反転パルスＶM3は、図７（Ｈ）に示
す如くなる。
【００３８】アップダウンカウンタ３０Ａは、図７
（Ｉ）に示すような周波数ｆＨｚのクロックＣＬＫに同
期して、上記第１実施例と同様に計数し、その計数値Ｃ
Ｎは図７（Ｊ）に示す如く変化する。
（Ｉ）に示すような周波数ｆＨｚのクロックＣＬＫに同
期して、上記第１実施例と同様に計数し、その計数値Ｃ
Ｎは図７（Ｊ）に示す如く変化する。
【００３９】この第３実施例においても、アップダウン
カウンタ３０Ａは交流バイアス電流ＩBと同一周波数で
動作し、アップダウンカウンタ３０Ａの構成を簡単にす
ることができる。
カウンタ３０Ａは交流バイアス電流ＩBと同一周波数で
動作し、アップダウンカウンタ３０Ａの構成を簡単にす
ることができる。
【００４０】
【発明の効果】以上説明した如く、本発明に係るＳＱＵ
ＩＤ磁束計の出力インタフェース回路では、負反転回路
により計測信号の負パルスを正パルスに変換しこれを負
反転パルスとして出力し、半周期遅延回路により計測信
号を負反転パルスよりも、ＳＱＵＩＤ用交流バイアス電
流の半周期だけ遅延させこれを遅延パルスとして出力す
るので、処理回路は、該交流バイアス電流と同一周波数
のクロックに同期して該負反転パルス及び該遅延パルス
を処理することが可能となるという効果を奏し、計測信
号処理回路の構成の簡単化に寄与するところが大きい。
ＩＤ磁束計の出力インタフェース回路では、負反転回路
により計測信号の負パルスを正パルスに変換しこれを負
反転パルスとして出力し、半周期遅延回路により計測信
号を負反転パルスよりも、ＳＱＵＩＤ用交流バイアス電
流の半周期だけ遅延させこれを遅延パルスとして出力す
るので、処理回路は、該交流バイアス電流と同一周波数
のクロックに同期して該負反転パルス及び該遅延パルス
を処理することが可能となるという効果を奏し、計測信
号処理回路の構成の簡単化に寄与するところが大きい。
【００４１】本発明の第１態様及び第２態様のいずれ
も、負反転回路を１個の論理ゲートで構成することがで
きるので、構成が簡単になるという効果を奏する。
も、負反転回路を１個の論理ゲートで構成することがで
きるので、構成が簡単になるという効果を奏する。
【００４２】本発明の第３態様では、半周期遅延回路を
遅延線で構成するので、構成が特に簡単になるという効
果を奏する。
遅延線で構成するので、構成が特に簡単になるという効
果を奏する。
【００４３】本発明の第４態様では、半周期遅延回路
を、電流注入型ジョセフソンゲートを複数個縦続接続し
て構成し、各電流注入型ジョセフソンゲートを、上記交
流バイアス電流と同一周波数の、互いに位相のずれた正
パルス電流で動作させることにより、計測信号の正パル
スを遅延させるので、遅延時間を容易に正確に定めるこ
とができるという効果を奏する。
を、電流注入型ジョセフソンゲートを複数個縦続接続し
て構成し、各電流注入型ジョセフソンゲートを、上記交
流バイアス電流と同一周波数の、互いに位相のずれた正
パルス電流で動作させることにより、計測信号の正パル
スを遅延させるので、遅延時間を容易に正確に定めるこ
とができるという効果を奏する。
【図１】本発明に係るＳＱＵＩＤ磁束計の出力インタフ
ェース回路の原理構成を示すブロック図である。
ェース回路の原理構成を示すブロック図である。
【図２】図１の回路動作を示す波形図である。
【図３】本発明の第１実施例のＳＱＵＩＤ磁束計の回路
図である。
図である。
【図４】図３の回路の動作を示す波形図である。
【図５】本発明の第２実施例のＳＱＵＩＤ磁束計の回路
動作を示す波形図である。
動作を示す波形図である。
【図６】本発明の第３実施例のＳＱＵＩＤ磁束計の回路
図である。
図である。
【図７】図６の回路の動作を示す波形図である。
【図８】従来のＳＱＵＩＤ磁束計の回路図である。
【図９】図８の回路の動作を示す波形図である。
１０ ピックアップコイル １２、１８、３４１、３８１ ＳＱＵＩＤ素子 １４ 交流バイアス電流源 １６ 書き込みゲート ２０ 磁気結合線 ２２ 超伝導蓄積ループ ２４ フィードバックループ ３０、３０Ａ アップダウンカウンタ ３２ 遅延線 ３４ 磁界結合型論理ゲート ３６ 電流源 Ｓ ＳＱＵＩＤチップ
Claims (5)
- 【請求項１】 周波数ｆＨｚの交流電流（ＩB）でバイ
アスされたＳＱＵＩＤ素子（１）から該交流電流に同期
した正パルス及び負パルスを有する計測信号（ＶO ）が
取り出される信号線（Ｌ）と、該計測信号を処理する処
理回路（２）との間に接続されるＳＱＵＩＤ磁束計の出
力インタフェース回路において、 該計測信号の負パルスを正パルスに変換しこれを負反転
パルス（ＶM ）として出力する負反転回路（３）と、 該計測信号を該負反転パルスよりも、該交流電流の半周
期だけ遅延させ、これを遅延パルス（ＶD ）として出力
する半周期遅延回路（４）と、 を有し、該処理回路は、周波数ｆＨｚのクロックに基づ
いて該負反転パルス及び該遅延パルスを処理することを
特徴とするＳＱＵＩＤ磁束計の出力インタフェース回
路。 - 【請求項２】 前記負反転回路（３）は、周波数２ｆＨ
ｚの正パルス電流（φ2f）が電源入力端に供給されて動
作し、前記計測信号（ＶO ）の正パルスを正パルスとし
て出力し、該計測信号の負パルスを正パルスに変換して
出力する磁界結合型論理ゲート（３４）であることを特
徴とする請求項１記載のＳＱＵＩＤ磁束計の出力インタ
フェース回路。 - 【請求項３】 前記負反転回路（３）は、周波数ｆＨｚ
の交流電流（φf）が電源入力端に供給されて動作し、
前記計測信号（ＶO ）の正パルスを負パルスに変換して
出力し、該計測信号の負パルスを正パルスに変換して出
力する磁界結合型論理ゲート（３４）であることを特徴
とする請求項１記載のＳＱＵＩＤ磁束計の出力インタフ
ェース回路。 - 【請求項４】 前記半周期遅延回路（４）は、遅延線
（３２）であることを特徴とする請求項１乃至３のいず
れか１つに記載のＳＱＵＩＤ磁束計の出力インタフェー
ス回路 - 【請求項５】 前記半周期遅延回路（４）は、電流注入
型ジョセフソンゲート（３８〜４２）が複数個縦続接続
されて構成され、各該電流注入型ジョセフソンゲートが
互いに位相のずれた周波数ｆの正パルス電流（φ１〜φ
３）で動作することにより前記計測信号（ＶO ）の正パ
ルスが遅延されることを特徴とする請求項１乃至３のい
ずれか１つに記載のＳＱＵＩＤ磁束計の出力インタフェ
ース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194262A JPH0634729A (ja) | 1992-07-21 | 1992-07-21 | Ｓｑｕｉｄ磁束計の出力インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194262A JPH0634729A (ja) | 1992-07-21 | 1992-07-21 | Ｓｑｕｉｄ磁束計の出力インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0634729A true JPH0634729A (ja) | 1994-02-10 |
Family
ID=16321706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194262A Withdrawn JPH0634729A (ja) | 1992-07-21 | 1992-07-21 | Ｓｑｕｉｄ磁束計の出力インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022508812A (ja) * | 2018-11-13 | 2022-01-19 | ノースロップ グラマン システムズ コーポレーション | 超伝導伝送線ドライバシステム |
-
1992
- 1992-07-21 JP JP4194262A patent/JPH0634729A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022508812A (ja) * | 2018-11-13 | 2022-01-19 | ノースロップ グラマン システムズ コーポレーション | 超伝導伝送線ドライバシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |