JPH06349770A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06349770A JPH06349770A JP5134580A JP13458093A JPH06349770A JP H06349770 A JPH06349770 A JP H06349770A JP 5134580 A JP5134580 A JP 5134580A JP 13458093 A JP13458093 A JP 13458093A JP H06349770 A JPH06349770 A JP H06349770A
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Abstract
(57)【要約】
【目的】この発明は、純金属層を有するゲ−ト電極また
は配線において、酸素および窒素等の純金属層の内部へ
の拡散を抑えることにより、純金属層の抵抗の増加を防
止する。 【構成】シリコン基板11の表面上にゲ−ト酸化膜12を設
け、このゲ−ト酸化膜12の上にＭｏ膜13を堆積させ、こ
のＭｏ膜13の上にＭｏＳｉ2.5 膜14を堆積させる。前記
ＭｏＳｉ2.5 膜14の上に図示せぬフォトレジスト膜を設
け、このフォトレジスト膜をマスクとして、Ｍｏ膜13お
よびＭｏＳｉ2.5 膜14をＲＩＥによって異方的にエッチ
ングすることにより、ゲ−ト電極15を形成する。次に、
前記フォトレジスト膜を除去し、この後、前記ゲ−ト酸
化膜12の上、ゲ−ト電極15の上および側面にバイアスス
パッタ法によりシリコン酸化膜16を設ける。次に、前記
シリコン酸化膜16の上に層間絶縁膜17を設ける。従っ
て、Ｍｏ膜13の抵抗の増加を防止できる。
は配線において、酸素および窒素等の純金属層の内部へ
の拡散を抑えることにより、純金属層の抵抗の増加を防
止する。 【構成】シリコン基板11の表面上にゲ−ト酸化膜12を設
け、このゲ−ト酸化膜12の上にＭｏ膜13を堆積させ、こ
のＭｏ膜13の上にＭｏＳｉ2.5 膜14を堆積させる。前記
ＭｏＳｉ2.5 膜14の上に図示せぬフォトレジスト膜を設
け、このフォトレジスト膜をマスクとして、Ｍｏ膜13お
よびＭｏＳｉ2.5 膜14をＲＩＥによって異方的にエッチ
ングすることにより、ゲ−ト電極15を形成する。次に、
前記フォトレジスト膜を除去し、この後、前記ゲ−ト酸
化膜12の上、ゲ−ト電極15の上および側面にバイアスス
パッタ法によりシリコン酸化膜16を設ける。次に、前記
シリコン酸化膜16の上に層間絶縁膜17を設ける。従っ
て、Ｍｏ膜13の抵抗の増加を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、低抵抗電極および低
抵抗配線を有する半導体装置の製造方法に関する。
抵抗配線を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近時、半導体素子の微細化に伴って、素
子を高速に動作させるため、電極および配線の抵抗を低
下させる必要が生じている。一般に、ＭＯＳトランジス
タのゲ−ト電極および下層の配線は高温の熱工程を経る
ため、低抵抗であるアルミニウムは使うことができな
い。このため、前記ゲ−ト電極および下層の配線にはポ
リシリコンの数分の一の比抵抗を有するＭｏおよびＷそ
れぞれの珪化物が使われている。前記ＭｏおよびＷそれ
ぞれの珪化物よりさらに抵抗値の低い純金属、例えばＭ
ｏ金属膜を電極材料に用いた例も報告されており、素子
を高速に動作させるためには前記純金属はますます頻繁
にゲ−ト電極および配線として用いられる。
子を高速に動作させるため、電極および配線の抵抗を低
下させる必要が生じている。一般に、ＭＯＳトランジス
タのゲ−ト電極および下層の配線は高温の熱工程を経る
ため、低抵抗であるアルミニウムは使うことができな
い。このため、前記ゲ−ト電極および下層の配線にはポ
リシリコンの数分の一の比抵抗を有するＭｏおよびＷそ
れぞれの珪化物が使われている。前記ＭｏおよびＷそれ
ぞれの珪化物よりさらに抵抗値の低い純金属、例えばＭ
ｏ金属膜を電極材料に用いた例も報告されており、素子
を高速に動作させるためには前記純金属はますます頻繁
にゲ−ト電極および配線として用いられる。
【０００３】図６は、従来の半導体装置を示す断面図で
ある。シリコン基板１の表面上にはゲ−ト酸化膜２が設
けられる。このゲ−ト酸化膜２の上にはＭｏおよびＷ等
の高融点金属からなる金属層３が堆積され、この金属層
３の上には金属シリサイド層４が堆積される。前記金属
層３は、金属シリサイド層４により後工程における酸化
雰囲気から保護されている。この後、前記金属層３およ
び金属シリサイド層４は写真蝕刻法によりパタ−ニング
され、ゲ−ト電極５が形成される。このゲ−ト電極５お
よびゲ−ト酸化膜２の上には、温度が４５０℃程度でＬ
ＰＣＶＤ（LowPressure Chemical Vapor Deposition）
法によりＳｉ酸化膜からなる図示せぬ層間絶縁膜が設け
られる。
ある。シリコン基板１の表面上にはゲ−ト酸化膜２が設
けられる。このゲ−ト酸化膜２の上にはＭｏおよびＷ等
の高融点金属からなる金属層３が堆積され、この金属層
３の上には金属シリサイド層４が堆積される。前記金属
層３は、金属シリサイド層４により後工程における酸化
雰囲気から保護されている。この後、前記金属層３およ
び金属シリサイド層４は写真蝕刻法によりパタ−ニング
され、ゲ−ト電極５が形成される。このゲ−ト電極５お
よびゲ−ト酸化膜２の上には、温度が４５０℃程度でＬ
ＰＣＶＤ（LowPressure Chemical Vapor Deposition）
法によりＳｉ酸化膜からなる図示せぬ層間絶縁膜が設け
られる。
【０００４】
【発明が解決しようとする課題】ところで、前記ゲ−ト
電極５における金属層３の側面３ａは、ゲ−ト電極５が
パタ−ニングされることにより露出される。このため、
前記層間絶縁膜を形成する工程において、金属層３の側
面３ａが酸素により酸化されるとともに、前記側面３ａ
から酸素および窒素等が金属層３の内部に拡散される。
この際、前記金属層３は、ＭｏおよびＷ等の高融点金属
から形成されているため、その膜構造は柱状構造となっ
ている。これにより、前記層間絶縁膜を形成する工程で
は、温度が４５０℃程度であるため、金属層３における
酸素および窒素等は粒界拡散が支配的となる。このた
め、バルク拡散に比べ、前記酸素および窒素等が金属層
３においてより深い位置、すなわちより内部に到達され
る。この結果、後工程の熱により、金属層３の内部には
化合物が形成され、金属層３の抵抗が増加する。したが
って、抵抗値の低い金属層３を用いても、充分に低抵抗
であるゲ−ト電極５を形成することは困難である。
電極５における金属層３の側面３ａは、ゲ−ト電極５が
パタ−ニングされることにより露出される。このため、
前記層間絶縁膜を形成する工程において、金属層３の側
面３ａが酸素により酸化されるとともに、前記側面３ａ
から酸素および窒素等が金属層３の内部に拡散される。
この際、前記金属層３は、ＭｏおよびＷ等の高融点金属
から形成されているため、その膜構造は柱状構造となっ
ている。これにより、前記層間絶縁膜を形成する工程で
は、温度が４５０℃程度であるため、金属層３における
酸素および窒素等は粒界拡散が支配的となる。このた
め、バルク拡散に比べ、前記酸素および窒素等が金属層
３においてより深い位置、すなわちより内部に到達され
る。この結果、後工程の熱により、金属層３の内部には
化合物が形成され、金属層３の抵抗が増加する。したが
って、抵抗値の低い金属層３を用いても、充分に低抵抗
であるゲ−ト電極５を形成することは困難である。
【０００５】また、前記金属層３が微細化されるほど、
前記側面３ａから金属層３の内部に侵入した酸素および
窒素等はより均一に拡散され、金属層３の酸素および窒
素等の濃度はより高くなる。この結果、金属層３が微細
化されるほど、ゲ−ト電極５の抵抗はより高くなる。
前記側面３ａから金属層３の内部に侵入した酸素および
窒素等はより均一に拡散され、金属層３の酸素および窒
素等の濃度はより高くなる。この結果、金属層３が微細
化されるほど、ゲ−ト電極５の抵抗はより高くなる。
【０００６】したがって、前記ゲ−ト電極５に前記金属
層３を用いる場合、この金属層３は酸化されやすいた
め、最終工程において充分に低いの抵抗値を得るには、
酸化を防止するプロセスの構築が必要とされる。
層３を用いる場合、この金属層３は酸化されやすいた
め、最終工程において充分に低いの抵抗値を得るには、
酸化を防止するプロセスの構築が必要とされる。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、純金属層を有するゲ−
ト電極または配線において、酸素および窒素等の純金属
層の内部への拡散を抑えることにより、純金属層の抵抗
の増加を防止した半導体装置の製造方法を提供すること
にある。
されたものであり、その目的は、純金属層を有するゲ−
ト電極または配線において、酸素および窒素等の純金属
層の内部への拡散を抑えることにより、純金属層の抵抗
の増加を防止した半導体装置の製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板の表面上に第１の絶縁膜を設
ける工程と、前記第１の絶縁膜の上に少くとも純金属層
を有するゲ−ト電極を設ける工程と、前記ゲ−ト電極の
上および側面にスパッタ法により前記純金属層を保護す
るための第２の絶縁膜を設ける工程と、前記第２の絶縁
膜の上に第３の絶縁膜を設ける工程とからなることを特
徴としている。
解決するため、半導体基板の表面上に第１の絶縁膜を設
ける工程と、前記第１の絶縁膜の上に少くとも純金属層
を有するゲ−ト電極を設ける工程と、前記ゲ−ト電極の
上および側面にスパッタ法により前記純金属層を保護す
るための第２の絶縁膜を設ける工程と、前記第２の絶縁
膜の上に第３の絶縁膜を設ける工程とからなることを特
徴としている。
【０００９】また、半導体基板の表面上に第１の絶縁膜
を設ける工程と、前記第１の絶縁膜の上に少くとも純金
属層を有するゲ−ト電極を設ける工程と、前記ゲ−ト電
極の上および側面にプラズマＣＶＤ法により前記純金属
層を保護するための第２の絶縁膜を設ける工程と、前記
第２の絶縁膜の上に第３の絶縁膜を設ける工程とからな
ることを特徴としている。
を設ける工程と、前記第１の絶縁膜の上に少くとも純金
属層を有するゲ−ト電極を設ける工程と、前記ゲ−ト電
極の上および側面にプラズマＣＶＤ法により前記純金属
層を保護するための第２の絶縁膜を設ける工程と、前記
第２の絶縁膜の上に第３の絶縁膜を設ける工程とからな
ることを特徴としている。
【００１０】また、第１の絶縁膜の上に少くとも純金属
層を有する配線を設ける工程と、前記配線の上および側
面にスパッタ法により前記純金属層を保護するための第
２の絶縁膜を設ける工程と、前記第２の絶縁膜の上に第
３の絶縁膜を設ける工程とからなることを特徴としてい
る。
層を有する配線を設ける工程と、前記配線の上および側
面にスパッタ法により前記純金属層を保護するための第
２の絶縁膜を設ける工程と、前記第２の絶縁膜の上に第
３の絶縁膜を設ける工程とからなることを特徴としてい
る。
【００１１】また、第１の絶縁膜の上に少くとも純金属
層を有する配線を設ける工程と、前記配線の上および側
面にプラズマＣＶＤ法により前記純金属層を保護するた
めの第２の絶縁膜を設ける工程と、前記第２の絶縁膜の
上に第３の絶縁膜を設ける工程とからなることを特徴と
している。また、前記第２の絶縁膜は、シリコン酸化膜
であることを特徴としている。また、前記第２の絶縁膜
は、シリコン窒化膜であることを特徴としている。
層を有する配線を設ける工程と、前記配線の上および側
面にプラズマＣＶＤ法により前記純金属層を保護するた
めの第２の絶縁膜を設ける工程と、前記第２の絶縁膜の
上に第３の絶縁膜を設ける工程とからなることを特徴と
している。また、前記第２の絶縁膜は、シリコン酸化膜
であることを特徴としている。また、前記第２の絶縁膜
は、シリコン窒化膜であることを特徴としている。
【００１２】
【作用】この発明は、第１の絶縁膜の上に少くとも純金
属層を有するゲ−ト電極を設け、このゲ−ト電極の上お
よび側面にスパッタ法により前記純金属層を保護するた
めの第２の絶縁膜を設けている。この際、前記スパッタ
法は低温且つ低酸素分圧によって薄膜を設ける方法であ
るため、前記純金属層の酸化を防止することができる。
この後、前記第２の絶縁膜の上に第３の絶縁膜を設ける
際、酸素および窒素が前記純金属層の内部に拡散するこ
とを防止することができる。
属層を有するゲ−ト電極を設け、このゲ−ト電極の上お
よび側面にスパッタ法により前記純金属層を保護するた
めの第２の絶縁膜を設けている。この際、前記スパッタ
法は低温且つ低酸素分圧によって薄膜を設ける方法であ
るため、前記純金属層の酸化を防止することができる。
この後、前記第２の絶縁膜の上に第３の絶縁膜を設ける
際、酸素および窒素が前記純金属層の内部に拡散するこ
とを防止することができる。
【００１３】
【実施例】以下、図面を参照してこの発明の一実施例に
ついて説明する。図１乃至図４は、この発明の実施例に
よる半導体装置の製造方法を示すものである。図２に示
すように、シリコン基板１１の表面上には例えば温度が
９５０℃のＨＣｌ酸化によりゲ−ト酸化膜１２が設けら
れる。このゲ−ト酸化膜１２の上には例えばスパッタ法
によって厚さが３００ｎｍ程度で純度が９９．９９９％
の遷移金属であるＭｏ膜１３が堆積され、このＭｏ膜１
３の上には例えば厚さが１００ｎｍで純度が９９．９９
５％のＭｏＳｉ2.5 膜１４が堆積される。
ついて説明する。図１乃至図４は、この発明の実施例に
よる半導体装置の製造方法を示すものである。図２に示
すように、シリコン基板１１の表面上には例えば温度が
９５０℃のＨＣｌ酸化によりゲ−ト酸化膜１２が設けら
れる。このゲ−ト酸化膜１２の上には例えばスパッタ法
によって厚さが３００ｎｍ程度で純度が９９．９９９％
の遷移金属であるＭｏ膜１３が堆積され、このＭｏ膜１
３の上には例えば厚さが１００ｎｍで純度が９９．９９
５％のＭｏＳｉ2.5 膜１４が堆積される。
【００１４】この後、図３に示すように、前記ＭｏＳｉ
2.5 膜１４の上には図示せぬフォトレジスト膜が設けら
れる。このフォトレジスト膜をマスクとして、Ｍｏ膜１
３およびＭｏＳｉ2.5 膜１４はＲＩＥ（Reactive Ion E
tching）によって異方的にエッチングされる。これによ
り、前記ゲ−ト酸化膜１２の上にはゲ−ト電極１５が形
成される。この後、前記フォトレジスト膜は剥離液によ
り除去される。
2.5 膜１４の上には図示せぬフォトレジスト膜が設けら
れる。このフォトレジスト膜をマスクとして、Ｍｏ膜１
３およびＭｏＳｉ2.5 膜１４はＲＩＥ（Reactive Ion E
tching）によって異方的にエッチングされる。これによ
り、前記ゲ−ト酸化膜１２の上にはゲ−ト電極１５が形
成される。この後、前記フォトレジスト膜は剥離液によ
り除去される。
【００１５】次に、図４に示すように、前記ゲ−ト酸化
膜１２の上、ゲ−ト電極１５の上および側面１３ａには
バイアススパッタ法により厚さが７０ｎｍ程度のシリコ
ン酸化膜１６が設けられる。前記バイアススパッタ法と
は、温度が高くても１００℃程度で０．０１Ｐａ程度の
低い酸素分圧により薄膜を堆積させる方法である。
膜１２の上、ゲ−ト電極１５の上および側面１３ａには
バイアススパッタ法により厚さが７０ｎｍ程度のシリコ
ン酸化膜１６が設けられる。前記バイアススパッタ法と
は、温度が高くても１００℃程度で０．０１Ｐａ程度の
低い酸素分圧により薄膜を堆積させる方法である。
【００１６】この後、図１に示すように、前記シリコン
酸化膜１６の上には温度が８００℃程度のＬＰＣＶＤ法
により厚さが７００ｎｍ程度のＳｉＯ2 膜からなる層間
絶縁膜１７が設けられる。次に、通常の平坦化工程が行
われる。この後、前記層間絶縁膜１７の上には図示せぬ
多層配線が設けられ、この多層配線の上には図示せぬパ
ッシベ−ション膜が設けられる。次に、パッド開け工程
が行われる。
酸化膜１６の上には温度が８００℃程度のＬＰＣＶＤ法
により厚さが７００ｎｍ程度のＳｉＯ2 膜からなる層間
絶縁膜１７が設けられる。次に、通常の平坦化工程が行
われる。この後、前記層間絶縁膜１７の上には図示せぬ
多層配線が設けられ、この多層配線の上には図示せぬパ
ッシベ−ション膜が設けられる。次に、パッド開け工程
が行われる。
【００１７】上記実施例によれば、ゲ−ト酸化膜１２の
上、ゲ−ト電極１５の上および側面１３ａにバイアスス
パッタ法により厚さが７０ｎｍ程度のシリコン酸化膜１
６を設けている。この際、前記バイアススパッタ法は温
度が高くても１００℃程度で０．０１Ｐａ程度の低い酸
素分圧によって薄膜を設ける方法であるため、酸素およ
び窒素等が露出しているＭｏ膜１３の側面１３ａから内
部に拡散することを防止でき、前記側面１３ａが酸化す
ることも防止することができる。この後、前記シリコン
酸化膜１６の上にＬＰＣＶＤ法により厚さが７００ｎｍ
程度の層間絶縁膜１７を設けている。この際、前記側面
１３ａにシリコン酸化膜１６を設けているため、酸素お
よび窒素等がＭｏ膜１３の側面１３ａから内部に拡散す
ることを防止でき、前記側面１３ａが酸化することも防
止することができる。この結果、前記Ｍｏ膜１３の抵抗
の増加を防止することができる。したがって、ゲ−ト電
極１５の抵抗の増加を防止することができる。
上、ゲ−ト電極１５の上および側面１３ａにバイアスス
パッタ法により厚さが７０ｎｍ程度のシリコン酸化膜１
６を設けている。この際、前記バイアススパッタ法は温
度が高くても１００℃程度で０．０１Ｐａ程度の低い酸
素分圧によって薄膜を設ける方法であるため、酸素およ
び窒素等が露出しているＭｏ膜１３の側面１３ａから内
部に拡散することを防止でき、前記側面１３ａが酸化す
ることも防止することができる。この後、前記シリコン
酸化膜１６の上にＬＰＣＶＤ法により厚さが７００ｎｍ
程度の層間絶縁膜１７を設けている。この際、前記側面
１３ａにシリコン酸化膜１６を設けているため、酸素お
よび窒素等がＭｏ膜１３の側面１３ａから内部に拡散す
ることを防止でき、前記側面１３ａが酸化することも防
止することができる。この結果、前記Ｍｏ膜１３の抵抗
の増加を防止することができる。したがって、ゲ−ト電
極１５の抵抗の増加を防止することができる。
【００１８】尚、上記の実施例では、フォトレジスト膜
をマスクとして、Ｍｏ膜１３およびＭｏＳｉ2.5 膜１４
をエッチングすることにより、ゲ−ト電極１５を形成し
ているが、フォトレジスト膜をマスクとして、Ｍｏ膜１
３およびＭｏＳｉ2.5 膜１４をエッチングすることによ
り、配線を形成することも可能である。
をマスクとして、Ｍｏ膜１３およびＭｏＳｉ2.5 膜１４
をエッチングすることにより、ゲ−ト電極１５を形成し
ているが、フォトレジスト膜をマスクとして、Ｍｏ膜１
３およびＭｏＳｉ2.5 膜１４をエッチングすることによ
り、配線を形成することも可能である。
【００１９】また、ゲ−ト酸化膜１２の上、ゲ−ト電極
１５の上および側面１３ａにバイアススパッタ法により
シリコン酸化膜１６を設けているが、ゲ−ト酸化膜１２
の上、ゲ−ト電極１５の上および側面１３ａにプラズマ
ＣＶＤ法によりシリコン酸化膜を設けることも可能であ
る。前記プラズマＣＶＤ法は、温度が３５０℃〜４００
℃程度であるため、前記シリコン酸化膜を設ける際、酸
素および窒素等がＭｏ膜の側面から内部に拡散されるこ
とを防止することができる。
１５の上および側面１３ａにバイアススパッタ法により
シリコン酸化膜１６を設けているが、ゲ−ト酸化膜１２
の上、ゲ−ト電極１５の上および側面１３ａにプラズマ
ＣＶＤ法によりシリコン酸化膜を設けることも可能であ
る。前記プラズマＣＶＤ法は、温度が３５０℃〜４００
℃程度であるため、前記シリコン酸化膜を設ける際、酸
素および窒素等がＭｏ膜の側面から内部に拡散されるこ
とを防止することができる。
【００２０】また、ゲ−ト酸化膜１２の上、ゲ−ト電極
１５の上および側面１３ａにバイアススパッタ法により
シリコン酸化膜１６を設け、このシリコン酸化膜１６の
上に層間絶縁膜を設けているが、ゲ−ト酸化膜１２の
上、ゲ−ト電極１５の上および側面１３ａにバイアスス
パッタ法により第１のシリコン酸化膜を設け、この第１
のシリコン酸化膜の上にプラズマＣＶＤ法により第２の
シリコン酸化膜を設け、この第２のシリコン酸化膜の上
に層間絶縁膜を設けることも可能である。
１５の上および側面１３ａにバイアススパッタ法により
シリコン酸化膜１６を設け、このシリコン酸化膜１６の
上に層間絶縁膜を設けているが、ゲ−ト酸化膜１２の
上、ゲ−ト電極１５の上および側面１３ａにバイアスス
パッタ法により第１のシリコン酸化膜を設け、この第１
のシリコン酸化膜の上にプラズマＣＶＤ法により第２の
シリコン酸化膜を設け、この第２のシリコン酸化膜の上
に層間絶縁膜を設けることも可能である。
【００２１】また、ゲ−ト酸化膜１２の上に遷移金属で
あるＭｏ膜１３を堆積しているが、ゲ−ト酸化膜１２の
上にバルクの抵抗率が高くても２０μΩ・ｃｍである他
の金属を堆積することも可能である。
あるＭｏ膜１３を堆積しているが、ゲ−ト酸化膜１２の
上にバルクの抵抗率が高くても２０μΩ・ｃｍである他
の金属を堆積することも可能である。
【００２２】また、ゲ−ト酸化膜１２の上、ゲ−ト電極
１５の上および側面１３ａにシリコン酸化膜１６を設け
ているが、ゲ−ト酸化膜１２の上、ゲ−ト電極１５の上
および側面１３ａにシリコン窒化膜を設けることも可能
である。
１５の上および側面１３ａにシリコン酸化膜１６を設け
ているが、ゲ−ト酸化膜１２の上、ゲ−ト電極１５の上
および側面１３ａにシリコン窒化膜を設けることも可能
である。
【００２３】また、ゲ−ト電極１５はＭｏ膜１３および
ＭｏＳｉ2.5 膜１４の二層から構成されているが、ゲ−
ト電極を一層のＭｏ膜から形成することも可能であり、
ゲ−ト電極を少くともＭｏ膜１３を含む三層以上の層か
ら構成することも可能である。
ＭｏＳｉ2.5 膜１４の二層から構成されているが、ゲ−
ト電極を一層のＭｏ膜から形成することも可能であり、
ゲ−ト電極を少くともＭｏ膜１３を含む三層以上の層か
ら構成することも可能である。
【００２４】図５は、上記の方法により製作された第１
の配線および第２の配線それぞれの抵抗の測定値と従来
の半導体装置の製造方法により製作された第３の配線お
よび第４の配線それぞれの抵抗の測定値とを比較した図
である。
の配線および第２の配線それぞれの抵抗の測定値と従来
の半導体装置の製造方法により製作された第３の配線お
よび第４の配線それぞれの抵抗の測定値とを比較した図
である。
【００２５】以下、第１の配線２１の製造方法について
図１を参照して説明する。ゲ−ト酸化膜１２の上にはＭ
ｏ膜１３が堆積され、このＭｏ膜１３の上にはＭｏＳｉ
2.5 膜１４が堆積される。前記Ｍｏ膜１３およびＭｏＳ
ｉ2.5 膜１４は幅が１μｍで長さが１．８４ｃｍにパタ
−ニングされることにより、第１の配線２１が形成され
る。この後、前記ゲ−ト酸化膜１２の上、第１の配線２
１の上および側面にはバイアススパッタ法によりシリコ
ン酸化膜１６が設けられ、このシリコン酸化膜１６の上
にはＬＰＣＶＤ法によって層間絶縁膜１７が設けられ
る。
図１を参照して説明する。ゲ−ト酸化膜１２の上にはＭ
ｏ膜１３が堆積され、このＭｏ膜１３の上にはＭｏＳｉ
2.5 膜１４が堆積される。前記Ｍｏ膜１３およびＭｏＳ
ｉ2.5 膜１４は幅が１μｍで長さが１．８４ｃｍにパタ
−ニングされることにより、第１の配線２１が形成され
る。この後、前記ゲ−ト酸化膜１２の上、第１の配線２
１の上および側面にはバイアススパッタ法によりシリコ
ン酸化膜１６が設けられ、このシリコン酸化膜１６の上
にはＬＰＣＶＤ法によって層間絶縁膜１７が設けられ
る。
【００２６】以下、第２の配線２２の製造方法を第１の
配線２１のそれと異なる部分についてのみ説明する。Ｍ
ｏ膜１３およびＭｏＳｉ2.5 膜１４は幅が２μｍで長さ
が１．８４ｃｍにパタ−ニングされることにより、第２
の配線２２が形成される。
配線２１のそれと異なる部分についてのみ説明する。Ｍ
ｏ膜１３およびＭｏＳｉ2.5 膜１４は幅が２μｍで長さ
が１．８４ｃｍにパタ−ニングされることにより、第２
の配線２２が形成される。
【００２７】以下、第３の配線２３の製造方法について
図６を参照して説明する。ゲ−ト酸化膜２の上にはＭｏ
膜３が堆積され、このＭｏ膜３の上にはＭｏＳｉ2.5 膜
４が堆積される。前記Ｍｏ膜３およびＭｏＳｉ2.5 膜４
は幅が１μｍで長さが１．８４ｃｍにパタ−ニングされ
ることにより、第３の配線２３が形成される。この後、
前記第３の配線２３およびゲ−ト酸化膜２の上にはＬＰ
ＣＶＤ法によって図示せぬ層間絶縁膜が設けられる。
図６を参照して説明する。ゲ−ト酸化膜２の上にはＭｏ
膜３が堆積され、このＭｏ膜３の上にはＭｏＳｉ2.5 膜
４が堆積される。前記Ｍｏ膜３およびＭｏＳｉ2.5 膜４
は幅が１μｍで長さが１．８４ｃｍにパタ−ニングされ
ることにより、第３の配線２３が形成される。この後、
前記第３の配線２３およびゲ−ト酸化膜２の上にはＬＰ
ＣＶＤ法によって図示せぬ層間絶縁膜が設けられる。
【００２８】以下、第４の配線２４の製造方法を第３の
配線２３のそれと異なる部分についてのみ説明する。Ｍ
ｏ膜３およびＭｏＳｉ2.5 膜４は幅が２μｍで長さが
１．８４ｃｍにパタ−ニングされることにより、第４の
配線２４が形成される。
配線２３のそれと異なる部分についてのみ説明する。Ｍ
ｏ膜３およびＭｏＳｉ2.5 膜４は幅が２μｍで長さが
１．８４ｃｍにパタ−ニングされることにより、第４の
配線２４が形成される。
【００２９】上記第１乃至第４の配線２１〜２４の抵抗
値の測定結果によれば、図５に示すように、第１の配線
２１の抵抗値は８．７ｋΩ、第２の配線２２の抵抗値は
３．７ｋΩ、第３の配線２３の抵抗値は１６．８ｋΩ、
第４の配線２４の抵抗値は６．０ｋΩとなる。これによ
り、この発明の半導体装置の製造方法により形成された
幅が１μｍの配線の抵抗値は、従来の半導体装置の製造
方法により形成された幅が１μｍの配線の抵抗値より４
８．２％低くなることがわかる。また、この発明の幅が
２μｍの配線の抵抗値は、従来の幅が２μｍの配線の抵
抗値より３８．３％低くなることがわかる。したがっ
て、Ｍｏ膜１３を有するゲ−ト電極１５または配線２
１、２２において、酸素および窒素等のＭｏ膜１３の内
部への拡散を抑えることにより、Ｍｏ膜１３の抵抗の増
加を防止することができる。
値の測定結果によれば、図５に示すように、第１の配線
２１の抵抗値は８．７ｋΩ、第２の配線２２の抵抗値は
３．７ｋΩ、第３の配線２３の抵抗値は１６．８ｋΩ、
第４の配線２４の抵抗値は６．０ｋΩとなる。これによ
り、この発明の半導体装置の製造方法により形成された
幅が１μｍの配線の抵抗値は、従来の半導体装置の製造
方法により形成された幅が１μｍの配線の抵抗値より４
８．２％低くなることがわかる。また、この発明の幅が
２μｍの配線の抵抗値は、従来の幅が２μｍの配線の抵
抗値より３８．３％低くなることがわかる。したがっ
て、Ｍｏ膜１３を有するゲ−ト電極１５または配線２
１、２２において、酸素および窒素等のＭｏ膜１３の内
部への拡散を抑えることにより、Ｍｏ膜１３の抵抗の増
加を防止することができる。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
第１の絶縁膜の上に少くとも純金属層を有するゲ−ト電
極を設け、このゲ−ト電極の上および側面にスパッタ法
により前記純金属層を保護するための第２の絶縁膜を設
けている。したがって、純金属層を有するゲ−ト電極ま
たは配線において、酸素および窒素等の純金属層の内部
への拡散を抑えることにより、純金属層の抵抗の増加を
防止することができる。
第１の絶縁膜の上に少くとも純金属層を有するゲ−ト電
極を設け、このゲ−ト電極の上および側面にスパッタ法
により前記純金属層を保護するための第２の絶縁膜を設
けている。したがって、純金属層を有するゲ−ト電極ま
たは配線において、酸素および窒素等の純金属層の内部
への拡散を抑えることにより、純金属層の抵抗の増加を
防止することができる。
【図１】この発明の実施例による半導体装置の製造方法
を示すものであり、シリコン酸化膜の上に層間絶縁膜を
設ける工程を示す断面図。
を示すものであり、シリコン酸化膜の上に層間絶縁膜を
設ける工程を示す断面図。
【図２】この発明の実施例による半導体装置の製造方法
を示すものであり、ゲ−ト酸化膜の上にＭｏ膜を堆積
し、このＭｏ膜の上にＭｏＳｉ2.5 膜を堆積する工程を
示す断面図。
を示すものであり、ゲ−ト酸化膜の上にＭｏ膜を堆積
し、このＭｏ膜の上にＭｏＳｉ2.5 膜を堆積する工程を
示す断面図。
【図３】この発明の実施例による半導体装置の製造方法
を示すものであり、ゲ−ト電極を形成する工程を示す断
面図。
を示すものであり、ゲ−ト電極を形成する工程を示す断
面図。
【図４】この発明の実施例による半導体装置の製造方法
を示すものであり、ゲ−ト酸化膜の上、ゲ−ト電極の上
および側面にシリコン酸化膜を設ける工程を示す断面
図。
を示すものであり、ゲ−ト酸化膜の上、ゲ−ト電極の上
および側面にシリコン酸化膜を設ける工程を示す断面
図。
【図５】この発明の実施例による半導体装置の製造方法
により製作された第１の配線および第２の配線それぞれ
の抵抗を測定した値と従来の半導体装置の製造方法によ
り製作された第３の配線および第４の配線それぞれの抵
抗を測定した値とを比較した図。
により製作された第１の配線および第２の配線それぞれ
の抵抗を測定した値と従来の半導体装置の製造方法によ
り製作された第３の配線および第４の配線それぞれの抵
抗を測定した値とを比較した図。
【図６】従来の半導体装置を示す断面図。
11…シリコン基板、12…ゲ−ト酸化膜、13…Ｍｏ膜、13
a …側面、14…ＭｏＳｉ2.5 膜、15…ゲ−ト電極、16…
シリコン酸化膜、17…層間絶縁膜、21…第１の配線、22
…第２の配線、23…第３の配線、24…第４の配線
a …側面、14…ＭｏＳｉ2.5 膜、15…ゲ−ト電極、16…
シリコン酸化膜、17…層間絶縁膜、21…第１の配線、22
…第２の配線、23…第３の配線、24…第４の配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (6)
- 【請求項１】 半導体基板の表面上に第１の絶縁膜を設
ける工程と、 前記第１の絶縁膜の上に少くとも純金属層を有するゲ−
ト電極を設ける工程と、 前記ゲ−ト電極の上および側面にスパッタ法により前記
純金属層を保護するための第２の絶縁膜を設ける工程
と、 前記第２の絶縁膜の上に第３の絶縁膜を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の表面上に第１の絶縁膜を設
ける工程と、 前記第１の絶縁膜の上に少くとも純金属層を有するゲ−
ト電極を設ける工程と、 前記ゲ−ト電極の上および側面にプラズマＣＶＤ法によ
り前記純金属層を保護するための第２の絶縁膜を設ける
工程と、 前記第２の絶縁膜の上に第３の絶縁膜を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項３】 第１の絶縁膜の上に少くとも純金属層を
有する配線を設ける工程と、 前記配線の上および側面にスパッタ法により前記純金属
層を保護するための第２の絶縁膜を設ける工程と、 前記第２の絶縁膜の上に第３の絶縁膜を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項４】 第１の絶縁膜の上に少くとも純金属層を
有する配線を設ける工程と、 前記配線の上および側面にプラズマＣＶＤ法により前記
純金属層を保護するための第２の絶縁膜を設ける工程
と、 前記第２の絶縁膜の上に第３の絶縁膜を設ける工程と、 からなることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第２の絶縁膜は、シリコン酸化膜で
あることを特徴とする請求項１、２、３または４記載の
半導体装置の製造方法。 - 【請求項６】 前記第２の絶縁膜は、シリコン窒化膜で
あることを特徴とする請求項１、２、３または４記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134580A JPH06349770A (ja) | 1993-06-04 | 1993-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134580A JPH06349770A (ja) | 1993-06-04 | 1993-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349770A true JPH06349770A (ja) | 1994-12-22 |
Family
ID=15131689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5134580A Pending JPH06349770A (ja) | 1993-06-04 | 1993-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113557608A (zh) * | 2019-04-12 | 2021-10-26 | 株式会社半导体能源研究所 | 半导体装置以及半导体装置的制造方法 |
-
1993
- 1993-06-04 JP JP5134580A patent/JPH06349770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113557608A (zh) * | 2019-04-12 | 2021-10-26 | 株式会社半导体能源研究所 | 半导体装置以及半导体装置的制造方法 |
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