JPH061774B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH061774B2 JPH061774B2 JP60065218A JP6521885A JPH061774B2 JP H061774 B2 JPH061774 B2 JP H061774B2 JP 60065218 A JP60065218 A JP 60065218A JP 6521885 A JP6521885 A JP 6521885A JP H061774 B2 JPH061774 B2 JP H061774B2
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- Japan
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- layer
- low resistance
- semiconductor device
- titanium
- gate electrode
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は半導体装置に係り、特に絶縁ゲート電界効果型
トランジスタの電極配線部を改良した半導体装置に関す
る。
トランジスタの電極配線部を改良した半導体装置に関す
る。
［発明の技術的背景及びその問題点］ 従来、絶縁ゼート電界効果型トランジスタ（以下、ＭＯ
Ｓトランジスタという。）は次のような工程により製造
されている。
Ｓトランジスタという。）は次のような工程により製造
されている。
先ず、第２図（ａ）に面方位（１００）のｎ型シリコン
基板11上にフィールド酸化膜12を形成すると共に、該フ
ィールド酸化膜12下の基板11表面にｎ型反転防止層13を
形成する。続いて、同図（ｂ）に示すように、熱酸化処
理を施して前記フィールド酸化膜１２で分離された基板
11の島領域（素子領域）上に厚さ100〜500Åのゲート酸
化膜14を形成する。引き続き、全面のｎ型不純物をドー
プした多結晶シリコン膜を堆積し、パターニングしてゲ
ート電極15を形成した後、該ゲート電極15及びフィール
ド酸化膜12をマスクとしてｐ型不純物、例えばボロンを
イオン注入し、活性化して前記基板11の島領域に互いに
分離されたｐ＋型のソース領域16及びドレイン領域17を
形成する。
基板11上にフィールド酸化膜12を形成すると共に、該フ
ィールド酸化膜12下の基板11表面にｎ型反転防止層13を
形成する。続いて、同図（ｂ）に示すように、熱酸化処
理を施して前記フィールド酸化膜１２で分離された基板
11の島領域（素子領域）上に厚さ100〜500Åのゲート酸
化膜14を形成する。引き続き、全面のｎ型不純物をドー
プした多結晶シリコン膜を堆積し、パターニングしてゲ
ート電極15を形成した後、該ゲート電極15及びフィール
ド酸化膜12をマスクとしてｐ型不純物、例えばボロンを
イオン注入し、活性化して前記基板11の島領域に互いに
分離されたｐ＋型のソース領域16及びドレイン領域17を
形成する。
次いで、同図（ｃ）に示すように、 ＣＶＤ−ＳｉＯ２膜18を堆積した後、コンタクトホール
19の開孔、Ａｌの蒸着、パターニングにより前記ソー
ス、ドレイン領域16、17とコンタクトホール19を通して
接続するＡｌ配線20、21を形成してＭＯＳトランジスタ
を製造する。
19の開孔、Ａｌの蒸着、パターニングにより前記ソー
ス、ドレイン領域16、17とコンタクトホール19を通して
接続するＡｌ配線20、21を形成してＭＯＳトランジスタ
を製造する。
上述した方法によれば、ゲート電極15を多結晶シリコン
により形成することによって、該ゲート電極15をマスク
としてｐ＋型のソース、ドレイン領域16、17をゲート電
極15に対して自己整合的に形成でき、しかもゲート電極
15の形成工程後に活性化のための高温熱処理を採用でき
る特徴を有する。
により形成することによって、該ゲート電極15をマスク
としてｐ＋型のソース、ドレイン領域16、17をゲート電
極15に対して自己整合的に形成でき、しかもゲート電極
15の形成工程後に活性化のための高温熱処理を採用でき
る特徴を有する。
しかしながら、多結晶シリコン膜は高濃度の不純物をド
ープしても比抵抗が10-3Ωcm程度しか下がらず、微細な
素子では高速動作が制限される。また、素子の集積度が
上るに伴ってソース、ドレインの拡散層の深さが浅くな
り、この浅い接合形成によって拡散層の抵抗が高くな
る。こうしたことは、トランジスタの寄生抵抗を増大さ
せ、トランジスタ特性に開く影響を与える。
ープしても比抵抗が10-3Ωcm程度しか下がらず、微細な
素子では高速動作が制限される。また、素子の集積度が
上るに伴ってソース、ドレインの拡散層の深さが浅くな
り、この浅い接合形成によって拡散層の抵抗が高くな
る。こうしたことは、トランジスタの寄生抵抗を増大さ
せ、トランジスタ特性に開く影響を与える。
このようなことから、ゲート電極を多結晶シリコン膜の
代りに金属又は金属珪化物を用いたり、又はゲート電極
を多結晶シリコン膜と該多結晶シリコン膜の上に積層し
た金属珪化物との二重構造により形成したりすることが
行われている。
代りに金属又は金属珪化物を用いたり、又はゲート電極
を多結晶シリコン膜と該多結晶シリコン膜の上に積層し
た金属珪化物との二重構造により形成したりすることが
行われている。
金属を直接用いる場合は、金属とシリコンあるいは層間
絶縁膜が熱工程により反応を起こすことが多く、その後
の工程を低温で行なわなければならず、用途が限定され
てしまう場合が多い。従って、現在では金属珪化物を使
用することが多い。金属珪化物としては、Ｐｔ、Ｔｉ、
Ｍｏ、Ｗ、Ｔａ等の珪化物が用いられており、特にチタ
ン珪化物は抵抗が低いために有望である。
絶縁膜が熱工程により反応を起こすことが多く、その後
の工程を低温で行なわなければならず、用途が限定され
てしまう場合が多い。従って、現在では金属珪化物を使
用することが多い。金属珪化物としては、Ｐｔ、Ｔｉ、
Ｍｏ、Ｗ、Ｔａ等の珪化物が用いられており、特にチタ
ン珪化物は抵抗が低いために有望である。
上述したソース、ドレイン領域上及びゲート電極上への
金属珪化物の形成方法としては、例えば特開昭５７−９
９７７５号明細書に記載された方法が知られている。即
ち、先ず、ゲート電極が形成されたシリコン基板上にＳ
ｉＯ２膜を堆積し、ソース、ドレイン領域及びゲート電
極に対応するＳｉＯ２膜部分を選択的に除去した後、全
面に金属膜を堆積する。続いて、所定の温度にて熱処理
を施し、ソース、ドレイン領域上及びゲート電極上のみ
で金属珪化物形成反応を起こさせた後、未反応の金属膜
を選択的にエッチング除去してソース、ドレイン領域上
及びゲート電極上に金属珪化物を形成する。
金属珪化物の形成方法としては、例えば特開昭５７−９
９７７５号明細書に記載された方法が知られている。即
ち、先ず、ゲート電極が形成されたシリコン基板上にＳ
ｉＯ２膜を堆積し、ソース、ドレイン領域及びゲート電
極に対応するＳｉＯ２膜部分を選択的に除去した後、全
面に金属膜を堆積する。続いて、所定の温度にて熱処理
を施し、ソース、ドレイン領域上及びゲート電極上のみ
で金属珪化物形成反応を起こさせた後、未反応の金属膜
を選択的にエッチング除去してソース、ドレイン領域上
及びゲート電極上に金属珪化物を形成する。
しかしながら、かかる方法によりチタン珪化物を形成し
ようとすると、以下に示すような問題があった。
ようとすると、以下に示すような問題があった。
通常、金属珪化物を形成する方法としては、生産性等を
考慮して不活性ガス中での熱処理が採用される。この場
合、チタンは真空中でのゲッタ材料として用いられるこ
とからもわかるように、反応性の高い物質であるため、
不活性ガス中の酸素と反応し、酸化膜を形成する。この
場合、通常の拡散炉を用いると、酸素のリークをなくす
ことが難しい。従って、熱処理中にチタンが酸化物とな
り、チタン珪化物を制御性よく形成することが困難とな
る。その結果、チタン珪化物の面抵抗も数Ω／□から数
ＫΩ／□とばらつき、ＬＳＩの歩留り低下を招くことに
なる。
考慮して不活性ガス中での熱処理が採用される。この場
合、チタンは真空中でのゲッタ材料として用いられるこ
とからもわかるように、反応性の高い物質であるため、
不活性ガス中の酸素と反応し、酸化膜を形成する。この
場合、通常の拡散炉を用いると、酸素のリークをなくす
ことが難しい。従って、熱処理中にチタンが酸化物とな
り、チタン珪化物を制御性よく形成することが困難とな
る。その結果、チタン珪化物の面抵抗も数Ω／□から数
ＫΩ／□とばらつき、ＬＳＩの歩留り低下を招くことに
なる。
［発明の目的］ 本発明は上記実情に鑑みてなされたもので、その目的
は、高融点金属又は高融点金属珪化物からなり、かつ低
シート抵抗で雰囲気ガス等との反応を起こすことなく安
定して形成可能な電極配線構造を有する半導体装置を提
供することにある。
は、高融点金属又は高融点金属珪化物からなり、かつ低
シート抵抗で雰囲気ガス等との反応を起こすことなく安
定して形成可能な電極配線構造を有する半導体装置を提
供することにある。
［発明の概要］ 本発明は、半導体基板の一主面に設けられる絶縁ゲート
型電界効果トランジスタに、非単結晶シリコン層とその
層上に高融点金属を含む低抵抗層を形成する積層ゲート
電極を採用し、前記低抵抗層上に設ける保護膜層と、前
記低抵抗層と前記非単結晶シリコン層の境、及びこの低
抵抗層と前記保護膜層の境それぞれの積層間に設けた層
間の化学反応を防止するための窒化チタニウム層と、前
記低抵抗層への反応要因を遮断するため少なくともこの
低抵抗層の側面を覆う絶縁層とを具備したことを特徴と
する半導体装置である。
型電界効果トランジスタに、非単結晶シリコン層とその
層上に高融点金属を含む低抵抗層を形成する積層ゲート
電極を採用し、前記低抵抗層上に設ける保護膜層と、前
記低抵抗層と前記非単結晶シリコン層の境、及びこの低
抵抗層と前記保護膜層の境それぞれの積層間に設けた層
間の化学反応を防止するための窒化チタニウム層と、前
記低抵抗層への反応要因を遮断するため少なくともこの
低抵抗層の側面を覆う絶縁層とを具備したことを特徴と
する半導体装置である。
このような構造であれば、活性な高融点金属が窒化チタ
ニウム層及び絶縁層で覆われているので、高融点金属
と、シリコンまたは雰囲気ガスとの反応を押えることが
できる。
ニウム層及び絶縁層で覆われているので、高融点金属
と、シリコンまたは雰囲気ガスとの反応を押えることが
できる。
［発明の実施例］ 以下、図面を参照して本発明の一実施例を説明する。先
ず、第１図（ａ）に示すように面方位（１００）のｎ型
シリコン基板31上にフィールド酸化膜32を形成すると共
に、該フィールド酸化膜32下の基板31表面にｎ型反応防
止層33を形成する。続いて、熱酸化処理を施して、前記
フィールド酸化膜32で分離された基板31の島領域（素子
領域）上に厚さ100〜500Åのゲート酸化膜34を形成す
る。引続き、同図（ｂ）に示すように、全面にｎ型不純
物をドープした多結晶シリコン膜35を堆積し、次に例え
ばチタンターゲーットを窒素雰囲気中でスパッタリング
し、窒化チタニウム層36を200Å形成する。次いで、ア
ルゴン雰囲気中でスパッタリングを行ない、チタニウム
層37を2000Å堆積する。続いて、再び窒化チタニウム層
38を200Å堆積し、その後ｎ＋不純物をドーピングした
非単結晶シリコン膜39を堆積する。
ず、第１図（ａ）に示すように面方位（１００）のｎ型
シリコン基板31上にフィールド酸化膜32を形成すると共
に、該フィールド酸化膜32下の基板31表面にｎ型反応防
止層33を形成する。続いて、熱酸化処理を施して、前記
フィールド酸化膜32で分離された基板31の島領域（素子
領域）上に厚さ100〜500Åのゲート酸化膜34を形成す
る。引続き、同図（ｂ）に示すように、全面にｎ型不純
物をドープした多結晶シリコン膜35を堆積し、次に例え
ばチタンターゲーットを窒素雰囲気中でスパッタリング
し、窒化チタニウム層36を200Å形成する。次いで、ア
ルゴン雰囲気中でスパッタリングを行ない、チタニウム
層37を2000Å堆積する。続いて、再び窒化チタニウム層
38を200Å堆積し、その後ｎ＋不純物をドーピングした
非単結晶シリコン膜39を堆積する。
その後、パターニングを行ない、ゲート電極40を形成し
た後、該ゲート電極40及びフィールド酸化膜32をマスク
としてｐ型不純物、例えばボロンをイオン注入し、ｐ＋
のソース領域41及びドレイン領域42を形成する。
た後、該ゲート電極40及びフィールド酸化膜32をマスク
としてｐ型不純物、例えばボロンをイオン注入し、ｐ＋
のソース領域41及びドレイン領域42を形成する。
次に、同図（ｃ）に示すように、プラズマＣＶＤ（Ｃhe
mical Ｖapour Ｄeposition）によりＳｉＯ２43を堆
積し、続いてＣＶＤ−ＳｉＯ２44を堆積した後、コンタ
クトホール45の開孔、Ａｌの蒸着、パターニングにより
ソース、ドレイン領域41,42とコンタクトホール45を通
して接続するＡｌ配線46,47を形成してＭＯＳトランジ
スタを製造する。
mical Ｖapour Ｄeposition）によりＳｉＯ２43を堆
積し、続いてＣＶＤ−ＳｉＯ２44を堆積した後、コンタ
クトホール45の開孔、Ａｌの蒸着、パターニングにより
ソース、ドレイン領域41,42とコンタクトホール45を通
して接続するＡｌ配線46,47を形成してＭＯＳトランジ
スタを製造する。
上記ＭＯＳトランジスタにあっては、活性なチタニウム
層37を窒化チタニウム層36,38及びＳｉＯ２膜43で被覆
しているので、チタニウムとシリコンの反応、チタニウ
ムと酸素等のガス雰囲気との反応を抑えることが可能と
なり、チタニウムをゲート電極として用いることができ
る。このため、チタニウム層37の厚さが4000Åの場合、
シート抵抗は４Ω／□と多結晶シリコンを用いた場合の
約20分の一となる。このため、例えばメモリのワード線
として用いた場合、素子の高速化を実現することができ
る。
層37を窒化チタニウム層36,38及びＳｉＯ２膜43で被覆
しているので、チタニウムとシリコンの反応、チタニウ
ムと酸素等のガス雰囲気との反応を抑えることが可能と
なり、チタニウムをゲート電極として用いることができ
る。このため、チタニウム層37の厚さが4000Åの場合、
シート抵抗は４Ω／□と多結晶シリコンを用いた場合の
約20分の一となる。このため、例えばメモリのワード線
として用いた場合、素子の高速化を実現することができ
る。
また、例えばチタニウム膜37を1000Åとした場合でも、
シート抵抗は多結晶シリコン膜の場合に比べて約５分の
一で、より平坦な構造を実現できるものである。
シート抵抗は多結晶シリコン膜の場合に比べて約５分の
一で、より平坦な構造を実現できるものである。
尚、上記実施例に於いては、高融点金属としてチタニウ
ムを用いて説明したが、これに限定するものではなく、
タングステン、モリブデン、ジルコニウム、タンタル
等、さらにこれらの珪化物を使用してもよい。また、上
記実施例に於いては、本発明をゲート電極の構造に適用
した例について説明したが、配線部に適用するようにし
てもよいことは勿論である。
ムを用いて説明したが、これに限定するものではなく、
タングステン、モリブデン、ジルコニウム、タンタル
等、さらにこれらの珪化物を使用してもよい。また、上
記実施例に於いては、本発明をゲート電極の構造に適用
した例について説明したが、配線部に適用するようにし
てもよいことは勿論である。
［発明の効果］ 以上のように本発明によれば、高融点金属又は高融点金
属珪化物からなり、かつシリコンや雰囲気ガスとの反応
を起こすことのない安定した低シート抵抗の電極及び配
線構造を形成することができる。
属珪化物からなり、かつシリコンや雰囲気ガスとの反応
を起こすことのない安定した低シート抵抗の電極及び配
線構造を形成することができる。
第１図は本発明の一実施例に係る半導体装置の製造工程
を示す断面図、第２図は従来の半導体装置の製造工程を
示す断面図である。 31…ｎ型シリコン基板、34…ゲート酸化膜、 35…多結晶シリコン膜、36…窒化チタニウム層、 37…チタニウム層、38…窒化チタニウム層、 39…非単結晶シリコン膜、40…ゲート電極、 41…ソース領域、42…ドレイン領域。
を示す断面図、第２図は従来の半導体装置の製造工程を
示す断面図である。 31…ｎ型シリコン基板、34…ゲート酸化膜、 35…多結晶シリコン膜、36…窒化チタニウム層、 37…チタニウム層、38…窒化チタニウム層、 39…非単結晶シリコン膜、40…ゲート電極、 41…ソース領域、42…ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (4)
- 【請求項１】半導体基板の一主面に設けられる絶縁ゲー
ト型電界効果トランジスタに、非単結晶シリコン層とそ
の層上に高融点金属を含む低抵抗層を形成する積層ゲー
ト電極を採用し、前記低抵抗層上に設ける保護膜層と、
前記低抵抗層と前記非単結晶シリコン層の境、及びこの
低抵抗層と前記保護膜層の境それぞれの積層間に設けた
層間の化学反応を防止するための窒化チタニウム層と、
前記低抵抗層への反応要因を遮断するため少なくともこ
の低抵抗層の側面を覆う絶縁層とを具備したことを特徴
とする半導体装置。 - 【請求項２】前記高融点金属は、チタニウム、タングス
テン、モリブデン、ジルコニウム、タンタルのうちのい
ずれか一種、又は混合物である特許請求の範囲第１項記
載の半導体装置。 - 【請求項３】前記保護膜層は非単結晶シリコンで形成さ
れた特許請求の範囲第１項又は第２項いずれか記載の半
導体装置。 - 【請求項４】前記保護膜層は酸化シリコンで形成された
特許請求の範囲第１項又は第２項いずれか記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065218A JPH061774B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065218A JPH061774B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224435A JPS61224435A (ja) | 1986-10-06 |
| JPH061774B2 true JPH061774B2 (ja) | 1994-01-05 |
Family
ID=13280549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065218A Expired - Lifetime JPH061774B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061774B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174371A (ja) * | 1987-01-13 | 1988-07-18 | Nec Corp | 電界効果トランジスタ |
| JPH069203B2 (ja) * | 1987-03-31 | 1994-02-02 | 株式会社東芝 | 半導体装置とその製造方法 |
| US5231053A (en) * | 1990-12-27 | 1993-07-27 | Intel Corporation | Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device |
| US5350711A (en) * | 1993-06-25 | 1994-09-27 | Hall John H | Method of fabricating high temperature refractory metal nitride contact and interconnect structure |
| JP2001102580A (ja) | 1999-09-30 | 2001-04-13 | Nec Corp | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS507430A (ja) * | 1973-05-18 | 1975-01-25 | ||
| JPS5679450A (en) * | 1979-11-30 | 1981-06-30 | Mitsubishi Electric Corp | Electrode and wiring of semiconductor device |
| JPS5835919A (ja) * | 1981-08-28 | 1983-03-02 | Nippon Telegr & Teleph Corp <Ntt> | 金属半導体接合電極の製造方法 |
| JPS58101454A (ja) * | 1981-12-12 | 1983-06-16 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の電極 |
-
1985
- 1985-03-29 JP JP60065218A patent/JPH061774B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61224435A (ja) | 1986-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |