JPH0635670A - 浮動小数点数加算回路 - Google Patents

Abstract

(57)【要約】 【目的】 仮数が２の補数で表現された浮動小数点数の
加算回路に関し、シフトアウトする負の仮数を有する浮
動小数点数に対しても演算時間を増加させずに正しい加
算結果が得られるようにすることを目的とする。 【構成】 両オペランドの指数の大小を比較して一方の
オペランドの仮数に対する桁シフト数と共通指数とを求
める指数比較部１と、桁シフト数と、該一方のオペラン
ドの仮数から仮数桁シフト時のシフトアウトの有無を検
出するシフトアウト検出部２と、仮数桁シフト数だけ該
一方の仮数に対して桁シフトを行うシフタ３、４と、シ
フトアウト検出部２がシフトアウトを検出したら、該一
方のオペランドの桁シフト後の値を０とする仮数制御部
５、６と、仮数制御部５、６の出力データを加算する加
算器７とを有し、共通指数化のために仮数シフトを行う
際にシフトアウトを検出した場合には、シフトアウトが
生じた仮数を０にしてから仮数加算を行うようにした構
成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮数が２の補数で表現
された浮動小数点数の加算回路に関し、特に負の仮数が
共通指数化によってシフトアウトした場合にも正しい演
算結果が得られるようにした浮動小数点数加算回路に関
する。

【０００２】

【従来の技術】浮動小数点数を対象として演算を行う場
合、通常、仮数を絶対値表現した２進データを用いてい
る。しかし、加算演算を行う場合には、加算器を減算に
も共通に使用できるようにするため、加算器の入力にお
いて、絶対値表現を２の補数表現に変換して加算を行う
ことが多い。

【０００３】図４に、例えば１６ビット幅で仮数データ
が２の補数表現のデータを示す。本発明が対象とする浮
動小数点数加算回路はこのようなデータの加算を行うも
のである。

【０００４】図５は従来の２の補数表現浮動小数点数加
算回路の構成図である。図において、21は指数比較部、
22はＡシフタ、23はＢシフタ、24は加算器である。オペ
ランドＡ［15:0］( この表記は最下位ビット０から最上
位ビット１５までの１６ビット幅の２進数Ａを示す。以
下同様）と、オペランドＢ［15:0］の加算を行う場合、
指数比較部21は指数Ａ［15:11 ］と指数Ｂ［15:11 ］を
用いてＡ［15:11 ］−Ｂ［15:11 ］を計算して両指数の
大小判定を行う。指数比較部21は、指数の差、即ちＡ
［15:11 ］−Ｂ［15:11 ］を求めこの値が負の場合に
は、差の絶対値をＡシフタ22に、また正の場合にはＢシ
フタ23へ指数の差を制御信号として出力するとともに、
大きい方の指数を共通指数Ｘ［15,11 ］として出力す
る。仮数Ａ［10:0］と仮数Ｂ［10:0］は、それぞれＡシ
フタ 22 、Ｂシフタ23に入力しており、指数比較部21か
らの制御信号により、小さい指数の方の仮数が指数の差
分だけ右シフトされて共通指数化が行われる。共通指数
化された仮数は加算器24により加算され、その結果に共
通指数Ｘ［15,11 ］を付加して加算結果Ｘ［15,11 ］が
得られる。

【０００５】

【発明が解決しようとする課題】上述の如く、浮動小数
点数の加算を行う場合、指数を共通化するため、指数が
小さい方のオペランドの仮数を桁移動するためシフタに
よって右シフトする。

【０００６】この右シフトは入力データをシフト数だけ
右側へビット位置をずらし、空いたビット位置を入力デ
ータの最上位ビットの値で補うことによって行う。両オ
ペランドの指数の差が大きく、シフト数がシフトされる
仮数データの存在ビット位置より大きいとシフトされる
側のデータは最下位桁より右側に行き、全てのビットが
０となるシフトアウトが生じる。

【０００７】ところが、シフトされる側の仮数が２の補
数表現の負数の場合に、シフトアウトが生じると計算結
果に誤差が生じる。図６の計算例により、これを説明す
る。

【０００８】図６の従来の加算例の図の（ａ）は入力
Ａ、Ｂが両方とも正数の場合の加算例で、共通指数化の
ために入力Ａの仮数を１０桁シフトすると、仮数の符号
ビットの次のビットの“１”はシフトアウトして０とな
るので、加算結果は入力Ｂと同じ値になる。

【０００９】図６（ｂ）は、入力Ｂが図（ａ）と同じ
値、入力Ａが図（ａ）と絶対値が同じで負数の場合の計
算例である。この場合も、本来は入力Ａには（ａ）と同
様にシフトアウトが生じて、共通指数化後のオペランド
Ａの仮数は０になる必要があるが、実際にはバレルシフ
タの性質上、何ビットシフトしても仮数部の全ビットが
１となり、負の最小値になったままである。従って、加
算結果はオペランドＡから最小値を引いた数となり、加
算結果に誤差を生じるという問題が生ずる。

【００１０】この演算誤差を除くためには、入力を絶対
値表現のまま右シフトを行ってから、２の補数表現に変
換して加算すれば良いが、この場合には入力データが絶
対値表現に限定され、また、バレルシフタと加算器との
間で絶対値表現→２の補数表現に変換する必要があり、
この変換時間分だけ演算時間に余分にかかってしまうと
う問題が生じる。

【００１１】本発明は上記課題に鑑み創出されたもの
で、２の補数表現でかつシフトアウトする負の仮数を有
する浮動小数点数に対しても、演算時間を増加させずに
正しい加算結果が得られるようにすることを目的とす
る。

【００１２】

【課題を解決するための手段】図１は、本発明の浮動小
数点数加算回路の原理構成図である。上記問題点は、図
１に示す如く、２の補数表現の仮数をもつ浮動小数点数
の加算回路であって、両オペランドの指数の大小を比較
して一方のオペランドの仮数に対する桁シフト数と共通
指数とを求める指数比較部１と、該桁シフト数と、該一
方のオペランドの仮数から仮数桁シフト時のシフトアウ
トの有無を検出するシフトアウト検出部２と、仮数桁シ
フト数だけ該一方の仮数に対して桁シフトを行うシフタ
３、４と、シフトアウト検出部２がシフトアウトを検出
したら、該一方のオペランドの桁シフト後の値を０とす
る仮数制御部５、６と、仮数制御部５、６の出力データ
を加算する加算器７と、を有し、共通指数化のために仮
数シフトを行う際にシフトアウトを検出した場合には、
シフトアウトが生じた仮数を０にしてから仮数加算を行
うようにしたことを特徴とする本発明の浮動小数点数加
算回路により解決される。

【００１３】

【作用】オペランドの一方の仮数に桁シフトによってシ
フトアウトが生じた場合には、バレルシフタの出力の如
何にかかわらず、仮数制御部によって強制的に０とされ
たオペランドが加算器に入力する。従って、一方のオペ
ランドがシフトアウトが生じる負の仮数であっても、正
しい演算結果が得られる。また、絶対値表現→２の補数
表現の変換を加算器の前で行う必要がないので、加算回
路に２の補数表現のデータを直接入力することができる
ので、２の補数表現のデータを取り扱う演算装置に直接
適用することが可能となり、また変換時間分だけ演算時
間を短縮することができる。

【００１４】

【実施例】以下添付図により本発明の実施例を説明す
る。図２は本発明の実施例の構成図、図３は本発明の実
施例による加算例を示す図である。

【００１５】図２の加算回路は、２の補数で表現される
仮数を持つ16ビット幅の浮動小数点数であるオペランド
Ａ，Ｂを加算して、同一フォーマットの加算結果Ｘを出
力するものである。オペランドおよび演算結果のデータ
フォーマットは、図４で前述したように上位５ビット
［15:11 ］が指数、下位11ビット［10:0］が２の補数表
現の仮数を表す。仮数の最上位ビット［10］は符号ビッ
トで、正数では“０”、負数では“１”の値をとる。

【００１６】図２において、11は指数比較部、12はシフ
トアウト検出部、13はバレルシフタＡ、14はバレルシフ
タＢ、15、16は図１の仮数制御部に相当するＡＮＤゲー
ト、17は11ビット加算器である。

【００１７】指数比較部11は、両オペランドの指数を比
較し、大きい方の指数を共通指数Ｘ［15:11 ］として出
力するとともに、小さい方の指数を持つオペランドのシ
フト数を出力する。

【００１８】両シフタ13，14には、指数比較部からの指
数の差である６ビットのシフト数データが制御信号とし
て加えられ入力する仮数データをシフト数に応じて右シ
フトする。

【００１９】シフトアウト検出部12は、両オペランドの
仮数の符号ビットを除く10ビットが入力しており、指数
比較部11からのシフト数データとシフト側の仮数の値と
を比較してシフト後の仮数データを０にする必要がある
シフトアウトが生じたかどうかを検出し、シフトアウト
が生じたら、そのオペランド側のＡＮＤゲートに制御信
号の“０”を出力する。

【００２０】図６（ｂ）と入力データと同一数値を用い
た図２の演算例により、各部の動作を説明する。指数比
較部11は、両オペランドの指数Ａ［15:11 ］と指数Ｂ
［15:11 ］指数ビットを入力し、Ａ［15:11 ］−Ｂ［1
5:11 ］の計算を行うことによって、指数の大小を判定
し、大きい方の指数を共通指数Ｘ［15:11 ］を出力す
る。この場合には、Ａの指数が２、Ｂの指数が１２なの
で、12の２進数データが共通指数Ｘ［15:11 ］として出
力する。また指数の差は−10なので、Ａシフタ12に制御
信号としてシフト数10を出力し、Ｂシフタ13には０を出
力する。。指数の差が正の場合にＢシフタにシフト数を
出力し、Ａシフタ12には０を出力する。

【００２１】Ａシフタ13によって、オペランドＡの仮数
が１０ビット右側へ桁シフトされるが、オペランドＡの
仮数は２の補数表現で負数であるため、Ａシフタの出力
データは０にならずに全ビット“１”となる。

【００２２】シフトアウト検出部12は、オペランドＡの
仮数の下位ビットの“０”連続が９ビットであることか
らシフトアウトが起きないシフト数( シフト可能数) が
９であると認識し、このシフト可能数９と指数比較部11
からのシフト数10とを比べてシフトアウト検出信号の
“０”をＡ側のＡＮＤゲート15に出力し、桁シフトしな
いＢ側のＡＮＤゲート16には“１”を出力する。Ａ側の
ＡＮＤゲート15はＡシフタ13から入力するシフト後のデ
ータを全て“０”にして加算器17のＡ入力に、またＢ側
のＡＮＤゲート16は、Ｂシフタ14から入力するシフト無
しの仮数Ｂ［15:11 ］をそのまま通過させて加算器17の
Ｂ入力に、それぞれ供給する。

【００２３】加算器17はＡ入力とＢ入力との加算を行
い、加算結果を仮数とし、共通指数が付加された演算結
果が加算回路の出力Ｘ［15:0］として出力される。以上
の如く、オペランドＡの負の仮数の１０ビット右シフト
で正しいシフトアウト結果が得られずＡシフタ出力の全
ビットが“１”になっても、加算器17には正しいシフト
アウト結果である全ビット“０”のデータが入力するの
で、正しい演算結果が得られることがわかる。

【００２４】

【発明の効果】以上説明した如く、本発明によれば、２
の補数表現による浮動小数点数加算回路において、共通
指数化のための仮数の右シフトによりシフトアウトが生
じた場合には、仮数を０にして加算するので、入力デー
タによらず常に正確な加算が行えるという効果がある。

【図面の簡単な説明】

【図１】 本発明の浮動小数点数加算回路の原理構成図

【図２】 本発明の実施例の構成図

【図３】 本発明の実施例による計算例を示す図

【図４】 入出力データフォーマット

【図５】 従来の２の補数表現浮動小数点数加算回路の
構成図

【図６】 従来の計算例を示す図

【符号の説明】

1,11…指数比較部、2,12…シフトアウト検出部、3,13…
Ａシフタ、4,14…Ｂシフタ、5,6 …仮数制御部、15、16
…ＡＮＤゲート，7,17…加算器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２の補数表現の仮数をもつ浮動小数点数
   の加算回路であって、 両オペランドの指数の大小を比較して一方のオペランド
   の仮数に対する桁シフト数と共通指数とを求める指数比
   較部(1) と、 該桁シフト数と、該一方のオペランドの仮数から仮数桁
   シフト時のシフトアウトの有無を検出するシフトアウト
   検出部(2) と、 仮数桁シフト数だけ該一方の仮数に対して桁シフトを行
   うシフタ(3,4) と、 シフトアウト検出部がシフトアウトを検出したら、該一
   方のオペランドの桁シフト後の値を０とする仮数制御部
   (5,6) と、 仮数制御部(5、6)の出力データを加算する加算器(7)
   と、を有し、 共通指数化のために仮数シフトを行う際にシフトアウト
   を検出した場合には、シフトアウトが生じた仮数を０に
   してから仮数加算を行うようにしたことを特徴とする浮
   動小数点数加算回路。