JPH0635852A - データ受信装置 - Google Patents
データ受信装置Info
- Publication number
- JPH0635852A JPH0635852A JP18951392A JP18951392A JPH0635852A JP H0635852 A JPH0635852 A JP H0635852A JP 18951392 A JP18951392 A JP 18951392A JP 18951392 A JP18951392 A JP 18951392A JP H0635852 A JPH0635852 A JP H0635852A
- Authority
- JP
- Japan
- Prior art keywords
- code
- shift register
- data
- output
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 18
- 230000000630 rising effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 2
Landscapes
- Communication Control (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 シリアルに供給されたコードがあらかじめ定
められたコードであることを検出したとき、コードに続
くデータを取り込むデータ受信装置の構成を簡単にす
る。 【構成】 コードと同期したクロック信号ＳＣＫに基づ
きコードを取り込む第１のシフトレジスタ４と、第１の
シフトレジスタ４に取り込まれたコードが特定値である
ことを検出するコード検出回路５と、コード検出回路５
が特定コードを検出した場合に、第１のシフトレジスタ
４の出力をクロック信号ＳＣＫに基づいて取り込む第２
のシフトレジスタ６を備え、特定コードに続くデータが
第１のシフトレジスタ４及び第２のシフトレジスタ６に
取り込まれる。
められたコードであることを検出したとき、コードに続
くデータを取り込むデータ受信装置の構成を簡単にす
る。 【構成】 コードと同期したクロック信号ＳＣＫに基づ
きコードを取り込む第１のシフトレジスタ４と、第１の
シフトレジスタ４に取り込まれたコードが特定値である
ことを検出するコード検出回路５と、コード検出回路５
が特定コードを検出した場合に、第１のシフトレジスタ
４の出力をクロック信号ＳＣＫに基づいて取り込む第２
のシフトレジスタ６を備え、特定コードに続くデータが
第１のシフトレジスタ４及び第２のシフトレジスタ６に
取り込まれる。
Description
【０００１】
【産業上の利用分野】本発明は、データを出力する側
が、データの送り先を指定して出力するシステムにおい
て、シリアルに出力されたデータを取り込むデータ受信
装置に関する。
が、データの送り先を指定して出力するシステムにおい
て、シリアルに出力されたデータを取り込むデータ受信
装置に関する。
【０００２】
【従来の技術】所定の機能を有する集積回路を複数使用
し、これらの集積回路をマイクロコンピュータ等の制御
用集積回路によって制御するシステムにおいては、制御
用集積回路から個々の集積回路を指定して必要なデータ
を送る構成になっている。また、集積回路の端子数を削
減するために、データの転送はシリアルに行われ、デー
タ線、クロック信号線、チップイネーブル信号線の３本
の信号線で各集積回路を接続している。更に、このシス
テムでは、制御用集積回路が、各集積回路に個別に設定
されたコードを有し、データを送るのに先だって、送り
先の集積回路のコードを出力している。
し、これらの集積回路をマイクロコンピュータ等の制御
用集積回路によって制御するシステムにおいては、制御
用集積回路から個々の集積回路を指定して必要なデータ
を送る構成になっている。また、集積回路の端子数を削
減するために、データの転送はシリアルに行われ、デー
タ線、クロック信号線、チップイネーブル信号線の３本
の信号線で各集積回路を接続している。更に、このシス
テムでは、制御用集積回路が、各集積回路に個別に設定
されたコードを有し、データを送るのに先だって、送り
先の集積回路のコードを出力している。
【０００３】従来、このようなシステムに使用される集
積回路のデータ受信装置は、図２に示されるように、コ
ード取り込み用のシフトレジスタ１と、シフトレジスタ
１にとりこまれたコードがあらかじめ設定されたコード
であることを検出するコード検出回路２と、このコード
検出回路２の検出出力によって動作し、コードに引き続
いて送られてくるデータを取り込むためのシフトレジス
タ３から構成されている。
積回路のデータ受信装置は、図２に示されるように、コ
ード取り込み用のシフトレジスタ１と、シフトレジスタ
１にとりこまれたコードがあらかじめ設定されたコード
であることを検出するコード検出回路２と、このコード
検出回路２の検出出力によって動作し、コードに引き続
いて送られてくるデータを取り込むためのシフトレジス
タ３から構成されている。
【０００４】図２に示されたデータ受信装置において、
図示しない制御用集積回路からクロック信号ＳＣＫと同
期してコードがシリアルに印加されると、クロック信号
ＳＣＫのパルスにしたがってコードが順次シフトレジス
タ１に取り込まれる。制御用集積回路は、このコードの
転送が終了すると、チップイネーブル信号ＣＥをＨレベ
ルに立ち上げる。このチップイネーブル信号ＣＥによ
り、コード検出回路２はシフトレジスタ１に取り込まれ
たコードがあらかじめ設定されたコードであるか否かを
検出する。一致した場合には、その検出力によってシフ
トレジスタ３のリセットが解除され、チップイネーブル
信号ＣＥの立ち上がり後にクロック信号ＳＣＫと同期し
て送られてくるデータがシフトレジスタ３に順次取り込
まれる。シフトレジスタ１に取り込まれたコードが設定
されたコードと一致しない場合には、シフトレジスタ３
は動作せず、データの取り込みは行われない。
図示しない制御用集積回路からクロック信号ＳＣＫと同
期してコードがシリアルに印加されると、クロック信号
ＳＣＫのパルスにしたがってコードが順次シフトレジス
タ１に取り込まれる。制御用集積回路は、このコードの
転送が終了すると、チップイネーブル信号ＣＥをＨレベ
ルに立ち上げる。このチップイネーブル信号ＣＥによ
り、コード検出回路２はシフトレジスタ１に取り込まれ
たコードがあらかじめ設定されたコードであるか否かを
検出する。一致した場合には、その検出力によってシフ
トレジスタ３のリセットが解除され、チップイネーブル
信号ＣＥの立ち上がり後にクロック信号ＳＣＫと同期し
て送られてくるデータがシフトレジスタ３に順次取り込
まれる。シフトレジスタ１に取り込まれたコードが設定
されたコードと一致しない場合には、シフトレジスタ３
は動作せず、データの取り込みは行われない。
【０００５】
【発明が解決しようとする課題】図２に示された従来の
データ受信装置では、印加されるコードを取り込むため
のシフトレジスタ１が設けられていたために、その構成
素子数が増大し、集積回路のチップ面積を縮小する際の
障害になっていた。
データ受信装置では、印加されるコードを取り込むため
のシフトレジスタ１が設けられていたために、その構成
素子数が増大し、集積回路のチップ面積を縮小する際の
障害になっていた。
【０００６】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、シリアルに供給された
コードがあらかじめ定められたコードであることを検出
したとき、前記コードに続くデータを取り込むデータ受
信装置において、前記コードと同期したクロック信号に
基づき前記コードを取り込む第１のシフトレジスタと、
該第１のシフトレジスタに取り込まれたコードが特定値
であることを検出するコード検出回路と、該コード検出
回路が前記特定コードを検出した場合に、前記第１のシ
フトレジスタの出力を前記クロック信号に基づいて取り
込む第２のシフトレジスタを備え、前記特定コードに続
くデータが前記第１及び第２のシフトレジスタに取り込
まれることを特徴とするデータ受信装置である。
鑑みて、創作されたものであり、シリアルに供給された
コードがあらかじめ定められたコードであることを検出
したとき、前記コードに続くデータを取り込むデータ受
信装置において、前記コードと同期したクロック信号に
基づき前記コードを取り込む第１のシフトレジスタと、
該第１のシフトレジスタに取り込まれたコードが特定値
であることを検出するコード検出回路と、該コード検出
回路が前記特定コードを検出した場合に、前記第１のシ
フトレジスタの出力を前記クロック信号に基づいて取り
込む第２のシフトレジスタを備え、前記特定コードに続
くデータが前記第１及び第２のシフトレジスタに取り込
まれることを特徴とするデータ受信装置である。
【０００７】
【作用】上述の手段によると、コードとクロック信号が
最初に送られてくると、そのコードは、第１のシフトレ
ジスタに取り込まれ、コードの転送が終了した時点でコ
ード検出回路が特定のコードであることを検出すると、
第１のシフトレジスタのシリアル出力が第２のシフトレ
ジスタのシリアル入力に接続されるために、次に送られ
てくるデータは、第１のシフトレジスタと第２のシフト
レジスタに順次シフトされ、取り込まれる。従って、第
１のシフトレジスタがコードの取り込みとデータの取り
込みを兼用するため、シフトレジスタの構成素子数が低
減される。
最初に送られてくると、そのコードは、第１のシフトレ
ジスタに取り込まれ、コードの転送が終了した時点でコ
ード検出回路が特定のコードであることを検出すると、
第１のシフトレジスタのシリアル出力が第２のシフトレ
ジスタのシリアル入力に接続されるために、次に送られ
てくるデータは、第１のシフトレジスタと第２のシフト
レジスタに順次シフトされ、取り込まれる。従って、第
１のシフトレジスタがコードの取り込みとデータの取り
込みを兼用するため、シフトレジスタの構成素子数が低
減される。
【０００８】
【実施例】図１は本発明の実施例を示すブロック図であ
り、４は第１のシフトレジスタ、５はコード検出回路、
６は第２のシフトレジスタ、７はチップ制御回路であ
る。第１のシフトレジスタ４は、継続接続された４個の
Ｄ−ＦＦ４−１、４−２、４−３、及び４−４から構成
され、各Ｄ−ＦＦ４−１〜４−４のクロック入力Ｃに
は、入力端子８からクロック信号ＳＣＫが供給され、Ｄ
−ＦＦ４−１の入力Ｄには入力端子９からコード及びデ
ータが供給される。第１のシフトレジスタ４の４ビット
出力はコード検出回路５に印加される。
り、４は第１のシフトレジスタ、５はコード検出回路、
６は第２のシフトレジスタ、７はチップ制御回路であ
る。第１のシフトレジスタ４は、継続接続された４個の
Ｄ−ＦＦ４−１、４−２、４−３、及び４−４から構成
され、各Ｄ−ＦＦ４−１〜４−４のクロック入力Ｃに
は、入力端子８からクロック信号ＳＣＫが供給され、Ｄ
−ＦＦ４−１の入力Ｄには入力端子９からコード及びデ
ータが供給される。第１のシフトレジスタ４の４ビット
出力はコード検出回路５に印加される。
【０００９】コード検出回路５は、第１のシフトレジス
タ４に取り込まれたコードが特定コードであるか否かを
検出するＡＮＤゲート５−１と、このＡＮＤゲート５−
１の検出出力を保持するＤ−ＦＦ５−２から構成され、
Ｄ−ＦＦ５−２の出力はＡＮＤゲート１０及びＡＮＤゲ
ート１１に印加される。ＡＮＤゲート１０の他方の入力
には第１のシフトレジスタ４の最終段のＤ−ＦＦ４−４
の出力が印加され、ＡＮＤゲート１１の他方の入力には
クロック信号ＳＣＫが印加される。
タ４に取り込まれたコードが特定コードであるか否かを
検出するＡＮＤゲート５−１と、このＡＮＤゲート５−
１の検出出力を保持するＤ−ＦＦ５−２から構成され、
Ｄ−ＦＦ５−２の出力はＡＮＤゲート１０及びＡＮＤゲ
ート１１に印加される。ＡＮＤゲート１０の他方の入力
には第１のシフトレジスタ４の最終段のＤ−ＦＦ４−４
の出力が印加され、ＡＮＤゲート１１の他方の入力には
クロック信号ＳＣＫが印加される。
【００１０】第２のシフトレジスタ６は、継続接続され
た４個のＤ−ＦＦ６−１〜６−４で構成され、初段のＤ
−ＦＦ６−１の入力ＤにはＡＮＤゲート１０の出力が印
加され、各Ｄ−ＦＦ６−１〜６−４のクロック入力Ｃに
はＡＮＤゲート１１の出力が印加される。チップ制御回
路７は、入力端子１２に印加されたチップイネーブル信
号ＣＥの立ち上がりを検出する立ち上がり検出回路７−
１と立ち下がりを検出する立ち下がり検出回路７−２か
ら構成され、立ち上がり検出回路７−１の出力はコード
検出回路５のＤ−ＦＦ５−２のクロック入力Ｃに印加さ
れ、立ち下がり検出回路７−２の出力はＤ−ＦＦ５−２
のリセット入力Ｒに印加される。
た４個のＤ−ＦＦ６−１〜６−４で構成され、初段のＤ
−ＦＦ６−１の入力ＤにはＡＮＤゲート１０の出力が印
加され、各Ｄ−ＦＦ６−１〜６−４のクロック入力Ｃに
はＡＮＤゲート１１の出力が印加される。チップ制御回
路７は、入力端子１２に印加されたチップイネーブル信
号ＣＥの立ち上がりを検出する立ち上がり検出回路７−
１と立ち下がりを検出する立ち下がり検出回路７−２か
ら構成され、立ち上がり検出回路７−１の出力はコード
検出回路５のＤ−ＦＦ５−２のクロック入力Ｃに印加さ
れ、立ち下がり検出回路７−２の出力はＤ−ＦＦ５−２
のリセット入力Ｒに印加される。
【００１１】次に、図１に示された実施例の動作を説明
する。まず、集積回路を指定する４ビットのコード及び
コードと同期したクロック信号ＳＣＫが入力端子９及び
８に印加されると、コードはクロック信号ＳＣＫによっ
て順次第１のシフトレジスタ４にシフトされる。クロッ
ク信号ＳＣＫが４個供給された時点で、チップイネーブ
ル信号ＣＥが立ち上がると、立ち上がり検出回路７−１
からパルスが出力され、このパルスによってＤ−ＦＦ５
−２にＡＮＤゲート５−１の出力が取り込まれる。この
時、第１のシフトレジスタ４にシフトされたコードがＡ
ＮＤゲート５−１に設定された特定コードである場合に
は、Ｄ−ＦＦ５−２の出力が“１”となり、ＡＮＤゲー
ト１０及び１１が開く。従って、第１のシフトレジスタ
４と第２のシフトレジスタ６がシリアルに接続されるこ
とになり、次に、クロック信号ＳＣＫと同期して印加さ
れる８ビットのデータが第１のシフトレジスタ４と第２
のシフトレジスタ６に順次シフトされる。
する。まず、集積回路を指定する４ビットのコード及び
コードと同期したクロック信号ＳＣＫが入力端子９及び
８に印加されると、コードはクロック信号ＳＣＫによっ
て順次第１のシフトレジスタ４にシフトされる。クロッ
ク信号ＳＣＫが４個供給された時点で、チップイネーブ
ル信号ＣＥが立ち上がると、立ち上がり検出回路７−１
からパルスが出力され、このパルスによってＤ−ＦＦ５
−２にＡＮＤゲート５−１の出力が取り込まれる。この
時、第１のシフトレジスタ４にシフトされたコードがＡ
ＮＤゲート５−１に設定された特定コードである場合に
は、Ｄ−ＦＦ５−２の出力が“１”となり、ＡＮＤゲー
ト１０及び１１が開く。従って、第１のシフトレジスタ
４と第２のシフトレジスタ６がシリアルに接続されるこ
とになり、次に、クロック信号ＳＣＫと同期して印加さ
れる８ビットのデータが第１のシフトレジスタ４と第２
のシフトレジスタ６に順次シフトされる。
【００１２】そして、８ビットのデータ転送が終了する
と、チップイネーブル信号ＣＥが立ち上がり、立ち上が
り検出回路７−２から出力されるパルスによってＤ−Ｆ
Ｆ５−２がリセットされる。また、チップイネーブル信
号ＣＥの立ち上がりによって、第１のシフトレジスタ４
と第２のシフトレジスタ６にシフトされたデータは、パ
ラレルに集積回路内部に転送され、利用される。
と、チップイネーブル信号ＣＥが立ち上がり、立ち上が
り検出回路７−２から出力されるパルスによってＤ−Ｆ
Ｆ５−２がリセットされる。また、チップイネーブル信
号ＣＥの立ち上がりによって、第１のシフトレジスタ４
と第２のシフトレジスタ６にシフトされたデータは、パ
ラレルに集積回路内部に転送され、利用される。
【００１３】
【発明の効果】このように、本発明によれば、集積回路
毎に設定されたコードを取り込むシフトレジスタとデー
タを取り込むデータを兼用することにより、シフトレジ
スタの構成ビット数が少なくなる。例えば、コードが８
ビットでデータが１６ビットの場合には、従来は２４ビ
ット必要であったが、本発明によれば、１６ビットです
む。従って、集積回路内にデータ受信装置が占める割合
が減少し、チップ面積を小さくすることが可能となる。
毎に設定されたコードを取り込むシフトレジスタとデー
タを取り込むデータを兼用することにより、シフトレジ
スタの構成ビット数が少なくなる。例えば、コードが８
ビットでデータが１６ビットの場合には、従来は２４ビ
ット必要であったが、本発明によれば、１６ビットです
む。従って、集積回路内にデータ受信装置が占める割合
が減少し、チップ面積を小さくすることが可能となる。
【図１】本発明の実施例を示す回路図である。
【図２】従来例を示すブロック図である。
４ 第１のシフトレジスタ ５ コード検出回路 ６ 第２のシフトレジスタ ７ チップ制御回路 ８、９、１２ 入力端子 １０、１１、 ＡＮＤゲート
Claims (1)
- 【請求項１】 シリアルに供給されたコードがあらかじ
め定められたコードであることを検出したとき、前記コ
ードに続くデータを取り込むデータ受信装置において、
前記コードと同期したクロック信号に基づき前記コード
を取り込む第１のシフトレジスタと、該第１のシフトレ
ジスタに取り込まれたコードが特定値であることを検出
するコード検出回路と、該コード検出回路が前記特定コ
ードを検出した場合に、前記第１のシフトレジスタの出
力を前記クロック信号に基づいて取り込む第２のシフト
レジスタを備え、前記特定コードに続くデータが前記第
１及び第２のシフトレジスタに取り込まれることを特徴
とするデータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18951392A JPH0635852A (ja) | 1992-07-16 | 1992-07-16 | データ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18951392A JPH0635852A (ja) | 1992-07-16 | 1992-07-16 | データ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635852A true JPH0635852A (ja) | 1994-02-10 |
Family
ID=16242534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18951392A Pending JPH0635852A (ja) | 1992-07-16 | 1992-07-16 | データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007119739A (ja) * | 2005-09-22 | 2007-05-17 | Goodyear Tire & Rubber Co:The | 非ランダムスチレン−ブタジエンゴム |
-
1992
- 1992-07-16 JP JP18951392A patent/JPH0635852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007119739A (ja) * | 2005-09-22 | 2007-05-17 | Goodyear Tire & Rubber Co:The | 非ランダムスチレン−ブタジエンゴム |
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