JPH0635879A - プログラム・ローディング方式 - Google Patents
プログラム・ローディング方式Info
- Publication number
- JPH0635879A JPH0635879A JP18905792A JP18905792A JPH0635879A JP H0635879 A JPH0635879 A JP H0635879A JP 18905792 A JP18905792 A JP 18905792A JP 18905792 A JP18905792 A JP 18905792A JP H0635879 A JPH0635879 A JP H0635879A
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- Japan
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- cpu
- memory
- program
- main cpu
- monitoring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000012544 monitoring process Methods 0.000 claims abstract description 26
- 230000009977 dual effect Effects 0.000 claims abstract description 23
- 230000010365 information processing Effects 0.000 claims description 13
- 238000011068 loading method Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【目的】上位パネルと複数の下位パネルとから構成され
る情報処理装置のプログラム・ローディング方式におい
て、複数のプログラムのロードを容易に行うことを目的
としている。 【構成】上位パネル１内に監視ＣＰＵ１１と、メモリ１
２とを有し、下位パネル２内に主ＣＰＵ２３と、副ＣＰ
Ｕ２６と、メモリ２２及び２５と、デュアル・ポート・
メモリ２１及び２４とを有し、２種類のプログラムはメ
モリ１２から主ＣＰＵ２３に同時に行い、主ＣＰＵ２３
と副ＣＰＵ２６の間でその内の１種類のプログラムのロ
ードを主ＣＰＵ２３が副ＣＰＵ２６をリセットすること
により行う。
る情報処理装置のプログラム・ローディング方式におい
て、複数のプログラムのロードを容易に行うことを目的
としている。 【構成】上位パネル１内に監視ＣＰＵ１１と、メモリ１
２とを有し、下位パネル２内に主ＣＰＵ２３と、副ＣＰ
Ｕ２６と、メモリ２２及び２５と、デュアル・ポート・
メモリ２１及び２４とを有し、２種類のプログラムはメ
モリ１２から主ＣＰＵ２３に同時に行い、主ＣＰＵ２３
と副ＣＰＵ２６の間でその内の１種類のプログラムのロ
ードを主ＣＰＵ２３が副ＣＰＵ２６をリセットすること
により行う。
Description
【０００１】
【産業上の利用分野】本発明はプログラム・ローディン
グ方式に関し、特にローディングするプログラムが複数
種類ある情報処理装置のプログラム・ローディング方式
に関する。
グ方式に関し、特にローディングするプログラムが複数
種類ある情報処理装置のプログラム・ローディング方式
に関する。
【０００２】
【従来の技術】従来のプログラム・ローディング方式
は、図３に示す上位パネル３と、下位パネル４ａ，４
ｂ，４ｃとから構成される情報処理装置において、上位
パネル３の中には情報処理装置全体を監視する監視ＣＰ
Ｕ３１と、監視ＣＰＵ３１がアクセスできるメモリ３２
とを有し、下位パネル４ａ，４ｂ，４ｃそれぞれには副
ＣＰＵ４３と、副ＣＰＵ４３がアクセスできるメモリ４
２と、副ＣＰＵ４３がアクセスできるデュアル・ポート
・メモリ４１とを有し、上位パネル３の監視ＣＰＵ３１
は、例えば下位パネル４ａのデュアル・ポート・メモリ
４１にアクセスでき、監視ＣＰＵ３１と副ＣＰＵ４３と
がデュアル・ポート・メモリ４１を介して通信すること
により、上位パネル１のメモリ３２内にあるプログラム
を下位パネル２ａのメモリ４２にローディングしてい
た。
は、図３に示す上位パネル３と、下位パネル４ａ，４
ｂ，４ｃとから構成される情報処理装置において、上位
パネル３の中には情報処理装置全体を監視する監視ＣＰ
Ｕ３１と、監視ＣＰＵ３１がアクセスできるメモリ３２
とを有し、下位パネル４ａ，４ｂ，４ｃそれぞれには副
ＣＰＵ４３と、副ＣＰＵ４３がアクセスできるメモリ４
２と、副ＣＰＵ４３がアクセスできるデュアル・ポート
・メモリ４１とを有し、上位パネル３の監視ＣＰＵ３１
は、例えば下位パネル４ａのデュアル・ポート・メモリ
４１にアクセスでき、監視ＣＰＵ３１と副ＣＰＵ４３と
がデュアル・ポート・メモリ４１を介して通信すること
により、上位パネル１のメモリ３２内にあるプログラム
を下位パネル２ａのメモリ４２にローディングしてい
た。
【０００３】
【発明が解決しようとする課題】この従来のローディン
グ方式では、上位パネル内のロード元のメモリにアクセ
スできる監視ＣＰＵが下位パネル内のロード先のメモリ
にアクセスできる副ＣＰＵと直接通信していたので、ロ
ードされるプログラムが２種類ある場合に、監視ＣＰＵ
はロードするプログラムを選択してさらにロード先のＣ
ＰＵを選択することが必要であり、上位パネルの監視Ｃ
ＰＵの動作が複雑になるという問題点があった。
グ方式では、上位パネル内のロード元のメモリにアクセ
スできる監視ＣＰＵが下位パネル内のロード先のメモリ
にアクセスできる副ＣＰＵと直接通信していたので、ロ
ードされるプログラムが２種類ある場合に、監視ＣＰＵ
はロードするプログラムを選択してさらにロード先のＣ
ＰＵを選択することが必要であり、上位パネルの監視Ｃ
ＰＵの動作が複雑になるという問題点があった。
【０００４】
【課題を解決するための手段】本発明のプログラム・ロ
ーディング方式は、上位パネルと複数の下位パネルとか
ら構成された情報処理装置のプログラムローディング方
式において、前記上位パネルは前記情報処理装置全体を
監視する監視ＣＰＵと、前記監視ＣＰＵがアクセスでき
る第１のメモリとを有し、前記下位パネルは前記監視Ｃ
ＰＵがアクセスできる第１のデュアル・ポート・メモリ
と、前記第１のデュアル・ポート・メモリにアクセスす
ることのできる主ＣＰＵと、前記主ＣＰＵがアクセスで
きる第２のメモリと、前記主ＣＰＵがアクセスできる第
２のデュアル・ポート・メモリと、前記第２のデュアル
・ポート・メモリにアクセスすることのできる副ＣＰＵ
と、前記副ＣＰＵがアクセスできる第３のメモリとを有
している。
ーディング方式は、上位パネルと複数の下位パネルとか
ら構成された情報処理装置のプログラムローディング方
式において、前記上位パネルは前記情報処理装置全体を
監視する監視ＣＰＵと、前記監視ＣＰＵがアクセスでき
る第１のメモリとを有し、前記下位パネルは前記監視Ｃ
ＰＵがアクセスできる第１のデュアル・ポート・メモリ
と、前記第１のデュアル・ポート・メモリにアクセスす
ることのできる主ＣＰＵと、前記主ＣＰＵがアクセスで
きる第２のメモリと、前記主ＣＰＵがアクセスできる第
２のデュアル・ポート・メモリと、前記第２のデュアル
・ポート・メモリにアクセスすることのできる副ＣＰＵ
と、前記副ＣＰＵがアクセスできる第３のメモリとを有
している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を適用する情報処
理装置を示すブロック図である。
理装置を示すブロック図である。
【０００７】図１において、本適用例は上位パネル１
と、下位パネル２ａ，２ｂ，２ｃとを有して成り、上位
パネル１は本適用例の情報処理装置全体を監視する監視
ＣＰＵ１１と、監視ＣＰＵ１１がアクセスできるロード
元のメモリ１２とを有し、下位パネル２ａ，２ｂ，２ｃ
それぞれはデュアル・ポート・メモリ２１と、デュアル
・ポート・メモリ２１を介して監視ＣＰＵ１１と通信で
きる主ＣＰＵ２３と、主ＣＰＵ２３がアクセスできるメ
モリ２２と、主ＣＰＵ２３がアクセスできるデュアル・
ポート・メモリ２４と、デュアル・ポート・メモリ２４
を介して主ＣＰＵ２３と通信できる副ＣＰＵ２６と、副
ＣＰＵ２６がアクセスできるメモリ２５とを有して構成
し、監視ＣＰＵ１１は主ＣＰＵ２３のリセットを例えば
バスを介して行い、主ＣＰＵ２３は副ＣＰＵ２６のリセ
ットを例えばバスを介して行う。
と、下位パネル２ａ，２ｂ，２ｃとを有して成り、上位
パネル１は本適用例の情報処理装置全体を監視する監視
ＣＰＵ１１と、監視ＣＰＵ１１がアクセスできるロード
元のメモリ１２とを有し、下位パネル２ａ，２ｂ，２ｃ
それぞれはデュアル・ポート・メモリ２１と、デュアル
・ポート・メモリ２１を介して監視ＣＰＵ１１と通信で
きる主ＣＰＵ２３と、主ＣＰＵ２３がアクセスできるメ
モリ２２と、主ＣＰＵ２３がアクセスできるデュアル・
ポート・メモリ２４と、デュアル・ポート・メモリ２４
を介して主ＣＰＵ２３と通信できる副ＣＰＵ２６と、副
ＣＰＵ２６がアクセスできるメモリ２５とを有して構成
し、監視ＣＰＵ１１は主ＣＰＵ２３のリセットを例えば
バスを介して行い、主ＣＰＵ２３は副ＣＰＵ２６のリセ
ットを例えばバスを介して行う。
【０００８】図２は本適用例における監視ＣＰＵ１１，
主ＣＰＵ２３，副ＣＰＵ２６それぞれの動作手順を示す
フローチャートである。
主ＣＰＵ２３，副ＣＰＵ２６それぞれの動作手順を示す
フローチャートである。
【０００９】次に本適用例におけるプログラム・ローデ
ィングについて図１，図２を併用して説明する。
ィングについて図１，図２を併用して説明する。
【００１０】本適用例では主ＣＰＵ２３用のプログラム
をプログラム５と称し、副ＣＰＵ２６用のプログラムを
プログラム６と称する。
をプログラム５と称し、副ＣＰＵ２６用のプログラムを
プログラム６と称する。
【００１１】又、本適用例ではプログラム５はメモリ１
２からメモリ２２に、プログラム６はメモリ１２からメ
モリ２５に、ロードされ、フラグ７はデュアル・ポート
・メモリ２１内にあり、プログラム６とプログラム７の
ロード完了を示すフラグであり、フラグ８はデュアル・
ポート・メモリ２４内にありプログラム６のロード完了
を示すフラグである。
２からメモリ２２に、プログラム６はメモリ１２からメ
モリ２５に、ロードされ、フラグ７はデュアル・ポート
・メモリ２１内にあり、プログラム６とプログラム７の
ロード完了を示すフラグであり、フラグ８はデュアル・
ポート・メモリ２４内にありプログラム６のロード完了
を示すフラグである。
【００１２】メモリ１２内にはプログラム５のプログラ
ム６が保持され、監視ＣＰＵ１１はプログラム５とプロ
グラム６をメモリ１２からリードして下位パネル２−ａ
内のデュアル・ポート・メモリ２１にライトし（Ｓ
１）、フラグ７をリセットし（Ｓ２）主ＣＰＵ２３のリ
セットを解除する（Ｓ３）。
ム６が保持され、監視ＣＰＵ１１はプログラム５とプロ
グラム６をメモリ１２からリードして下位パネル２−ａ
内のデュアル・ポート・メモリ２１にライトし（Ｓ
１）、フラグ７をリセットし（Ｓ２）主ＣＰＵ２３のリ
セットを解除する（Ｓ３）。
【００１３】主ＣＰＵ２３はリセット解除後、プログラ
ム５とプログラム６をデュアル・ポート・メモリ２１か
らリードしてプログラム６はデュアル・ポート・メモリ
２４にライトし（Ｓ４）、フラグ８をリセットし、（Ｓ
５）副ＣＰＵ２６のリセットを解除する（Ｓ６）。
ム５とプログラム６をデュアル・ポート・メモリ２１か
らリードしてプログラム６はデュアル・ポート・メモリ
２４にライトし（Ｓ４）、フラグ８をリセットし、（Ｓ
５）副ＣＰＵ２６のリセットを解除する（Ｓ６）。
【００１４】プログラム５はメモリ２２にライトし（Ｓ
７）、副ＣＰＵ２６はリセット解除後、プログラム６を
デュアル・ポート・メモリ２４からリードしてプログラ
ム６をメモリ２５にライトし（Ｓ８）、フラグ８をセッ
トする（Ｓ９）。
７）、副ＣＰＵ２６はリセット解除後、プログラム６を
デュアル・ポート・メモリ２４からリードしてプログラ
ム６をメモリ２５にライトし（Ｓ８）、フラグ８をセッ
トする（Ｓ９）。
【００１５】主ＣＰＵ２３はフラグ８のセット確認後
（Ｓ１０）、フラグ７をセットし（Ｓ１１）、監視ＣＰ
Ｕ１１はフラグ７のセット確認後（Ｓ１２）、ロード終
了と判断する。
（Ｓ１０）、フラグ７をセットし（Ｓ１１）、監視ＣＰ
Ｕ１１はフラグ７のセット確認後（Ｓ１２）、ロード終
了と判断する。
【００１６】
【発明の効果】以上説明したように本発明は、上位パネ
ルと複数の下位パネルとから構成された情報処理装置の
プログラム・ローディング方式において、上位パネルは
情報処理装置全体を監視する監視ＣＰＵと、監視ＣＰＵ
がアクセスできる第１のメモリとを有し、下位パネルは
監視ＣＰＵがアクセスできる第１のデュアル・ポート・
メモリと、第１のデュアル・ポート・メモリにアクセス
することのできる主ＣＰＵと、主ＣＰＵがアクセスでき
る第２のメモリと、主ＣＰＵがアクセスできる第２のデ
ュアル・ポート・メモリと、第２のデュアル・ポート・
メモリにアクセスすることのできる副ＣＰＵと、副ＣＰ
Ｕがアクセスできる第３のメモリとを有し、副ＣＰＵの
リセットを前記主ＣＰＵが行うことによってプログラム
のローディングを行うことにより、ローディングするプ
ログラムが２種類ある場合に上位パネルの監視ＣＰＵと
下位パネルの主ＣＰＵの間のローディングは２種類のプ
ログラムを同時に行い、下位パネル内の主ＣＰＵと副Ｃ
ＰＵの間で１種類のプログラムのローディングを主ＣＰ
Ｕが副ＣＰＵのリセットによって行うので、上位パネル
の監視ＣＰＵの動作が単純になり、又、副ＣＰＵのメモ
リ空間を監視ＣＰＵのメモリ空間に割り当てる必要がな
いため、上位パネルの監視ＣＰＵのメモリ空間を減少さ
せることができるという効果を有する。
ルと複数の下位パネルとから構成された情報処理装置の
プログラム・ローディング方式において、上位パネルは
情報処理装置全体を監視する監視ＣＰＵと、監視ＣＰＵ
がアクセスできる第１のメモリとを有し、下位パネルは
監視ＣＰＵがアクセスできる第１のデュアル・ポート・
メモリと、第１のデュアル・ポート・メモリにアクセス
することのできる主ＣＰＵと、主ＣＰＵがアクセスでき
る第２のメモリと、主ＣＰＵがアクセスできる第２のデ
ュアル・ポート・メモリと、第２のデュアル・ポート・
メモリにアクセスすることのできる副ＣＰＵと、副ＣＰ
Ｕがアクセスできる第３のメモリとを有し、副ＣＰＵの
リセットを前記主ＣＰＵが行うことによってプログラム
のローディングを行うことにより、ローディングするプ
ログラムが２種類ある場合に上位パネルの監視ＣＰＵと
下位パネルの主ＣＰＵの間のローディングは２種類のプ
ログラムを同時に行い、下位パネル内の主ＣＰＵと副Ｃ
ＰＵの間で１種類のプログラムのローディングを主ＣＰ
Ｕが副ＣＰＵのリセットによって行うので、上位パネル
の監視ＣＰＵの動作が単純になり、又、副ＣＰＵのメモ
リ空間を監視ＣＰＵのメモリ空間に割り当てる必要がな
いため、上位パネルの監視ＣＰＵのメモリ空間を減少さ
せることができるという効果を有する。
【図１】本発明の一実施例を適用する情報処理装置を示
すブロック図である。
すブロック図である。
【図２】本実施例における監視ＣＰＵ１１，主ＣＰＵ２
３，副ＣＰＵ２６それぞれ動作手順を示すフローチャー
トである。
３，副ＣＰＵ２６それぞれ動作手順を示すフローチャー
トである。
【図３】従来の情報処理装置の一例を示すブロック図で
ある。
ある。
１ 上位パネル ３ 上位パネル ４ａ，４ｂ，４ｃ 下位パネル １１ 監視ＣＰＵ １２ メモリ ２ａ，２ｂ，２ｃ 下位パネル ２１ デュアル・ポート・メモリ ２２ メモリ ２３ 主ＣＰＵ ２４ デュアル・ポート・メモリ ２５ メモリ ２６ 副ＣＰＵ ３１ 監視ＣＰＵ ３２ メモリ ４１ デュアル・ポート・メモリ ４２ メモリ ４３ 副ＣＰＵ
Claims (1)
- 【請求項１】 上位パネルと複数の下位パネルとから構
成された情報処理装置のプログラムローディング方式に
おいて、前記上位パネルは前記情報処理装置全体を監視
する監視ＣＰＵと、前記監視ＣＰＵがアクセスできる第
１のメモリとを有し、前記下位パネルは前記監視ＣＰＵ
がアクセスできる第１のデュアル・ポート・メモリと、
前記第１のデュアル・ポート・メモリにアクセスするこ
とのできる主ＣＰＵと、前記主ＣＰＵがアクセスできる
第２のメモリと、前記主ＣＰＵがアクセスできる第２の
デュアル・ポート・メモリと、前記第２のデュアル・ポ
ート・メモリにアクセスすることのできる副ＣＰＵと、
前記副ＣＰＵがアクセスできる第３のメモリとを有し、
前記副ＣＰＵのリセットを前記主ＣＰＵが行うことによ
ってプログラムのローディングを行うことを特徴とする
プログラム・ローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18905792A JPH0635879A (ja) | 1992-07-16 | 1992-07-16 | プログラム・ローディング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18905792A JPH0635879A (ja) | 1992-07-16 | 1992-07-16 | プログラム・ローディング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635879A true JPH0635879A (ja) | 1994-02-10 |
Family
ID=16234572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18905792A Withdrawn JPH0635879A (ja) | 1992-07-16 | 1992-07-16 | プログラム・ローディング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0635879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263297A (ja) * | 1995-03-27 | 1996-10-11 | Nippon Denki Ido Tsushin Kk | プログラムブート方式 |
-
1992
- 1992-07-16 JP JP18905792A patent/JPH0635879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263297A (ja) * | 1995-03-27 | 1996-10-11 | Nippon Denki Ido Tsushin Kk | プログラムブート方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |