JPH0636598A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH0636598A JPH0636598A JP4192250A JP19225092A JPH0636598A JP H0636598 A JPH0636598 A JP H0636598A JP 4192250 A JP4192250 A JP 4192250A JP 19225092 A JP19225092 A JP 19225092A JP H0636598 A JPH0636598 A JP H0636598A
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- 238000012360 testing method Methods 0.000 title claims abstract description 50
- 230000015654 memory Effects 0.000 title claims abstract description 32
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭ部とＳＡＭ部とを具備したメモリにお
いて、ＲＡＭ部からＳＡＭ部にデータを転送し、その転
送されたデータをＳＡＭ部からシリアル信号として読出
す動作（シリアルリードサイクル）の試験でタイミング
マージンを測定する時間を短縮することができるメモリ
試験装置を提供する。 【構成】 ＳＡＭ部側の読出クロックを生成するための
サブタイミング発生器の前段にタイミングアドレス操作
部を設け、このタイミングアドレス操作部により１テス
トサイクル毎に、ＳＡＭ部に与える読出クロックの先頭
のクロックの位相と、最終クロックの位相と、これらの
中間に位置するクロックの位相を規定する遅延データを
読出すためのアドレスを発生させ、このアドレスにより
遅延データメモリをアクセスし、複数の遅延データを読
出すように構成する。
いて、ＲＡＭ部からＳＡＭ部にデータを転送し、その転
送されたデータをＳＡＭ部からシリアル信号として読出
す動作（シリアルリードサイクル）の試験でタイミング
マージンを測定する時間を短縮することができるメモリ
試験装置を提供する。 【構成】 ＳＡＭ部側の読出クロックを生成するための
サブタイミング発生器の前段にタイミングアドレス操作
部を設け、このタイミングアドレス操作部により１テス
トサイクル毎に、ＳＡＭ部に与える読出クロックの先頭
のクロックの位相と、最終クロックの位相と、これらの
中間に位置するクロックの位相を規定する遅延データを
読出すためのアドレスを発生させ、このアドレスにより
遅延データメモリをアクセスし、複数の遅延データを読
出すように構成する。
Description
【０００１】
【産業上の利用分野】この発明は例えば画像データを記
憶し、読出すことができるメモリを試験することができ
るメモリ試験装置に関する。
憶し、読出すことができるメモリを試験することができ
るメモリ試験装置に関する。
【０００２】
【従来の技術】図３に画像データを記憶し、読出すこと
ができるメモリ（以下ＶＲＡＭと称す）の構成を示す。
図中１０はＶＲＡＭを示す。ＶＲＡＭ１０はＲＡＭ部１
１と、ＳＡＭ部１２と、転送コントローラ１３とによっ
て構成される。ＲＡＭ部１１は独立して画像データを書
込、読出し動作を行なうことができる外に、特にＳＡＭ
部１２に例えば１水平走査ライン分の画像データを一括
して転送し、ＳＡＭ部１２から高速クロックＳＡＳによ
り読出してシリアルに画像データＳＤを出力することが
でき、ビデオ信号を生成することができる点に特徴を有
する。
ができるメモリ（以下ＶＲＡＭと称す）の構成を示す。
図中１０はＶＲＡＭを示す。ＶＲＡＭ１０はＲＡＭ部１
１と、ＳＡＭ部１２と、転送コントローラ１３とによっ
て構成される。ＲＡＭ部１１は独立して画像データを書
込、読出し動作を行なうことができる外に、特にＳＡＭ
部１２に例えば１水平走査ライン分の画像データを一括
して転送し、ＳＡＭ部１２から高速クロックＳＡＳによ
り読出してシリアルに画像データＳＤを出力することが
でき、ビデオ信号を生成することができる点に特徴を有
する。
【０００３】この転送動作を図４を用いて説明する。図
４Ａに転送制御信号ＴＲ／ＯＥを示す。この転送制御信
号ＴＲ／ＯＥが転送コントローラ１３に与えられＲＡＭ
部１１からＳＡＭ部１２に画像データの転送を実行させ
る。つまり転送制御信号ＴＲ／ＯＥがＬ論理の期間にＲ
ＡＭ部１１から例えば１水平走査期間に描く画素データ
をＳＡＭ部１２に転送する。１水平走査期間に描く画素
数を例えば２５６ドットとすれば、２５６ビットのデー
タがＳＡＭ部１２に転送される。ＳＡＭ部１２はシフト
レジスタによって構成され、転送された並列データを１
ビットずつクロックＳＡＳに同期して読出し、シリアル
信号ＳＤとして出力する。
４Ａに転送制御信号ＴＲ／ＯＥを示す。この転送制御信
号ＴＲ／ＯＥが転送コントローラ１３に与えられＲＡＭ
部１１からＳＡＭ部１２に画像データの転送を実行させ
る。つまり転送制御信号ＴＲ／ＯＥがＬ論理の期間にＲ
ＡＭ部１１から例えば１水平走査期間に描く画素データ
をＳＡＭ部１２に転送する。１水平走査期間に描く画素
数を例えば２５６ドットとすれば、２５６ビットのデー
タがＳＡＭ部１２に転送される。ＳＡＭ部１２はシフト
レジスタによって構成され、転送された並列データを１
ビットずつクロックＳＡＳに同期して読出し、シリアル
信号ＳＤとして出力する。
【０００４】図５に従来のメモリ試験装置の概略の構成
を示す。従来のメモリ試験装置はパターン発生器２１
と、メイン側周期発生器２２と、サブ側周期発生器２３
と、メインタイミング発生器２４と、サブタイミング発
生器２５と、メイン波形生成器２６と、サブ波形生成器
２７とによって構成される。メインタイミング発生器２
４及びサブタイミング発生器２５はそれぞれ遅延データ
メモリ２４Ａ，２５Ａを具備し、この遅延データメモリ
２４Ａ，２５Ａから読出される遅延データが遅延発生器
２４Ｂ，２５Ｂに与えられ、これら遅延発生器２４Ｂ，
２５Ｂにてそれぞれメイン側周期発生器２２及びサブ側
周期発生器２３から与えられるクロックを遅延させ、各
テスト周期毎に基準タイミングから遅延量（位相）が異
なるタイミングクロックを生成する。このタイミングク
ロックがメイン波形生成器２６及びサブ波形生成器２７
に与えられ、タイミングクロックに同期してパターン発
生器２１から与えられるパターンデータに従って立上り
及び立下りのタイミングが規定された試験パターン信号
が生成される。
を示す。従来のメモリ試験装置はパターン発生器２１
と、メイン側周期発生器２２と、サブ側周期発生器２３
と、メインタイミング発生器２４と、サブタイミング発
生器２５と、メイン波形生成器２６と、サブ波形生成器
２７とによって構成される。メインタイミング発生器２
４及びサブタイミング発生器２５はそれぞれ遅延データ
メモリ２４Ａ，２５Ａを具備し、この遅延データメモリ
２４Ａ，２５Ａから読出される遅延データが遅延発生器
２４Ｂ，２５Ｂに与えられ、これら遅延発生器２４Ｂ，
２５Ｂにてそれぞれメイン側周期発生器２２及びサブ側
周期発生器２３から与えられるクロックを遅延させ、各
テスト周期毎に基準タイミングから遅延量（位相）が異
なるタイミングクロックを生成する。このタイミングク
ロックがメイン波形生成器２６及びサブ波形生成器２７
に与えられ、タイミングクロックに同期してパターン発
生器２１から与えられるパターンデータに従って立上り
及び立下りのタイミングが規定された試験パターン信号
が生成される。
【０００５】メイン波形生成器２６ではパターン発生器
２１から出力されるパターンデータに従ってＲＡＭ部１
１に書込むべき、画素に対応した試験パターン信号をＶ
ＲＡＭ１０の入力ピンのピン数分のビット幅で生成し、
この試験パターン信号をＶＲＡＭ１０に書込む。サブ波
形生成器２７ではパターン発生器２１から出力されるパ
ターンデータに従ってクロックＳＡＳを波形として生成
し、このクロックＳＡＳを被試験メモリ１０のＳＡＭ部
１２のクロック入力端子に与え、ＳＡＭ部１２の読出ク
ロックとして利用する。
２１から出力されるパターンデータに従ってＲＡＭ部１
１に書込むべき、画素に対応した試験パターン信号をＶ
ＲＡＭ１０の入力ピンのピン数分のビット幅で生成し、
この試験パターン信号をＶＲＡＭ１０に書込む。サブ波
形生成器２７ではパターン発生器２１から出力されるパ
ターンデータに従ってクロックＳＡＳを波形として生成
し、このクロックＳＡＳを被試験メモリ１０のＳＡＭ部
１２のクロック入力端子に与え、ＳＡＭ部１２の読出ク
ロックとして利用する。
【０００６】従来のこの種のメモリ試験装置では遅延デ
ータメモリ２４Ａ及び２５Ａから読出された遅延データ
によって遅延発生器２４Ｂ，２５Ｂの遅延時間及びクロ
ックの発生個数を規定している。遅延データメモリ２４
Ａ，２５Ａの読出は１テスト周期ＴTEST（図４Ａ参照）
毎に周期発生器２２及び２３から１回しか行なわれな
い。このために各テスト周期ＴTEST内ではタイミング発
生器２４及び２５から出力される全てのタイミングクロ
ックは一定位相に規定される。
ータメモリ２４Ａ及び２５Ａから読出された遅延データ
によって遅延発生器２４Ｂ，２５Ｂの遅延時間及びクロ
ックの発生個数を規定している。遅延データメモリ２４
Ａ，２５Ａの読出は１テスト周期ＴTEST（図４Ａ参照）
毎に周期発生器２２及び２３から１回しか行なわれな
い。このために各テスト周期ＴTEST内ではタイミング発
生器２４及び２５から出力される全てのタイミングクロ
ックは一定位相に規定される。
【０００７】この様子を図６に示す。図６Ａはメイン側
周期発生器２２の出力、図６Ｂはサブ側周期発生器２３
の出力、図６Ｃはサブタイミング発生器２５の出力を示
す。各テストサイクルＴTEST毎に遅延データメモリ２５
Ａから遅延データを一回だけ読出し、この遅延データに
よってタイミングクロックの位相とタイミングクロック
の発生個数を規定するから、そのタイミングクロックは
図６Ｃに示すように一定の遅延時間τd だけ遅延されて
出力される。
周期発生器２２の出力、図６Ｂはサブ側周期発生器２３
の出力、図６Ｃはサブタイミング発生器２５の出力を示
す。各テストサイクルＴTEST毎に遅延データメモリ２５
Ａから遅延データを一回だけ読出し、この遅延データに
よってタイミングクロックの位相とタイミングクロック
の発生個数を規定するから、そのタイミングクロックは
図６Ｃに示すように一定の遅延時間τd だけ遅延されて
出力される。
【０００８】ところでこの種のメモリではその試験項目
としてＲＡＭ部１１からＳＡＭ部１２にデータを転送し
たタイミングからＳＡＭ部１２の読出開始までの時間Ｔ
A （図４Ａ及びＢ）と、ＳＡＭ部１２の読出終了からＲ
ＡＭ部１１の転送終了までの時間ＴB の時間的裕度（タ
イミングマージン）を測定する必要がある。この測定の
ためには時間ＴA 及びＴB を少しずつ変化させ、正常に
動作する範囲で時間ＴA とＴB の最短時間を求めなけれ
ばならない。
としてＲＡＭ部１１からＳＡＭ部１２にデータを転送し
たタイミングからＳＡＭ部１２の読出開始までの時間Ｔ
A （図４Ａ及びＢ）と、ＳＡＭ部１２の読出終了からＲ
ＡＭ部１１の転送終了までの時間ＴB の時間的裕度（タ
イミングマージン）を測定する必要がある。この測定の
ためには時間ＴA 及びＴB を少しずつ変化させ、正常に
動作する範囲で時間ＴA とＴB の最短時間を求めなけれ
ばならない。
【０００９】
【発明が解決しようとする課題】従来のこの種のメモリ
試験装置は上述したように、ＳＡＭ部１２に与えるクロ
ックＳＡＳのタイミングは各テスト周期ＴTEST毎に一つ
のタイミングしか与えられないから、クロックＳＡＳの
先頭のパルスＰ1 と最終パルスＰ256 だけを独立して別
々に位相を変化させることができない。このため先頭の
パルスＰ1 のタイミングマージンと最終パルスＰ256 の
タイミングマージンの測定は別のテスト周期で行なわな
くてはならないから、時間ＴA とＴB を序々に変化させ
てタイミングマージンを測定するには、多くの回数の周
期を費やして測定しなければならない。よって試験に要
する時間が長く掛ってしまう欠点がある。
試験装置は上述したように、ＳＡＭ部１２に与えるクロ
ックＳＡＳのタイミングは各テスト周期ＴTEST毎に一つ
のタイミングしか与えられないから、クロックＳＡＳの
先頭のパルスＰ1 と最終パルスＰ256 だけを独立して別
々に位相を変化させることができない。このため先頭の
パルスＰ1 のタイミングマージンと最終パルスＰ256 の
タイミングマージンの測定は別のテスト周期で行なわな
くてはならないから、時間ＴA とＴB を序々に変化させ
てタイミングマージンを測定するには、多くの回数の周
期を費やして測定しなければならない。よって試験に要
する時間が長く掛ってしまう欠点がある。
【００１０】この発明の目的はこの種のメモリのタイミ
ングマージンを短時間に測定することができるメモリ試
験装置を提供しようとするものである。
ングマージンを短時間に測定することができるメモリ試
験装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明ではサブタイミ
ング発生器にタイミングアドレス操作部を設け、このア
ドレス操作部から１テスト周期内において複数の遅延デ
ータを読出し、この複数の遅延データによって同一のタ
イミング周期内で時間ＴA とＴB を別々に変化させるこ
とができるように構成する。
ング発生器にタイミングアドレス操作部を設け、このア
ドレス操作部から１テスト周期内において複数の遅延デ
ータを読出し、この複数の遅延データによって同一のタ
イミング周期内で時間ＴA とＴB を別々に変化させるこ
とができるように構成する。
【００１２】よってこの発明によれば１テスト周期内で
先頭のパルスＰ1 のタイミングＴAと、最終のパルスＰ
256 のタイミングＴB を独立して別々に設定することが
できるから、それぞれのタイミングマージンを１テスト
周期内で同時に測定することができる。
先頭のパルスＰ1 のタイミングＴAと、最終のパルスＰ
256 のタイミングＴB を独立して別々に設定することが
できるから、それぞれのタイミングマージンを１テスト
周期内で同時に測定することができる。
【００１３】
【実施例】図１にこの発明の一実施例を示す。図１にお
いて図と対応する部分には同一符号を付して示す。この
発明ではサブタイミング発生器２５にタイミングアドレ
ス操作部２８を設ける。タイミングアドレス操作部２８
は遅延データメモリ２５Ａの複数のアドレスを記憶して
いる。つまりこの複数のアドレスはサブタイミング発生
器２５から出力すべきクロックの先頭のクロックＰ1 の
位相を規定する遅延データを読出すためのアドレスと、
最終のクロックＰ256 の位相を規定する遅延データを読
出すためのアドレスと、これらの間に位置するクロック
Ｐ2 〜Ｐ255の位相を規定する遅延データを読出すため
のアドレスである。
いて図と対応する部分には同一符号を付して示す。この
発明ではサブタイミング発生器２５にタイミングアドレ
ス操作部２８を設ける。タイミングアドレス操作部２８
は遅延データメモリ２５Ａの複数のアドレスを記憶して
いる。つまりこの複数のアドレスはサブタイミング発生
器２５から出力すべきクロックの先頭のクロックＰ1 の
位相を規定する遅延データを読出すためのアドレスと、
最終のクロックＰ256 の位相を規定する遅延データを読
出すためのアドレスと、これらの間に位置するクロック
Ｐ2 〜Ｐ255の位相を規定する遅延データを読出すため
のアドレスである。
【００１４】これらのアドレスが各テスト周期毎に遅延
データメモリ２５Ａから読出され、各テスト周期毎に先
頭のクロックＰ1 の位相と、最終のクロックＰ256 の位
相と、これらの間に位置するクロックＰ2 〜Ｐ255 の遅
延データを読出し、遅延発生器２５Ｂに与え、タイミン
グクロックを発生する。
データメモリ２５Ａから読出され、各テスト周期毎に先
頭のクロックＰ1 の位相と、最終のクロックＰ256 の位
相と、これらの間に位置するクロックＰ2 〜Ｐ255 の遅
延データを読出し、遅延発生器２５Ｂに与え、タイミン
グクロックを発生する。
【００１５】
【発明の効果】上述したように、この発明によればタイ
ミングアドレス操作部２８を設け、このタイミングアド
レス操作部２８によって遅延データメモリ２５Ａに対し
て複数のアドレスをアクセスすることができる構成とし
たから、サブ波形生成器２７から出力される先頭のクロ
ックＰ1 の位相ｄ1 （図２）と、最終のクロックＰ256
の位相ｄ3 、中間のクロックＰ2 〜Ｐ255 の位相ｄ2 を
それぞれ別々に独立して設定することができる。この結
果各テストサイクル毎に位相ｄ1 とｄ3 を独立して変化
させることができるから、従来先頭のクロックＰ1 のタ
イミングマージン及び最終のクロックＰ256 のタイミン
グマージンを測定するのにテストサイクルをそれぞれに
１０回実行する必要があったとすると、合計２０回のテ
ストサイクルが必要となるが、この発明によれば１０回
のテストサイクルを実行することにより先頭と最終のタ
イミングマージンを測定することができることになる。
よってタイミングマージンに関する試験時間を約１／２
に半減させることができる利点が得られる。
ミングアドレス操作部２８を設け、このタイミングアド
レス操作部２８によって遅延データメモリ２５Ａに対し
て複数のアドレスをアクセスすることができる構成とし
たから、サブ波形生成器２７から出力される先頭のクロ
ックＰ1 の位相ｄ1 （図２）と、最終のクロックＰ256
の位相ｄ3 、中間のクロックＰ2 〜Ｐ255 の位相ｄ2 を
それぞれ別々に独立して設定することができる。この結
果各テストサイクル毎に位相ｄ1 とｄ3 を独立して変化
させることができるから、従来先頭のクロックＰ1 のタ
イミングマージン及び最終のクロックＰ256 のタイミン
グマージンを測定するのにテストサイクルをそれぞれに
１０回実行する必要があったとすると、合計２０回のテ
ストサイクルが必要となるが、この発明によれば１０回
のテストサイクルを実行することにより先頭と最終のタ
イミングマージンを測定することができることになる。
よってタイミングマージンに関する試験時間を約１／２
に半減させることができる利点が得られる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】この発明の動作を説明するための波形図。
【図３】被試験メモリの構成及び動作の概要を説明する
ためのブロック図。
ためのブロック図。
【図４】被試験メモリの動作を説明するための波形図。
【図５】従来のメモリ試験装置の構成を説明するための
ブロック図。
ブロック図。
【図６】従来のメモリ試験装置の動作を説明するための
波形図。
波形図。
１０ ＶＲＡＭ １１ ＲＡＭ部 １２ ＳＡＭ部 １３ 転送コントローラ ２１ パターン発生器 ２２ メイン側周期発生器 ２３ サブ側周期発生器 ２４ メインタイミング発生器 ２５ サブタイミング発生器 ２６，２７ 波形生成器 ２８ タイミングアドレス操作部
Claims (1)
- 【請求項１】 メインタイミング発生器とサブタイミン
グ発生器とを具備し、メインタイミング発生器から出力
されるメインクロックがメイン波形生成器に与えられ、
このメイン波形生成器からメイン試験パターン信号を生
成させ、このメインパターン信号を被試験メモリのＲＡ
Ｍ部に書込と共に、サブタイミング発生器からサブクロ
ックをサブ波形生成器に与え、サブ波形生成器から出力
されるサブパターン信号を被試験メモリのＳＡＭ部に与
え、ＲＡＭ部とＳＡＭ部とを具備した被試験メモリの動
作を試験するメモリ試験装置において、 上記サブタイミング発生器にタイミングアドレス操作部
を設け、このタイミングアドレス操作部に遅延データ発
生用アドレスを複数記憶させ、１テストサイクル期間中
に上記ＳＡＭ部に与えるクロックの位相を変化させるこ
とができるように構成したことを特徴とするメモリ試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192250A JPH0636598A (ja) | 1992-07-20 | 1992-07-20 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4192250A JPH0636598A (ja) | 1992-07-20 | 1992-07-20 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636598A true JPH0636598A (ja) | 1994-02-10 |
Family
ID=16288168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4192250A Pending JPH0636598A (ja) | 1992-07-20 | 1992-07-20 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636598A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329767B1 (ko) * | 1998-12-24 | 2002-05-09 | 박종섭 | 테스트시간을줄이기위한원형버퍼및그제어방법 |
| KR100380573B1 (ko) * | 1999-04-02 | 2003-04-16 | 가부시키가이샤 아드반테스트 | 지연 클록 생성 장치 및 지연 시간 측정 장치 |
| WO2009147786A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 試験装置および試験方法 |
-
1992
- 1992-07-20 JP JP4192250A patent/JPH0636598A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329767B1 (ko) * | 1998-12-24 | 2002-05-09 | 박종섭 | 테스트시간을줄이기위한원형버퍼및그제어방법 |
| KR100380573B1 (ko) * | 1999-04-02 | 2003-04-16 | 가부시키가이샤 아드반테스트 | 지연 클록 생성 장치 및 지연 시간 측정 장치 |
| WO2009147786A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 試験装置および試験方法 |
| US8286045B2 (en) | 2008-06-02 | 2012-10-09 | Advantest Corporation | Test apparatus and test method |
| JP5211161B2 (ja) * | 2008-06-02 | 2013-06-12 | 株式会社アドバンテスト | 試験装置および試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011225 |